CN102034530A - 半导体存储器件及其数据读取方法 - Google Patents

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Abstract

一种半导体存储器件，包括：第一位线对，由第一均衡器电路均衡至第一电压电平；第二位线对，由第二均衡器电路均衡至第二电压电平；隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及感应放大器，电连接至第二位线对，该感应放大器被配置为感应第二位线对的电压差，其中，在感应放大器感应第二位线对的电压差时，隔离电路隔离第一位线对和第二位线对之间的连接之一。

Description

半导体存储器件及其数据读取方法
技术领域
实施例涉及半导体存储器件及其数据读取方法。
背景技术
半导体存储器件是能够存储数据并且如果必要的话通过读取存储的数据来检索目标数据的存储器件。半导体存储器件可以分类为随机存取存储器(RAM)和只读存储器(ROM)。RAM是在电源中断时丢失所存储的数据的易失性存储器，而ROM是即便在电源中断时也保持所存储的数据的非易失性存储器。RAM包括动态RAM(DRAM)和静态RAM(SRAM)。ROM包括可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)和闪存。在DRAM中，存储单元阵列连接至位线BL以及具有位线BL的反相信号的互补位线BLB(BL否)。
发明内容
实施例的特征在于提供一种对位线对上的电压差进行感应和放大的半导体存储器件及其数据读取方法。
上述和其他特征及优点中至少之一可以通过提供一种半导体存储器件来实现，该半导体存储器件包括：第一位线对，由第一均衡器电路均衡至第一电压电平；第二位线对，由第二均衡器电路均衡至第二电压电平；隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及感应放大器，电连接至第二位线对，该感应放大器被配置为感应第二位线对的电压差。在感应放大器感应第二位线对的电压差时，隔离电路可以隔离第一位线对和第二位线对之间的连接之一。
在感应放大器感应第二位线对的电压差之前，隔离电路可以将第一位线对电连接至第二位线对。
隔离电路可以包括：第一电路单元，耦合至第一位线对，该第一电路单元被配置为对第一位线对和第二位线对进行电连接或隔离；以及第二电路单元，耦合至第二位线对，该第二电路单元被配置为对第一位线对和第二位线对进行电连接或隔离。在感应放大器感应第二位线对的电压差之前，第一电路单元和第二电路单元可以将第一位线对电连接至第二位线对。
当感应放大器感应第二位线对的电压差时，第二电路单元可以隔离第一位线对和第二位线对的连接之一。
第一电路单元可以包括：第一晶体管，耦合至第一位线对的主位线，该第一晶体管被配置为响应于预感应信号形成电流路径；以及第二晶体管，耦合至第一位线对的参考位线，该第二晶体管被配置为响应于预感应信号形成电流路径。
第二电路单元可以包括：第三晶体管，耦合至第二位线对的主位线，该第三晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及第四晶体管，耦合至第二位线对的参考位线，该第四晶体管被配置为响应于第二位线对的主位线处的电压形成电流路径。
当感应放大器感应第二位线对的电压差时，第一位线对和第二位线对的连接位线可以具有地电压电平。
隔离电路可以进一步包括：第三电路单元，连接至第一位线对，该第三电路单元被配置为向第一位线对提供第二电压电平。
在恢复操作期间，第三电路单元可以向第一位线对中被第二电路单元隔离的位线提供第二电压电平。
第三电路单元可以包括：第五晶体管，耦合在第一位线对的主位线和节点之间，该第五晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；第六晶体管，耦合在第一位线对的参考位线和该节点之间，该第六晶体管被配置为响应于第二位线对的主位线处的电压形成电流路径；以及第七晶体管，连接至该节点，并被配置为向第一位线对的主位线或第一位线对的参考位线提供第二电压电平。
上述和其他特征及优点中至少之一还可以通过提供一种感应和均衡电路来实现，该感应和均衡电路被配置为感应位线对的电压差以读出数据，该感应和均衡电路包括：第一位线对，由第一均衡器电路均衡至第一电压电平；第二位线对，由第二均衡器电路均衡至第二电压电平；隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及感应放大器，电连接至第二位线，该感应放大器被配置为感应第二位线对的电压差。隔离电路可以包括：第一晶体管，耦合在第一位线对的主位线和第一节点之间，该第一晶体管被配置为响应于预感应信号形成电流路径；第二晶体管，耦合在第一位线对的参考位线和第二节点之间，该第二晶体管被配置互为响应于预感应形成电流路径；第三晶体管，耦合在第二位线对的主位线和第一节点之间，该第三晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及第四晶体管，耦合在第二位线对的参考位线和第二节点之间，该第四晶体管被配置为响应于第一位线对的主位线处的电压形成电流路径。
隔离电路可以进一步包括：第五晶体管，耦合在第一位线对的主位线和第三节点之间，该第五晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及第六晶体管，耦合在第一位线对的参考位线和第三节点之间，该第六晶体管被配置为响应于第二位线对的主位线处的电压形成电流路径。
隔离电路可以进一步包括：第七晶体管，连接至第三节点，该第七晶体管被配置为向第一位线对的主位线或者第一位线对的参考位线提供第二电压电平。
上述和其他特征及优点中至少之一还可以通过提供一种半导体存储器件的数据读出方法来实现，该方法包括：将第一位线对的位线连接至存储单元，该第一位线对被充电至第一电压电平；将第一位线对连接至被充电至与第一电压电平不同的第二电压电平的第二位线对；以及在将第一位线对和第二位线对之间的连接之一隔离之后，感应第二位线对。
该数据读出方法可以进一步包括将第一位线对和第二位线对分别充电至第一电压电平和第二电压电平。
当存储单元中存储的电荷数量小于第一位线对中与存储单元相连的位线中存储的电荷数量时，第一位线对中未连接至存储单元的位线可以与第二位线对中相应的位线隔离。
当存储单元中存储的电荷数量大于与存储单元相连的位线中存储的电荷数量时，第一位线对中与存储单元相连的位线可以与第二位线对中相应的位线隔离。
当第二位线对的电压之差被放大时，可以隔离第一位线对和第二位线对之间的连接之一。
附图说明
通过参照附图详细描述示例实施例，上述和其他特征及优点对于本领域技术人员将变得更为清楚，附图中：
图1示出了根据实施例的感应放大器共享型的感应和均衡电路的方框图；
图2示出了图1的感应和均衡电路的示例电路图的详情；
图3示出了图2的感应和均衡电路的读取和恢复操作的定时图；
图4示出了图2的感应和均衡电路的写入操作的定时图；
图5示出了预感应和隔离电路的图；
图6示出了图5的预感应和隔离电路的定时图；
图7示出了根据实施例的感应和均衡电路的读出操作的流程图；
图8示出了根据实施例的存储器系统的方框图；以及
图9示出了包括图8所示存储器系统的计算系统的方框图。
具体实施方式
于2009年10月1日向韩国知识产权局递交的题为“半导体存储器件及其数据读取方法”的韩国专利申请No.10-2009-0093751整体内容一并于此以作参考。
后文将参照附图更全面地描述示例实施例；但是，这些实施例可以不同形式来实施，并不应解释为局限于在此描述的实施例。实际上，提供这些实施例以使得本公开充分和完整，并向本领域技术人员充分传达本发明的范围。
在附图中，层和区域的尺寸可能为了图示清楚的目的而被放大。相同的附图标记通篇表示相同的元件。
为方便描述，将以动态随机存取存储器(DRAM)为例来描述根据实施例的存储器件。然而，应当认识到存储器件不限于DRAM。
图1示出了根据实施例的共享型感应(sense)放大器的感应(sensing)和均衡电路10的方框图。参照图1，感应和均衡电路10可耦合至存储单元阵列110和110a。感应和均衡电路10可以包括一个或多个VBL均衡器电路120和120a、一个或多个预感应和充电隔离电路(PACI)130和130a、感应放大器(SA)140、传输门电路150和VDD均衡器电路160。
存储单元阵列110和110a中每一个可以共享感应放大器140、传输门电路150和VDD均衡器电路160。因此，当选择单元阵列110和110a之一时，预感应和隔离电路130和130a可以隔离另一存储单元阵列。为了方便描述，感应放大器140、传输门电路150和VDD均衡器电路160可以统称为感应模块。
当写入存储单元阵列110中的数据被读出(read out)时，预感应和隔离电路130可以将存储单元阵列110通过位线连接至感应模块。预感应和隔离电路130a可以将存储单元阵列110a与感应模块相隔离。
下面将参照图2描述根据本实施例的感应和均衡电路10的结构和操作。为方便描述，假设存储单元阵列110a被预感应和隔离电路130a所隔离。
图2示出了图1的感应和均衡电路10的示例电路图的详情。感应和均衡电路10可以耦合至存储单元阵列110。感应和均衡电路10可以包括VBL均衡器电路120、预感应和隔离电路(PACI)130、感应放大器(SA)140、传输门电路150和VDD均衡器电路160。
存储单元阵列110和VBL均衡器电路120可以通过位线对(BL和BLB)连接至预感应和隔离电路130。感应放大器140、传输门电路150和VDD均衡器电路160可以通过感应位线对SABL和SABLB(SABL否)连接至预感应和隔离电路130。
存储单元阵列110可以包括多个存储单元。为方便描述，图2中仅示出了一个存储单元。每一存储单元可以设置在字线WL和位线BL的交叉处。每一存储单元可以包括设置在字线WL和位线BL交叉处的电容器和晶体管，但是也可以使用具有其他结构的存储单元。
VBL均衡器电路120可包括多个NMOS晶体管。在图2所示的示例中，VBL均衡器电路120被配置为在VBL均衡信号VBL_EQ使能时将位线对(BL和BLB)预充电和均衡至VBL电平。
预感应和隔离电路130可以包括多个NMOS晶体管和多个PMOS晶体管。例如，参照图2，预感应和隔离电路130可以包括第一至第四NMOS晶体管MN1～MN4以及第一至第三PMOS晶体管MP1～MP3。在图2所示的示例中，第一NMOS晶体管MN1或第二NMOS晶体管MN2在感应操作期间隔离位线对(BL和BLB)和感应位线对(SABL和SABLB)之一。另外，第一NMOS晶体管MN1或第二NMOS晶体管MN2在感应操作期间将位线对(BL和BLB)和感应位线对(SABL和SABLB)的连接之一放电至地电平(0V)。当感应位线SABL为低而互补感应位线SABLB为高时，第二NMOS晶体管MN2可以截止以隔离互补位线BLB和互补感应位线SABLB的连接。此时，第一NMOS晶体管MN1可以导通，且位线BL和感应位线SABL的电压电平可以被放电至地电平(0V)。
在图2所示的示例中，第三和第四NMOS晶体管MN3和MN4截止以隔离位线对(BL和BLB)和感应位线对(SABL和SABLB)。因此，第三和第四晶体管MN3和MN4隔离存储单元阵列110和感应模块。在图2所示的示例中，第三和第四NMOS晶体管MN3和MN4导通以连接位线对(BL和BLB)与感应位线对(SABL和SABLB)。在这种情况下，第三和第四NMOS晶体管MN3和MN4可以导致预感应操作。例如，当位线对(BL和BLB)同感应位线对(SABL和SABLB)被分别预充电至不同的电压电平时，第三和第四NMOS晶体管MN3和MN4可以导通以执行预感应操作。
在图2所示的示例中，第一至第三PMOS晶体管MP1～MP3在恢复操作或写入操作期间允许位线对(BL和BLB)中一条上升至VDD电平。例如，当在感应操作之后进行恢复操作时，第一至第三PMOS晶体管MP1～MP3允许VBL电平的位线改变至VDD电平。
在图2所示的示例中，感应放大器140包括N锁存电路142和P锁存电路144，其中N锁存电路142包括NMOS晶体管Tr5和Tr6，P锁存电路144包括PMOS晶体管Tr7和Tr8。N锁存电路142在感应操作期间将感应位线对(SABL和SABLB)中的低电压线连接至地电平(0V)。P锁存电路144在感应操作期间使感应位线对(SABL和SABLB)中的高电压线上升至VDD电平。电源电压VDD施加至P锁存电路144作为阱偏置(well-bias)电压。
在图2所示的示例中，传输门电路150包括多个NMOS晶体管，例如，NMOS晶体管Tr9和Tr10。在读出(readout)操作期间，传输门电路150将从感应放大器140接收到的数据传输至外部实体。在写入操作期间，传输门电路150将外部接收到的数据提供给感应放大器140。晶体管Tr9和Tr10可以由施加至其栅极的信号CSL来控制。
在图2所示的示例中，VDD均衡器电路160包括多个NMOS晶体管，例如，NMOS晶体管Tr11、Tr12和Tr13。当在NMOS晶体管Tr11、Tr12和Tr13的栅极上使能VDD均衡信号VDD_EQ时，VDD均衡器电路160将感应位线对(SABL和SABLB)预充电和均衡至VDD电平。
如上所述，感应和均衡电路10可以在读出操作期间执行预感应操作。在这种情况下，感应位线对(SABL和SABLB)之间的电压差可以大于位线对(BL和BLB)之间的电压差。因此，即使在低VBL和VDD电压电平下，感应和均衡电路10也可以执行读出操作。这将在下面参照图3和6来进一步详细描述。
预感应和隔离电路130可以被配置为在读出操作期间自动隔离存储单元阵列110和感应放大器140之间的连接。因此，图2所示的感应和均衡电路10可以最小化读出操作期间的功耗。这将在下面参照图3来进一步详细描述。
另外，预感应和隔离电路130可以在写入操作期间自动切断位线对(BL和BLB)的电压电平转变。因此，图2所示的感应和均衡电路可以最小化写入操作期间的功耗。这将在下面参照图4来进一步详细描述。
图3示出了图2的感应和均衡电路10的读取和恢复操作的定时图。
为方便描述，假设在执行读出操作之后执行恢复操作。假设读出操作包括存储单元和位线BL的电荷共享操作、预感应操作和感应操作。
在初始定时t0，预感应(PRES)信号处于低状态。因此，第三和第四NMOS晶体管处于非激活状态。因此，位线对(BL和BLB)和感应位线对(SABL和SABLB)被分别隔离。此外，在初始时刻t0，VBL均衡信号VBL_EQ和VDD均衡信号VDD_EQ处于高状态。因此，位线对(BL和BLB)和感应位线对(SABL和SABLB)可以被分别预充电且均衡至VBL电平和VDD电平。
在第一定时t1，VBL均衡信号VBL_EQ和VDD均衡信号VDD_EQ转变为低状态。因此，位线对(BL和BLB)和感应位线对(SABL和SABLB)分别同外部实体隔离，即，处于浮置状态。
在第二定时t2，字线WL电压转变为高状态。即，由行解码器(未示出)选择字线WL，且所选的字线WL转变为高状态。因此，在与所选的字线WL相连的存储单元中存储的电荷以及位线BL之间进行电荷共享。
例如，在图3中假设存储单元中存储了“0”。即，假设存储单元中存储的电荷电平高于位线中存储的电荷电平。在这种情况下，由于存储单元中存储的电荷与位线BL中存储的电荷之间的电荷共享，位线BL的电压可以降低ΔVBL。另一方面，互补位线BLB可以维持在VBL电压电平。
在第三定时t3和第四定时t4之间，PRES信号转变为高状态，并执行预感应操作。更具体地，PRES信号转变为高状态以激活第三和第四晶体管MN3和MN4。因此，位线BL和互补位线BLB分别连接至感应位线SABL和互补感应位线SABLB。
在这种情况下，因为位线BL和感应位线SABL的电压电平彼此不同，在位线BL和感应位线SABL之间进行电荷共享。类似地，因为互补位线BLB和互补感应位线SABLB的电压电平彼此不同，在互补位线BLB和互补感应位线SABLB之间进行电荷共享。
当进行电荷共享时，感应位线对(SABL和SABLB)之间存在电压差。这是因为在连接至感应位线SABL的位线BL与连接至互补感应位线SABLB的互补位线BLB之间存在电压差ΔVBL。
另外，感应位线对(SABL和SABLB)之间的电压差可以大于位线对(BL和BLB)之间的电压差。这是因为感应位线SABL的电荷容量低于位线BL的电荷容量以及连接至位线BL的存储单元的电荷容量。
例如，在图3中，位线BL的电压电平低于互补位线BLB的电压电平。因此，感应位线SABL的电压电平可以比互补感应位线SABLB的电压电平更快地下降。此外，参照图3中的第四定时t4，感应位线对(SABL和SABLB)之间的电压差可以大于位线对(BL和BLB)之间的电压差。
在第四定时t4和第五定时t5之间，感应放大器140被激活以执行感应操作。即，感应放大器140将感应位线SABL和互补感应位线SABLB之间的电压差放大。例如，参照图2，N锁存电路142可以被驱动为允许感应位线SABL的电压电平变为VDD电平。
如前所述，根据本实施例，感应位线对(SABL和SABLB)之间的电压差大于位线对(BL和BLB)之间的电压差。这是因为第一和第二NMOS晶体管MN1和MN2之一被截止以将位线对(BL和BLB)和感应位线对(SABL和SABLB)的连接之一隔离。
例如，参照图2和3，由于感应放大器140，感应位线SABL和互补感应位线SABLB分别变为地电平(0V)和VDD电平。因此，第一NMOS晶体管MN1导通以将位线BL连接至感应位线SABL，而第二NMOS晶体管MN2截止以将互补位线BLB与互补感应位线SABLB隔离连接。
在这种情况下，由第一NMOS晶体管MN1相连的位线BL和感应位线SABL的电压变为地电平(0V)，互补位线BLB和互补感应位线SABLB的连接由第二NMOS晶体管MN2隔离。因此，根据实施例的感应和均衡电路10可以最小化感应操作期间的功耗。
在第五定时t5和第六定时t6之间，执行恢复操作。即，恢复(RES)信号转变为低状态，第三PMOS晶体管MP3被激活。因此，VDD电压被施加至第一和第二PMOS晶体管MP1和MP2的公共节点。因此，在位线对(BL和BLB)中，高电压线变为VDD电平。
在第六定时t6，PRES信号和字线WL的电压分别转变为低状态。因此，存储单元阵列10和感应模块被隔离。另外，存储单元的数据变为存储状态。
在第七定时t7，执行预充电和均衡操作，以发起下一读出或写入操作。
如上所述，根据实施例的感应和均衡电路可以执行预感应操作。因此，即使在施加低VBL和VDD电压电平时，也可以正常执行读出操作。另外，根据实施例的感应和均衡电路可以在感应操作期间切断位线对(BL和BLB)与感应位线对(SABL和SABLB)的连接之一。因此，可以最小化感应操作期间的功耗。
应该认识到，图2所示的感应和均衡电路的读出和恢复操作仅是示例。例如，应该认识到，在执行读出操作之后，可以执行其他数据的写入操作，而不是恢复操作。
图4示出了图2的感应和均衡电路10的写入操作的定时图。
为了描述的简要起见，假设在存储单元阵列110的存储单元中存储数据“0”。还假设在第三定时t3至第六定时t6之间从外部传输数据“1、0、1、0”至感应放大器140。下面将参照图2和4详细描述图2所示的感应和均衡电路的写入操作。
在第一定时t1至第三定时t3之间，读出存储单元阵列110的存储单元中存储的数据。即，感应放大器140可以感应存储单元中存储的数据。由于数据“0”存储在存储单元中，位线BL和感应位线SABL处于低状态。互补位线BLB和互补感应位线SABLB分别具有VBL和VDD电压电平。因为以上参照图3详细描述了读出操作，不再详细重复描述。
在第三定时t3和第四定时t4之间，通过传输门电路150向感应放大器140传输数据“1”。在这种情况下，感应位线对(SABL和SABLB)的电压被数据输入/输出线对(IO和IOB(IO否))的电压反转。因此，位线BL和感应位线SABL彼此隔离。结果，位线BL具有作为前一电压电平的低状态电压电平。
由于感应位线SABL处于高状态，第二NMOS晶体管MN2导通以将互补位线BLB和互补感应位线SABLB彼此连接。因此，互补位线BLB的电压电平转变为作为互补感应位线SABLB电压电平的低状态。
在第四定时t4和第五定时t5之间，通过传输门电路150向感应放大器140传输数据“0”。在这种情况下，感应位线对(SABL和SABLB)的电压再次反转。因此，感应位线SABL变为低状态，互补感应位线SABLB变为高状态。
在这种情况下，位线对(BL和BLB)的电压电平维持在低状态。更具体地，由于感应位线SABL处于低状态，第二NMOS晶体管MN2截止以将互补位线BLB和互补感应位线SABLB彼此隔离。因此，位线BL变为作为感应位线SABL电压电平的低状态。结果，位线BL的电压电平维持在低状态。
在第五定时t5和第六定时t6之间，向感应放大器140传输数据“1”。在第六定时t6和第七定时t7之间，向感应放大器140传输数据“0”。在这种情况下，如上所述，感应位线对(SABL和SABLB)的电压继续反转，而位线对(BL和BLB)的电压保持在低状态。
在第七定时t7和第八定时t8之间，将传输至感应位线对(SABL和SABLB)的数据存储在存储单元中。当存在存储数据的外部要求时，RES信号转变为低电平。因此，VDD电压施加至第一PMOS晶体管MP1和第二PMOS晶体管MP2的公共端子。结果，互补位线BLB的电压上升至VDD电压电平，且数据被写入存储单元中。
如上所述，根据本实施例的预感应和隔离电路130自动切断位线对(BL和BLB)的转变。因此，外部传输数据不是自动存储在存储单元中，这意味着用户可以在存储单元中选择性存储所需数据。例如，如图4所示，用户可以在所需定时t7来存储传送至感应放大器140的数据。此外，当从外部实体连续传输数据时，位线对(BL和BLB)的转变可以被自动隔离，以减少写入操作期间消耗的电流。
图5示出了预感应和隔离电路130’的图。参照图5，预感应和隔离电路130’可以包括第五和第六NMOS晶体管MN5和MN6。预感应和隔离电路130’还可以包括第四至第六PMOS晶体管MP4～MP6。图5中的预感应和隔离电路130’类似于图2中的预感应和隔离电路，除了图2中的预感应和隔离电路130中包括的第一和第二NMOS晶体管MN1和MN2之外。下面将参照图6具体描述图2和5中预感应和隔离电路之间的差异。
图6示出了图5的预感应和隔离电路130’的定时图。
在初始定时t0至第三定时t3之间，进行存储单元和位线BL的电荷共享。电荷共享类似于结合图2所述的电荷共享，不再详细解释。
在第三定时t3和第四定时t4之间，执行预感应操作。即，PRES信号转变为高状态。因此，在位线对(BL和BLB)与感应位线对(SABL和SABLB)之间进行电荷共享。
在第四定时t4和第五定时t5之间，执行感应操作。即，感应放大器140被激活以放大感应位线对(SABL和SABLB)电压之差。
在这种情况下，感应放大器140即使在低VBL和VDD电压电平下，也可以执行感应操作，因为感应位线对(SABL和SABLB)之间的电压差大于位线对(BL和BLB)之间的电压差。这在以上参照图3进行了描述，不再详细说明。
与图2中的预感应和隔离电路130不同，互补位线BLB的电压不是维持在规则电平，因为图5中的预感应和隔离电路130’不包括图2中的预感应和隔离电路130所包括的第一和第二NMOS晶体管MN1、MN2。因此，互补位线BLB具有通过从VDD中减去第六NMOS晶体管MN6的阈值电压Vth6而得到的电压电平。
在第五定时t5和第六定时t6之间，执行恢复操作。恢复操作类似于结合图2所描述的恢复操作，不再详细描述。
图7示出了根据实施例的感应和均衡电路的读出操作的流程图。在图7中，下面将参照图1至6描述感应和均衡电路的操作。
参照图7，在S110，位线对(BL和BLB)以及感应位线对(SABL和SABLB)被分别预充电至VBL电平和VDD电平。在这种情况下，PRES信号维持在低状态。因此，第三和第四NMOS晶体管MN3和MN4截止，位线对(BL和BLB)与感应位线对(SABL和SABLB)彼此隔离。结果，位线对(BL和BLB)以及感应位线对(SABL和SABLB)可以被分别预充电至不同电压电平。
在S130，在位线BL和存储单元之间进行电荷共享。即，由行解码器选择字线WL，且所选字线WL的电压转变为高状态。因此，在存储单元的电容器中存储的电荷与位线BL的电荷之间进行电荷共享。
例如，当存储单元中存储的电荷数目小于位线BL的电荷数目时，电压电平可以下降。在这种情况下，位线BL和互补位线BLB的电压之差可以表示为ΔVBL。
在S 150，执行预感应操作。即，PRES信号可以转变为高状态，且位线对(BL和BLB)以及感应位线对(SABL和SABLB)可以分别连接。在这种情况下，可以在位线BL与感应位线SABL之间进行电荷共享。类似地，也可以在互补位线BLB与互补感应位线SABLB之间进行电荷共享。
例如，当位线BL的电压低于互补位线BLB的电压时，感应位线SABL的电压下降可以快于互补感应位线SABLB的电压下降。另外，感应位线SABL和互补感应位线SABLB的电压之差可以大于位线BL和互补位线BLB的电压之差。
在S170，可以执行感应操作。即，感应放大器140可以被激活以感应和放大感应位线SABL和互补感应位线SABLB的电压之差。
根据在此所述的示例实施例，感应位线SABL和互补感应位线SABLB的电压之差可以大于位线BL和互补位线BLB的电压之差。因此，即使在低VBL和VDD电平下，根据实施例的感应和均衡电路也可以执行感应操作。
在图2的感应和均衡电路的情况下，当执行感应操作时，第三和第四NMOS晶体管MN3和MN4之一可以截止。因此，图2中的感应和均衡电路可以降低读出操作期间的功耗。
上述VBL和VDD电压电平可以不同地定义。例如，VDD电压电平可以具有由如下公式1给出的最大电压电平：
[公式1]
VDD＝VBL+Vth1，3+Vth2，4+2ΔVBL
其中，Vth1，3表示第一NMOS晶体管MN1或第三NMOS晶体管MN3的阈值电压，Vth2，4表示第二NMOS晶体管MN2或第四NMOS晶体管MN4的阈值电压，以及ΔVBL表示位线对(BL和BLB)的电压之差。
根据测试结果，在VDD为约0.6伏特，VBL为约0.3伏特以及温度为-55摄氏度时，正常执行读出操作和写入操作。
图8示出了根据实施例的存储器系统300的方框图。如图所示，存储器系统300包括存储器件310和控制器320。
控制器320连接至主机和存储器件310。控制器320将从存储器件310读取的数据传送至主机，并将从主机传送的数据存储在存储器件310中。
控制器320可以包括公知的部件，如处理单元321、主机接口322、RAM 323和存储器接口324。处理单元321对控制器320的整个操作进行控制。主机接口322可以包括用于主机和控制器之间数据交换的协议。例如，控制器320可以被配置为通过各种接口协议如USB、MMC、PCI-E、先进技术附件(ATA)、串行-ATA、并行-ATA、SCSI、ESDI和集成驱动电子(IDE)之一与外部实体(主机)通信。RAM 323用作处理单元321的工作存储器。存储器接口324与存储器件310相接口连接。控制器320还可以包括纠错码模块(ECC)。ECC检测并纠正从存储器件310读取的数据的错误。
存储器件310根据控制器320的控制，存储数据。根据实施例的存储器件310可以各种形式来实施。例如，应当理解，存储器件310可以用易失性存储器件如SRAM、DRAM和SDRAM以及非易失性存储器件如ROM、PROM、EPROM、EEPROM、闪存器件、PRAM、MRAM、RRAM和FRAM来实施。
控制器320和存储器件310可被集成到单个半导体器件中。例如，控制器320和存储器件310可被集成到单个半导体器件中以构成存储卡。例如，控制器320和存储器件310可以被集成到单个半导体器件中以构成PC卡(PCMCIA)、小型闪存卡(CF)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD)或通用闪存(UFS)。
作为另一示例，控制器320和存储器件310可以被集成到单个半导体器件中以构成固态盘/驱动器(SSD)。当存储器系统300用作半导体盘(SSD)时，与存储器系统300相连的主机的工作速度可以显著改进。
作为另一示例，存储器系统300可以应用于PDA、便携式计算机、web写字板、无线电话、移动电话、数字音乐播放器或能够在无线环境中发送/接收数据的器件。
图9示出了包括图8所示存储器系统300的计算系统200的方框图。如图所示，根据实施例的计算系统200包括中央处理单元(CPU)210、随机存取存储器(RAM)220、用户接口230、电源240和存储器系统300。
存储器系统300通过系统总线250电连接至中央处理单元210、RAM 220、用户接口230和电源240。通过用户接口230提供或者由中央处理单元210处理的数据存储在存储器系统300中。存储器系统300包括控制器320和非易失性存储器件310。
虽然存储器件310与控制器320一起构成存储器系统300且连接至系统总线250，但是实施例并不局限于此。例如，应当理解，存储器件(图4中的310)也可以提供作为计算系统200的RAM 220。
如上所述，示例实施例提供了一种半导体存储器件，包括：第一位线对，由第一均衡器电路均衡至第一电压电平；第二位线对，由第二均衡器电路均衡至第一电压电平；预感应和隔离电路，设置在第一位线对和第二位线对之间，并被配置为将第一位线对与第二位线对电连接或隔离；以及感应放大器，电连接至第二位线对，并被配置为感应和放大第二位线对的电压差。预感应和隔离电路在感应放大器工作时隔离第一位线对与第二位线对之间的连接之一。
根据上述实施例，位线对和感应位线对可以被分别均衡至不同电压电平。当执行读出操作时，位线对和感应位线对彼此电连接。因此，即使在低均衡电压电平下也能正常执行读出操作。
相反，当在一般DRAM中执行读出操作时，感应放大器感应并放大位线BL和互补位线BLB上相应电压之差，并且当提供给位线BL和互补位线BLB的均衡电压电平低时，位线BL和互补位线BLB可能不具备足够的电压差来执行读出操作。
在此已经公开了示例实施例，尽管采样了具体术语，但是它们仅以一般性和描述性的意义来使用和解释，而不是用于限制的目的。因此，本领域普通技术人员应当理解，不脱离所附权利要求阐述的本发明的精神和范围，可以做出形式和细节上的各种改变。

Claims (10)

1.一种半导体存储器件，包括：
第一位线对，由第一均衡器电路均衡至第一电压电平；
第二位线对，由第二均衡器电路均衡至第二电压电平；
隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及
感应放大器，电连接至第二位线对，该感应放大器被配置为感应第二位线对的电压差，
其中，在感应放大器感应第二位线对的电压差时，隔离电路隔离第一位线对和第二位线对之间的连接之一。
2.根据权利要求1所述的半导体存储器件，其中，在感应放大器感应第二位线对的电压差之前，隔离电路将第一位线对电连接至第二位线对。
3.根据权利要求1所述的半导体存储器件，其中，隔离电路包括：
第一电路单元，耦合至第一位线对，该第一电路单元被配置为对第一位线对和第二位线对进行电连接或隔离；以及
第二电路单元，耦合至第二位线对，该第二电路单元被配置为对第一位线对和第二位线对进行电连接或隔离，
其中，在感应放大器感应第二位线对的电压差之前，第一电路单元和第二电路单元将第一位线对电连接至第二位线对。
4.根据权利要求3所述的半导体存储器件，其中，当感应放大器感应第二位线对的电压差时，第二电路单元隔离第一位线对和第二位线对的连接之一。
5.根据权利要求4所述的半导体存储器件，其中，当感应放大器感应第二位线对的电压差时，第一位线对和第二位线对的连接位线具有地电压电平。
6.根据权利要求3所述的半导体存储器件，其中，隔离电路进一步包括：第三电路单元，连接至第一位线对，该第三电路单元被配置为向第一位线对提供第二电压电平。
7.根据权利要求6所述的半导体存储器件，其中，在恢复操作期间，第三电路单元向第一位线对中被第二电路单元隔离的位线提供第二电压电平。
8.一种感应和均衡电路，被配置为感应位线对的电压差以读出数据，该感应和均衡电路包括：
第一位线对，由第一均衡器电路均衡至第一电压电平；
第二位线对，由第二均衡器电路均衡至第二电压电平；
隔离电路，设置在第一位线对和第二位线对之间，该隔离电路被配置为对第一位线对和第二位线对进行电连接或隔离；以及
感应放大器，电连接至第二位线，该感应放大器被配置为感应第二位线对的电压差，
其中，隔离电路包括：
第一晶体管，耦合在第一位线对的主位线和第一节点之间，该第一晶体管被配置为响应于预感应信号形成电流路径；
第二晶体管，耦合在第一位线对的参考位线和第二节点之间，该第二晶体管被配置为响应于预感应信号形成电流路径；
第三晶体管，耦合在第二位线对的主位线和第一节点之间，该第三晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及
第四晶体管，耦合在第二位线对的参考位线和第二节点之间，该第四晶体管被配置为响应于第一位线对的主位线处的电压形成电流路径。
9.根据权利要求8所述的感应和均衡电路，其中，隔离电路进一步包括：
第五晶体管，耦合在第一位线对的主位线和第三节点之间，该第五晶体管被配置为响应于第二位线对的参考位线处的电压形成电流路径；以及
第六晶体管，耦合在第一位线对的参考位线和第三节点之间，该第六晶体管被配置为响应于第二位线对的主位线处的电压形成电流路径。
10.根据权利要求9所述的感应和均衡电路，其中，隔离电路进一步包括：第七晶体管，连接至第三节点，该第七晶体管被配置为向第一位线对的主位线或者第一位线对的参考位线提供第二电压电平。
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