JP2009520310A - 非選択ワード線を効果的に制御して不揮発性メモリを読み出す方法 - Google Patents

Abstract

不揮発性記憶素子のグループ（たとえば、ＮＡＮＤストリング）のうちの選択不揮発性記憶要素からデータを読み出す（プログラミング中での検証動作を含む）プロセスでは、非選択不揮発性記憶要素に対する制御ゲート電圧として中間電圧を維持し、次いで、非選択不揮発性記憶要素に対するこの制御ゲート電圧を中間電圧から読み出しイネーブル電圧に変更する。選択不揮発性記憶要素に対する制御ゲート電圧は、待機電圧（中間電圧とは異なる）から読み出し比較電圧に昇圧される。選択不揮発性記憶要素に対する制御ゲート電圧が読み出し比較電圧にあり、非選択不揮発性記憶要素に対する制御ゲート電圧が読み出しイネーブル電圧にある間に、選択不揮発性記憶要素の状態を検知して、この選択不揮発性記憶要素に記憶されているデータに関する情報を判定する。
【選択図】図１０

Description

ここに記載される技術は、不揮発性メモリに関する。

半導体メモリデバイスは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティング装置、非モバイルコンピューティング装置、およびその他の装置の中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、特に普及している不揮発性半導体メモリである。

ＥＥＰＲＯＭとフラッシュメモリは共に、半導体基板内のチャネル領域の上方に位置するとともにチャネル領域から絶縁されている浮遊ゲートを利用している。この浮遊ゲートは、ソース領域とドレイン領域の間に位置している。制御ゲートが、浮遊ゲートの上方に設けられているとともに浮遊ゲートから絶縁されている。トランジスタの閾値電圧は、浮遊ゲートに保持されている電荷量によって制御される。すなわち、ソースとドレイン間を導通させてトランジスタをオンさせるために制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲートの電荷レベルによって制御される。

ＥＥＰＲＯＭデバイスまたはＮＡＮＤフラッシュメモリデバイスなどのフラッシュメモリデバイスをプログラミングするとき、一般的には、制御ゲートにプログラム電圧を印加して、ビット線を接地する。チャネルからの電子は浮遊ゲートに注入される。電子が浮遊ゲートに蓄積されると、浮遊ゲートは負に帯電して、メモリセルの閾値電圧が引き上げられ、これで、メモリセルはプログラムされた状態になる。プログラミングに関するさらなる情報は、双方ともそれらの全体を参照してここに組み込む米国特許第６，８５９，３９７号および米国特許６，９１７，５４２に見受けられる。

一般的に、制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加される。パルスの大きさは、パルスごとに所定のステップサイズだけ増加する。パルス間の期間に、検証動作が実行される。すなわち、並列にプログラムされている各セルのプログラミングレベルを、プログラミングパルス間で読み取って、このレベルが、プログラムすべき検証レベル以上であるかどうか判定する。プログラミングを検証する一つの手段は、特定の比較ポイントで導通をテストすることである。

デバイスのチャネルを亘って電流が流れるのに対応して、導通はデバイスの「オン」状態を示す。「オフ」状態は、ソースとドレイン間のチャネルを亘って電流が流れないことに対応している。一般的に、フラッシュメモリセルでは、制御ゲートに印加される電圧が閾値電圧よりも大きいと導通し、制御ゲートに印加される電圧が閾値電圧よりも小さいと導通しない。メモリセルの閾値電圧を適値に設定すれば、印加される電圧に応じてメモリセルは導通と非導通を示すことができる。したがって、印加される電圧においてメモリセルが導通しているか否かを決定すれば、メモリセルの状態を決定することができる。

フラッシュメモリセルは、ｐウェルを消去電圧（例えば２０Ｖ）に昇圧し、選択ブロック（又は他のユニット）のワードラインを接地すると消去される。ソースとビットラインはフローティング状態である。消去は、メモリアレイ全体に対して実行してもよく、分離されたブロックに対して実行してもよく、又は他のセルユニットに対して実行してもよい。電子は、フローティングゲートからｐウェル領域に移動し、閾値電圧が負になる。

フラッシュメモリシステムは、グループ化したメモリセルをアレイ内で整理して利用することがある。これにより、ビット線及びワード線の集合を利用して、特定のメモリセルにアクセスすることが可能になる。一つの例では、メモリセルは、ＮＡＮＤストリングの集合にグループ化される。各ＮＡＮＤストリングは、２つの選択ゲート（ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳ）の間に直列に接続されている複数のトランジスタを含む。ＮＡＮＤフラッシュメモリの典型的な読み出し動作及び検証動作では、選択ゲート（ＳＧＤ及びＳＧＳ）は略３Ｖにまで昇圧され、非選択ワード線は読み出しパス（又はイネーブル）電圧（例えば、５Ｖ）にまで昇圧され、トランジスタをパスゲートとして動作させる。選択ワード線が比較電圧に接続され、接続されたメモリセルの閾値電圧が比較電圧にまで達したか否かを決定するために、読み出し動作又は検証動作において電位レベルが特定される。ソースとｐ−ウェルは０Ｖである。選択ビット線は、例えば０．７Ｖに予備充電される。閾値電圧が選択ワード線に印加される検証電位又は読み出し電位よりも高ければ、メモリセルが導通しないので、接続されているビット線の電位レベルは高電位に維持される。一方、閾値電圧が読み出し電位又は検証電位よりも小さければ、メモリセルが導通するので、接続されているビット線の電位レベルは低電位（例えば、０．５Ｖ）に低下する。メモリセルの状態は、ビット線に接続されているセンス増幅器によって検知される。

一般的に、読み出し動作と読み出し動作間、及びプログラム動作と検証動作間においては、ワード線は０ボルトである。非選択ワード線は、選択ワード線が読み出し比較電圧に昇圧されるのと同時に読み出しパス電圧に昇圧される。読み出しパス電圧は一般的に読み出し比較電圧よりはるかに高く、また、ワード線は互いに近接しているとともに比較的長いので、非選択ワード線が読み出しパス電圧に昇圧されるとともに選択ワード線が読み出し比較電圧に昇圧されるときに、この選択ワード線にカップリング雑音が生じかねない。このカップリングは、初期において選択ワード線の電圧を上昇させる。しかしながら、この上昇した電圧は時間と共に放散し、これにより、選択ワード線は意図した読み出し比較電圧に落ち着く。エラーを避けるためには、選択ワード線が意図された読み出し比較電圧に落ち着くまで、読み出しプロセスを遅延させて待つ必要のあるシステムもある。この待ち時間のために、読み出しプロセスおよび／または検証プロセスのスピードが落ちてしまう。

上記のカップリング問題を改善する１つの提案は、非選択ワード線の読み出しパス電圧をゆっくり立ち上げるようにすることである。しかしながら、この解決策では、読み出しプロセスと検証プロセスも遅速化する。

別の提案では、ワード線の容量性カップリングを軽減することである。しかしながら、ワード線の容量性カップリングを軽減するためには、より高価な素材を用いるか、ワード線同士間のスペースを大きくするためにダイサイズを大きくする必要がある。

さらに別の提案は、読み出し動作と読み出し動作間、及びプログラム動作と検証動作間でワード線を読み出しパス電圧に維持することである。したがって、非選択ワード線を読み出しプロセス中に立ち上げる必要がない。この方式の問題は、プログラミングプロセス（または他のプロセス）中に用いた他の電圧から読み出しパス電圧にまでワード線を移行させるために、チャージポンプ（電荷ポンプ）または他の回路が多量の電流を排出させて、ワード線を読み出しパス電圧まで下げる必要があることである。たとえば、プログラム・検証プロセス中では、ワード線はブースティング電圧（たとえば、１０ボルト）から読み出しパス電圧（たとえば、約５ボルト）まで移行させなければならない。今日フラッシュメモリデバイスで一般的に見受けられる一部のチャージポンプや他の回路では、待機電圧以外のいずれかの特定電圧に電圧を下げるために、電流を効果的に排出させることは不可能である。より複雑なシーケンスと電圧検出制御が可能な新しい回路を追加する必要があるが、この回路自身がデバイス上でさらにスペースを必要とする。

ここに記載する技術は、不揮発性記憶要素のグループ（たとえば、ＮＡＮＤストリング）のうちの選択された１つ以上の不揮発性記憶要素からデータを読み出す（プログラミング中での検証動作を含む）システムに関する。本システムは、非選択不揮発性記憶要素に対する制御ゲート電圧として中間電圧を維持し、次いで、非選択不揮発性記憶要素に対するこの制御ゲート電圧を中間電圧から読み出しイネーブル電圧に変更する。選択不揮発性記憶要素に対する制御ゲート電圧は、待機電圧（中間電圧とは異なる）から読み出し比較電圧に昇圧される。選択不揮発性記憶要素に対する制御ゲート電圧が読み出し比較電圧にあり、非選択不揮発性記憶要素に対する制御ゲート電圧が読み出しイネーブル電圧にある間に、選択不揮発性記憶要素の状態を検知して、この選択不揮発性記憶要素に記憶されているデータに関する情報を判定する。

一実施形態では、非選択不揮発性記憶要素に対する制御ゲート電圧として中間電圧を維持する工程と、非選択不揮発性記憶要素に対する前記制御ゲート電圧を前記中間電圧から読み出しイネーブル電圧に変更する工程と、前記非選択不揮発性記憶要素に対する前記制御ゲート電圧が前記読み出しイネーブル電圧にある間に、選択不揮発性記憶要素に対する制御ゲート電圧として読み出し電圧を維持する工程と、前記選択不揮発性記憶要素に対する前記制御ゲート電圧としての前記読み出し電圧に応答して、前記選択不揮発性記憶要素に記憶されているデータに関する情報を検知する工程とを備えている。

一実施形態では、非選択不揮発性記憶素子に対する制御ゲート電圧を中間電圧から読み出しイネーブル電圧に昇圧する工程と、前記非選択不揮発性記憶要素に対する前記制御ゲート電圧を前記中間電圧から前記読み出しイネーブル電圧に昇圧している間に、選択不揮発性記憶要素に対する制御ゲート電圧を待機電圧から読み出し電圧に昇圧する工程と、前記読み出し電圧に応答して、前記選択不揮発性記憶要素に記憶されているデータに関する情報を検知する工程とを備えている。

１つの例示の実施例では、不揮発性記憶システムは、複数の不揮発性記憶要素と、前記複数の不揮発性記憶要素と通信しているワード線と、前記複数の不揮発性記憶要素と通信しているビット線と、前記複数の不揮発性記憶要素と通信している１つ以上の管理回路とを備える。前記１つ以上の管理回路は、非選択ワード線に対して中間電圧を維持し、前記非選択ワード線を前記中間電圧から読み出しイネーブル電圧に変更し、前記非選択ワード線が前記読み出しイネーブル電圧にある間に、選択ワード線に対して読み出し電圧を維持し、前記選択ワード線の前記読み出し電圧に応答して、前記選択ワード線に接続されている選択不揮発性記憶要素に記憶されているデータに関する情報を検知する。

本発明の実施に適した不揮発性メモリシステムの一例では、ＮＡＮＤフラッシュメモリ構造を使用する。ＮＡＮＤフラッシュメモリ構造では、２つの選択ゲートの間に複数のトランジスタが直列に配置されている。直列のトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、その等価回路である。図１および図２に示すＮＡＮＤストリングは、直列の４つのトランジスタ１００、１０２、１０４、１０６を備え、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれている。選択ゲート１２０は、ＮＡＮＤストリングをビット線１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧとを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧは、ワード線ＷＬ３に接続されている。制御ゲート１０２ＣＧは、ワード線ＷＬ２に接続されている。制御ゲート１０４ＣＧは、ワード線ＷＬ１に接続されている。制御ゲート１０６ＣＧは、ワード線ＷＬ０に接続されている。１つの実施形態では、トランジスタ１００、１０２、１０４、１０６のそれぞれがメモリセルとなる。他の実施形態では、メモリセルが複数のトランジスタを含んでいてもよく、図１および図２に示した構成と異なっていてもよい。選択ゲート１２０は、選択線ＳＧＤに接続され、選択ゲート１２２は、選択線ＳＧＳに接続される。

図３は、上記のＮＡＮＤストリングの断面図を示す。図３に示すように、ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０に形成される。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）と浮遊ゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）からなるスタックゲート構造を備えている。浮遊ゲートは、酸化膜または他の誘電体膜の上にあるｐ−ウェルの表面上に形成される。制御ゲートは、浮遊ゲートの上に位置している。制御ゲートと浮遊ゲートは、ポリシリコン間誘電体層によって分離されている。メモリセル（１００、１０２、１０４、１０６）の制御ゲートは、ワード線を形成する。Ｎ＋拡散層１３０、１３２、１３４、１３６、１３８は隣接するセル間で共有されており、それによりセルは相互に直列に接続されてＮＡＮＤストリングを形成する。これらのＮ＋拡散層は、各セルのソースおよびドレインを形成する。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレイン、およびトランジスタ１０６のソースとして働く。Ｎ＋拡散層１３２は、トランジスタ１０６のドレイン、およびトランジスタ１０４のソースとして働く。Ｎ＋拡散層１３４は、トランジスタ１０４のドレイン、およびトランジスタ１０２のソースとして働く。Ｎ＋拡散層１３６は、トランジスタ１０２のドレイン、およびトランジスタ１００のソースとして働く。Ｎ＋拡散層１３８は、トランジスタ１００のドレイン、およびトランジスタ１２０のソースとして働く。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線につながっており、Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線につながっている。

図１〜図３では、ＮＡＮＤストリング内に４つのメモリセルを示しているが、４つのトランジスタの使用する構成は、一例であることに留意されたい。ここに記載される技術によって使用されるＮＡＮＤストリングは、４つ未満のメモリセルを有していてもよく、又は、４つを超えるメモリセルを有していてもよい。例えば、一部のＮＡＮＤストリングは、８つのメモリセル、１６のメモリセル、３２のメモリセル、６４のメモリセルなどを含むことができる。本明細書における説明は、ＮＡＮＤストリング内のメモリセルが特定の数に制限するものではない。

各メモリセルは、アナログ又はデジタル形式で表されたデータを記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾値電圧の範囲は、論理データ「１」および「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去された後の閾値電圧は負となり、論理「１」と定義される。プログラム後の閾値電圧は正となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリセルはオンになり、論理１が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリセルはオンにならず、これは論理「０」が記憶されていることを示す。

また、メモリセルは、複数の状態（複数状態メモリセル（マルチステートメモリセル）として知られている）を記憶することも可能であり、それにより例えば複数ビットのデジタルデータを記憶することも可能である。複数の状態のデータを記憶する場合、閾値電圧の枠は、記憶する状態の数に分割される。例えば、４つの状態が用いられる場合、４つの閾値電圧範囲が存在し、それぞれにデータ値「１１」、「１０」、「０１」、「００」が割り当てられる。ＮＡＮＤ型メモリの一例では、消去動作の後の閾値電圧は負となり、「１１」と定義される。正の閾値電圧は、「１０」、「０１」、「００」の状態のために使用される。一部の実施例では、これらのデータ値（たとえば論理状態）を、グレイコード割り当て方法を用いて閾値範囲に割り当て、これで、浮遊ゲートの閾値電圧が間違ってその隣接する物理状態にずれても、たった１つの論理ビットしか影響されないようにしている。メモリセルにプログラムされたデータとこのセルの閾値電圧範囲との間の具体的な関係は、メモリセルに対して採用されるデータ符号化スキームによって異なる。たとえば、その双方の全体を参照してここに組み込む米国特許第６，２２２，７６２及び２００３年６月１３日に出願された「メモリシステムのセルの追跡」という名称の米国特許出願第１０／４６１，２４４号には、マルチステート式フラッシュメモリセルのさまざまなデータ符号化スキームが記載されている。

ＮＡＮＤ型フラッシュメモリおよびそれらの動作に関連する例は、次の米国特許／特許出願（それらのすべては、それらの全体が参照により本明細書に援用されるものとする）で提供されている。米国特許第５，５７０，３１５号明細書、米国特許第５，７７４，３９７号明細書、米国特許第６，０４６，９３５号明細書、米国特許第５，３８６，４２２号明細書、米国特許第６，４５６，５２８号明細書、および米国特許出願第０９／８９３，２７７号明細書（公開番号ＵＳ２００３／０００２３４８）である。他の種類のフラッシュメモリ、ＥＥＰＲＯＭ，及び他の種類の不揮発性メモリも利用可能である。

フラッシュＥＥＰＲＯＭシステムで役に立つ別のタイプのメモリセルは、導電性の浮遊ゲートの代わりに非導電性の誘電性材料を利用して、電荷を不揮発式に蓄積する。このようなセルが、１９８７年３月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第ＥＤＬ−８巻の第３号の、チャンらによる「真性の酸化物・窒化物・酸化物型の１トランジスタ式ＥＥＰＲＯＭデバイス」という記事の９３〜９５ページに記載されている。シリコン酸化物、シリコン窒化物、シリコン酸化物（“ＯＮＯ”）で形成された三層誘電体は、メモリセルのチャネル上で、導電性の制御ゲートと半導体基板の表面とで挟まれている。このセルは、セルのチャネルから窒素中に電子を注入し、この窒素中でこれらの電子が限られた領域中に捕獲されて蓄積されることによってプログラムされる。すると、この蓄積された電荷のため、このセルのチャネルの一部の閾値電圧が変化し、この変化は検出可能である。このセルは、ホットホールを窒素中に注入することによって消去される。また、１９９１年４月に発行されたソリッドステート回路に関するＩＥＥＥジャーナルの第２６巻の第４号のノザキらによる「半導体ディスクに応用されるＭＯＮＯＳメモリセルを持つ１ＭビットのＥＥＰＲＯＭ」の４９７〜５０１ページを読めば、ドーピングされた多結晶シリコンゲートがメモリセルチャネルのある部分上を伸張して、互いに分離された選択トランジスタを形成している分離ゲート構造の類似のセルが記述されている。前述の２つの記事の全体を参照してここに組み込む。参照してここに組み込む、１９９８年のＩＥＥＥプレスのウイリアム・ブラウン（Ｗｉｌｌｉａｍ Ｄ． Ｂｒｏｗｎ）とジョー・ブルーワ（Ｊｏｅ Ｅ． Ｂｒｅｗｅｒ）によって編集された「不揮発性半導体メモリ技術」の１．２章に言及されているプログラミング技法はまた、誘電性電荷捕獲デバイスに応用可能であるとこの章に記述している。

図４は、本書に記載する技術を実施することが可能なフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ３０２は、列制御回路３０４と、行制御回路３０６と、ｃ−ソース制御回路３１０と、ｐ−ウェル制御回路３０８によって制御される。列制御回路３０４は、メモリセル内に記憶されたデータを読み出すために、プログラム動作中のメモリセルの状態を判定するために、およびビット線の電位レベルを制御してプログラミングを促進又はプログラミングを抑止するために、メモリセルアレイ３０２のビット線に接続されている。行制御回路３０６は、ワード線のうちのいずれかを選択するために、読み出し電圧を印加するために、プログラム電圧を印加するために、ワード線に接続されている。Ｃ−ソース制御回路３１０は、メモリセルに接続された共通ソース線（図５に「Source」として示す）を制御する。Ｐ−ウェル制御回路３０８は、ｐ−ウェル電圧を制御し、消去電圧を印加することができる。

メモリセル内に記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を経由して、外部Ｉ／Ｏ線に出力される。メモリセル内に記憶されるプログラムデータは、外部Ｉ／Ｏ線を経由してデータ入力／出力バッファ３１２に入力され、列制御回路３０４に転送される。外部Ｉ／Ｏ線は、コントローラ３１８に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータ（命令データ）は、コントローラ３１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、制御回路３１５の一部である状態マシン３１６に転送される。状態マシン３１６は、列制御回路３０４と、行制御回路３０６と、ｃ−ソース制御３１０と、ｐ−ウェル制御回路３０８と、データ入力／出力バッファ３１２とを制御する。状態マシン３１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）や、パス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュメモリのステータスデータを出力してもよい。いくつかの実施例において、状態マシン３１６は、以下に説明するフローチャートに描かれる工程を含むプログラミングプロセス、検証プロセス、及び読み出しプロセスの管理を担う。

コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されている、又は、接続可能である。コントローラ３１８は、ホストと通信する。ホストは、メモリアレイ３０２に又はメモリアレイ３０２からデータを記憶又は読み出す、及びそのようなデータを供給又は受信するといったコマンドを起動する。コントローラ３１８は、そのようなコマンドを、制御回路３１８の一部であるコマンド回路３１４が解読して実行可能なコマンド信号に変換する。コマンド回路３１４は、状態マシン３１６と通信する。コントローラ３１８は、通常、メモリアレイに書き込まれる、又はメモリアレイから読み出されるユーザデータのためのバッファメモリを有している。

一例のメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備える。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向にある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、関連する周辺回路を伴ったメモリアレイのみを含んでいてもよい（コントローラ又は制御機能はホスト内に組み込まれる）。このように、コントローラは、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。

いくつかの実施形態では、図４の構成要素のうちのあるものは、統合することが可能である。さまざまな設計で、図４の構成要素のうちで、メモリセルアレイ３０２以外の１つ以上の構成要素が（単独、又は統合において）、管理回路と考えることが可能である。たとえば、１つ以上の管理回路は、コマンド回路、状態マシン、行制御回路（１つ以上のデコーダを含む）、列制御回路（１つ以上のデコーダを含む）、ウェル制御回路、ソース制御回路、データ入／出力回路のうちのどれか１つまたはこれらを統合したものを含むことができる。

一つの実施形態では、メモリセルアレイ３０２は、ＮＡＮＤフラッシュメモリを含んでいる。他の実施形態では、上記に記載された構成要素、及び上記に記載されていない構成要素も同様に含んでいるとともに、他のタイプのフラッシュメモリ及び／又は他のタイプの不揮発性記憶が利用可能である。

図５を参照して、メモリセルアレイ３０２の構造の一例を説明する。一例として、１,０２４個のブロックに区分けされているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。それぞれのブロックに記憶されたデータは同時に消去される。１つの実施形態では、ブロックは、同時に消去されるセルの最小単位である。本実施形態において、各ブロックには８，５１２カラムあり、偶数および奇数カラムに分割される。ビット線はまた、偶数のビット線（ＢＬｅ）と奇数のビット線（ＢＬｏ）に分割される。図５は、直列に接続され、ＮＡＮＤストリングを形成する４つのメモリセルを示す。４つのセルは各ＮＡＮＤストリングに含まれるように図示されているが、使用するセルの数は４つを超えて又は４つ未満でもよい。ＮＡＮＤストリングの一方の端子は、選択トランジスタＳＧＤを介して対応するビット線に接続され、もう一方の端子は、第２の選択トランジスタＳＧＳを介してｃ-ソースに接続される。

読み出し動作およびプログラミング動作の１つの実施形態では、４，２５６のメモリセルが同時に選択される。選択されるメモリセルは、同じワード線と、同じ種類のビット線（例えば、偶数ビット線又は奇数ビット線）とを有する。したがって、５３２バイトのデータが同時に読み出し又はプログラムされることが可能である。同時に読み出し又はプログラムされるこれらの５３２バイトのデータは、一つの論理ページを形成する。したがって、１つのブロックは、少なくとも８つの論理ページを記憶することが可能である（４本のワード線、それぞれが奇数および偶数ページを有する）。各メモリセルが２ビットのデータを記憶し（例えば、マルチステートメモリセル）、これら２ビットがそれぞれ異なったページに記憶される場合、１つのブロックは１６の論理ページを記憶する。他のサイズのブロックおよびページも、本発明とともに使用されてもよい。さらに、図４および図５に示す構造以外の構造を、本発明を実施するために使用することもできる。例えば、１つの実施例において、ビット線は奇数と偶数の線に分割されておらず、これにより、全てのビット線がプログラムされかつ同時に（あるいは非同時に）読み取りされる。

メモリセルの消去は、ｐ−ウェルを消去電圧（例えば、２０ボルト）まで引き上げるとともに、選択されたブロックのワード線を接地することによって行われる。ソースおよびビット線はフローティングとする。消去は、メモリアレイ全体、独立したブロック、又は別の単位のセルに対して実行することができる。浮遊ゲートから電子がｐ−ウェル領域に移動し、閾値電圧は負になる（一つの実施形態において）。

読み出し及び検証動作中は、ビット線に接続するセンス増幅器によってメモリセルの状態が検出される。図６は、センス増幅器を含む図４の列制御回路３０４の一部を示す。ビット線の各組（例えば、ＢＬｅとＢＬｏ）は、センス増幅器４００に接続している。センス増幅器は、３つのデータラッチ（第１データラッチ４０２，第２データラッチ４０４，第３データラッチ４０６）に接続している。３つのデータラッチはそれぞれ１つのデータビットを記憶することが可能である。センス増幅器は、読み出し動作又は検証動作中に、選択ビット線の電位レベルを検知し、検知されたデータを２値法において記憶し、プログラム動作中にビット線の電位を制御する。センス増幅器は、「ｅｖｅｎＢＬ」及び「ｏｄｄＢＬ」信号の一方を選択することによって、選択ビット線に選択的に接続する。データラッチ４０２，４０４，４０６は、読み出しデータを出力するとともにプログラムデータを記憶するために、入力／出力ライン４０８に接続されている。入力／出力ライン４０８は、図４のデータ入力／出力バッファ３１２に接続されている。データラッチ４０２，４０４，４０６はまた、状態情報を受信及び送信するために、状態ライン４１０に接続されている。一つの実施形態では、ビット線の各組（偶数と奇数）に、センス増幅器、第１データラッチ４０２、第２データラッチ４０４及び第３データラッチ４０６が存在している。

メモリシステムは通常、一般的にＶｃｃと称される外部電源を備えている。いくつかの例では、Ｖｃｃは２．７〜３．６Ｖの範囲で変化することがある。メモリシステムはまた、一般的にＶｓｓと称される接地信号（略０Ｖ）を受信することができる。メモリシステムは、Ｖｄｄと称される内部電源を形成することもある。メモリシステム内のいくつかの又は全ての構成要素は、電源としてＶｄｄを利用する。一実施例では、Ｖｄｄは調整及び安定化されたＶｃｃの変形である。そのため、Ｖｄｄは、Ｖｃｃが変化したとしても２．７Ｖに調整される。他の実施例では、Ｖｄｄに他の値を用いてもよい。内部電源Ｖｄｄを持たないメモリシステムもある。このため、Ｖｃｃは、メモリシステムの構成要素によって内部において電源として用いられることもある。

メモリシステムの動作中に、様々な電圧レベルがワード線に印加される。これらの様々な電圧レベルを形成するために、チャージポンプが用いられる。一つの実施例では、チャージポンプは、Ｖｄｄから様々な電圧を形成する。他の実施例では、Ｖｃｃ又は他の信号がチャージポンプの入力として提供される。

図７は、チャージポンプ回路と選択回路の一例を示すブロック図である。チャージポンプ回路４６０は、１つ以上のチャージポンプを有することができる。チャージポンプを実施する技術は従来から知られている。チャージポンプ回路４６０は、少なくとも４つの信号Ｖｐｇｍ，Ｖｃｇｒ，Ｖｒｅａｄ，Ｖｐａｓｓを生成するように図示されている。信号Ｖｐｇｍは、プログラミングのために選択されたメモリセルの制御ゲート（選択ワード線を介して）に印加されるプログラム電圧信号である。信号Ｖｃｇｒ（読み出し比較電圧又は読み出し電圧と称されることがある）は、読み出し中に選択されるメモリセルのための制御ゲート電圧である。信号Ｖｒｅａｄは、読み出しパス（又はイネーブル）電圧である。ＮＡＮＤストリング内のメモリセルの制御ゲートにＶｒｅａｄが印加されると、Ｖｒｅａｄを受信中のメモリセルはオンしてパスゲートとして動作する。これにより、選択メモリセルの読み出しが可能となる。信号Ｖｐａｓｓは、プログラムプロセス中にブースティング信号（昇圧信号）として用いられる。Ｖｐａｓｓは、プログラム目的で選択されたなかったＮＡＮＤストリングのメモリセルの制御ゲートに印加される。これにより、選択されなかったＮＡＮＤストリングのチャネルは高電圧にブースト（昇圧）され、非選択メモリセルがプログラムされることを防止する。この昇圧は、プログラム阻害（非選択メモリセルが意図せずプログラムされてしまうこと）を防止する。プログラム阻害は従来からよく知られている。プログラム阻害に関する更なる情報は、全体を参照してここに組み込む米国特許６，８５９，３９７号で見受けられる。

図７には、チャージポンプ回路４６０の２つの出力Ｖｐｇｍ，Ｖｃｇｒがスイッチ４７４に提供されていることが示されている。スイッチ４７４はまたＶｓｓを受信する。状態マシンから受信する信号に基づいて、スイッチ４７４は３つの入力電圧（Ｖｐｇｍ、Ｖｃｇｒ又はＶｓｓ）のうちの１つを選択し、その選択した電圧を選択ワード電圧として行デコーダ４８０に提供する。チャージポンプ回路４６０からの２つの出力Ｖｒｅａｄ，Ｖｐａｓｓがスイッチ４７２に提供されている。状態マシンから受信する信号に基づいて、スイッチ４７２は４つの入力電圧（Ｖｒｅａｄ、Ｖｐａｓｓ、Ｖｓｓ又はＶｄｄ）のうちの１つを選択し、非選択ワード線電圧として行デコーダ４８０に提供する。行デコーダ４８０は、１つ以上のアドレスを状態マシンから受信する。状態マシンから受信するアドレスに基づいて、行デコーダ４８０は、どのワード線が選択ワード線電圧（ＷＬ＿ｓｅｌ）を受信するのか、及びどのワード線が非選択ワード線電圧（ＷＬ＿ｕｎｓｅｌ）を受信するのかを決定する。行デコーダ４８０は、メモリセル３０２の適切なワード線に適切な電圧を提供する。以下で説明するように、一つの実施例では、スイッチと行デコーダは状態マシンで制御される。他の実施例では、スイッチとデコーダは他の構成要素で制御されてもよい。一つの実施例では、チャージポンプ４６０、スイッチ４７２、スイッチ４７４及び行デコーダ４８０は、行制御３０６（図４参照）の一部である。他の実施例では、チャージポンプ４６０、スイッチ４７２、スイッチ４７４及び行デコーダ４８０は、メモリセルの他の部分の一部であり得る。

図８に、それぞれのメモリセルが２ビットのデータを記憶している場合のメモリセルアレイの閾値電圧分布を示す。図８は、消去されたメモリセルの第１の閾値電圧分布Ｅを示している。プログラムされたメモリセルの３つの閾値電圧分布Ａ、Ｂ、Ｃもまた、示されている。１つの実施形態では、分布Ｅ中の閾値電圧は負であり、分布Ａ、Ｂ、Ｃ中の閾値電圧は正である。

図８の異なる閾値電圧範囲はそのそれぞれが、データビットの集合の所定の値に対応している。メモリセルにプログラムされたデータとこのセルの閾値電圧レベルとの間の具体的な関係は、セルに対して採用されるデータ符号化スキームによって異なる。１つの例では、“１１”を閾値電圧範囲Ｅ（状態Ｅ）に割り当て、“１０”を閾値電圧範囲Ａ（状態Ａ）に割り当て、“００”を閾値電圧範囲Ｂ（状態Ｂ）に割り当て、“０１”を閾値電圧範囲Ｃ（状態Ｃ）に割り当てている。しかしながら、他のスキームを用いている実施形態もある。

図８はまた、メモリセルからデータを読み出すための３つの基準電圧Ｖｒａ、Ｖｒｂ、Ｖｒｃを示している。所与のメモリセルの閾値電圧がＶｒａ、ＶｒｂおよびＶｒｃより大きいか小さいかをテストすることによって、本システムは、メモリセルがどの状態にあるかを判定することが可能である。例えば、Ｖｒａ、ＶｒｂおよびＶｒｃが制御ゲートに印加された時にメモリセルがオンすると、そのメモリセルは状態Ｅである。ＶｒｂおよびＶｒｃが制御ゲートに印加された時にメモリセルがオンし、Ｖｒａが制御ゲートに印加された時にメモリセルがオンしないと、そのメモリセルは状態Ａである。Ｖｒｃが制御ゲートに印加された時にメモリセルがオンし、ＶｒａおよびＶｒｂが制御ゲートに印加された時にメモリセルがオンしないと、そのメモリセルは状態Ｂである。Ｖｒａ、ＶｒｂおよびＶｒｃが制御ゲートに印加された時にメモリセルがオンしないと、そのメモリセルは状態Ｃである。

図８はまた、３つの検証基準電圧Ｖｖａ、Ｖｖｂ、Ｖｖｃを示している。メモリセルを状態Ａにプログラミングする際には、本システムは、これらのメモリセルの閾値電圧がＶｖａ以上であるかどうかテストする。状態Ａにプログラム中のメモリセルは、その閾値電圧がＶｖａ以上になるまでプログラムが継続される。メモリセルを状態Ｂにプログラミングする際には、本システムは、これらのメモリセルの閾値電圧がＶｖｂ以上であるかどうかテストする。状態Ｂにプログラム中のメモリセルは、その閾値電圧がＶｖｂ以上になるまでプログラムが継続される。メモリセルを状態Ｃにプログラミングする際には、本システムは、これらのメモリセルの閾値電圧がＶｖｃ以上であるかどうかを決定する。状態Ｃにプログラム中のメモリセルは、その閾値電圧がＶｖｃ以上になるまでプログラムが継続される。

１つの実施形態では、フルシーケンスプログラミングとして知られているが、メモリセルを、消去状態Ｅからプログラム済み状態Ａ、Ｂ、Ｃのうちのどれにでも直接的にプログラムすることが可能である。たとえば、プログラムされるメモリセルの母集団を最初に消去し、これで、この母集団中のすべてのメモリセルが消去状態Ｅとなるようにする。一部のメモリセルが状態Ｅから状態Ａにプログラムされている間に、他のメモリセルを状態Ｅから状態Ｂにプログラムしたりおよび／または状態Ｅから状態Ｃにプログラムしたりする。

図８はまた、互いに異なった２つのページ、すなわち、下位ページと上位ページ分のデータを記憶しているマルチステートメモリセルをプログラミングする２パス式技法の例を示す。４つの状態、すなわち、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）および状態Ｃ（０１）が示されている。状態Ｅの場合、両ページとも“１”を記憶している。状態Ａの場合、下位ページは“０”を記憶し、上位ページは“１”を記憶している。状態Ｂの場合、両ページとも“０”を記憶している。状態Ｃの場合、下位ページは“１”を記憶し、上位ページは“０”を記憶している。ここで、特定のビットパターンがそれぞれの状態に割り当てられているが、別のビットパターンを割り当ててもよい。第１のプログラミングパスでは、セルの閾値電圧レベルを、下位の論理ページにプログラムされるビットにしたがって設定される。このビットが論理“１”であれば、この閾値電圧は変更されないが、これは、前に消去されている結果として適切な状態にあるからである。しかしながら、このプログラムされるビットが論理“０”であれば、このセルの閾値電圧は、矢印５３０で示すように状態Ａにまで引き上げられる。これで、第１のプログラミングパスが完結する。

第２のプログラミングパスでは、セルの閾値電圧レベルが、上位の論理ページにプログラムされるビットにしたがって設定される。この上位論理ページビットが論理“１”を記憶するのであれば、なんらプログラミングされないが、これは、このセルが、双方ともが“１”という上位ページビットを有している、下位ページビットのプログラミングしだいで決まる状態ＥまたはＡの内の一方の状態にあるからである。上位ページビットが論理“０”となるのであれば、閾値電圧はずれる。第１のパスの結果、セルが消去状態Ｅのままであれば、第２のフェーズで、このセルは、閾値電圧が、矢印５３４で示すように状態Ｃ内に来るように増大されるようにプログラムされる。このセルが、第１のプログラミングパスの結果として状態Ａにプログラムされた場合、メモリセルは、矢印５３２で示すように閾値電圧が状態Ｂ内に来るように、第２のパスでさらにプログラムされる。第２のパスの結果、下位ページのデータを変更することなく、上位ページの論理“０”を記憶するように指定された状態にセルをプログラムすることになる。

１つの実施形態では、ページ全体を満たすに十分なデータを書き込まれた場合に、総シーケンス書き込みを実行するようにシステムをセットアップすることが可能である。ページ全体を満たすに十分なデータが書き込まれない場合、プログラミングプロセスは、受信したデータによる下位ページのプログラミングをプログラムすることが可能である。さらにその後にデータが受信されると、本システムは、上位ページをプログラムする。別の実施形態では、このシステムは、ワード線のメモリセルの全部（またはほとんど）を満たすに十分なデータがその後に受信されるのであれば、下位ページをプログラムするモードで書き込みを始めるとともに、総シーケンスプログラミングモードに変換することが可能である。このような実施形態のより詳細が、その全体を参照してここに組み込む、発明者サージー・アナトリビッチ・ゴロベッツ（Ｓｅｒｇｙ Ａｎａｔｏｌｉｅｖｉｃｈ Ｇｏｒｏｂｅｔｓ）とヤン・リー（Ｙａｎ Ｌｉ）による、２００４年１２月１４日に出願された「早期のデータを用いる不揮発性メモリのパイプライン型プログラミング」という名称の米国特許出願第１１／０１３，１２５号に開示されている。

ここに記載される技術は、上記のスキームに他のプログラミングスキームを追加して用いることができる。追加のプログラムスキームとして適切な例は、２００３年１２月２日に登録されたシブタらによる米国特許第６，６５７，８９１号、２００５年４月５日に出願され、名称「不揮発性メモリの読み出し動作中におけるカップリングの補償方法」であり、発明者がジアンチェンによる米国特許出願Ｎｏ．１１／０９９，１３３に見受けられる。これらはいずれも、その全体を参照してここに組み込む。

図９は、プログラミングのための高レベルプロセスに係る一例のフローチャートである。データのプログラム要求は、コントローラ、状態マシン又は他のデバイスで受信される。その要求に応答して、データ（１つ以上のビットの情報）が図９に示すプロセスに沿ってフラッシュメモリアレイ３０２に書き込まれる。

ステップ６０８で、プログラムされる予定のメモリセルを消去する。ステップ６０８は、プログラムされる予定のメモリセル（例えば、ブロック内、又は他のユニット内で）よりも多くのメモリセルを消去することを含むことがある。たとえば、ステップ６０８は、ブロック内の全てのメモリセルを状態Ｅに移動させることを含むことがある。ステップ６０８は、ソフトプログラミングプロセスを含むこともある。消去プロセス中に、メモリセルのうちの一部のセルの閾値電圧を分布Ｅより下の値に下げることが可能である。このソフトプログラミングプロセスでは、プログラム電圧パルスをメモリセルに印加し、これにより、その閾値電圧が閾値電圧分布Ｅ以内に入るように増加させる。

ステップ６１０で、入力／出力バッファ３１２にデータが入力することを許容しながら、コントローラ３１８によって「データロード」命令が生成され、コマンド回路３１４に入力する。ステップ６１０では、メモリの適切な部分のアドレスを指定するアドレスデータが行制御３０６の入力であり、プログラムされるデータが列制御３０４の適切なラッチ／レジスターに記憶される。一つの実施形態では、図９のプロセスは、１つのページ分のデータをプログラムするために利用される。プログラム中の全てのメモリセルは、共通のワードライン上に存在する。各メモリセルは、独立したビットラインを有しており、そのビットラインに関連したラッチの集合を有する。これらのラッチは、関連するメモリセルにプログラムされるデータの指示を記憶する。一つの実施形態では、ステップ６１０は、どのワード線がプログラム予定のメモリセルに接続するかを決定することを含むことができる。このワード線は、選択ワード線と称される。例えば、図５を参照すると、メモリセル３８０がプログラム予定であれば、ワード線ＷＬ０＿ｉが選択ワード線として選択される。選択されなかったワード線は、非選択ワード線と称される。いくつかの実施例では、プログラミングプロセスは、１つの選択ワード線と複数の非選択ワード線を有する。なお、複数の選択ワード線を有する実施形態も可能である。

ステップ６１２では、第１プログラムパルスの大きさが設定される。プログラミングプロセス中のワードラインに印加される電圧がプログラムパルスの集合となる実施形態もある。このような場合、各パルスの大きさは、事前のパルスよりもステップサイズ（例えば、０．２Ｖ〜０．４Ｖ）だけ増加する。ステップ６１４では、プログラムカウント（ＰＣ）を初期値としてのゼロに設定する。

ステップ６１６で、プログラムパルスを適切なワード線に印加する。ステップ６１８で、このワード線上のメモリセルを、その目標閾値電圧レベルに到達したかどうか検証する。これらメモリセルのすべてが目標閾値電圧レベルに到達した場合（ステップ６２０）、このプログラミングプロセスはステップ６２２で成功裏に（ステータス＝パス）完了したことになる。これらメモリセルのすべてが目標閾値電圧レベルに到達したわけではない場合、ステップ６２４で、プログラムカウントＰＣが２０未満であるかどうか判定される。プログラムカウント値ＰＣが２０以上であれば、プログラミングプロセスは失敗したことになる（ステップ６２６）。プログラムカウントＰＣが２０未満であれば、ステップ６２８で、プログラム電圧信号Ｖｐｇｍの大きさを次のパルスのためにステップサイズ（たとえば０．３Ｖ）だけ増加して、プログラムカウントＰＣを増加する。ここで、自身の目標閾値電圧に到達したメモリセルは、現在のプログラミングサイクルの残りの時間でのプログラミングの対象から外される。ステップ６２８の後、図９のプロセスはステップ６１６に進んで、次のプログラムパルスが印加される。

図１０は、図９のステップ６１６と６１８を１回繰り返す間における、選択ワード線（ＷＬ＿ｓｅｌ）と非選択ワード線（ＷＬ＿ｕｎｓｅｌ）の動作を示す信号図である。図１０に示す時間期間は、６つの期間、すなわち、待機、セットアップ、プログラム、検証、回復および待機（再度）に分けられる。どちらの待機期間においても、選択ワード線（ＷＬ＿ｓｅｌ）と非選択ワード線（ＷＬ＿ｕｎｓｅｌ）は双方ともＶｓｓ、たとえば、ゼロボルトまたはゼロボルトに近い値にある。一実施形態では、Ｖｓｓは、Ｖｓｓが正確にゼロボルトになることを妨げるさまざまな寄生のために、ゼロボルト近傍となることがある。セットアップフェーズ（待機フェーズ後）では、非選択ワード線をＶｄｄにまで昇圧して制御回路を簡略化し、これで、プログラム動作と読み出し動作双方の動作の開始レベルと終了レベルに対して同じ電圧レベルを用いることが可能となるようにする。

セットアップフェーズ後、本システムはプログラムフェーズに入る。プログラムフェーズでは、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）を、Ｖｐａｓｓ（約１０ボルトとすることができる）に昇圧する。選択ワード線（ＷＬ＿ｓｅｌ）をプログラム電圧Ｖｐｇｍに昇圧する。一実施形態では、プログラム電圧Ｖｐｇｍは、おのおのがステップサイズ（たとえば、０．２〜０．４ボルト）だけ値が増大するプログラムパルスの集合である。一実施形態では、Ｖｐｇｍの初期電圧レベルは１２ボルトである。Ｖｐｇｍに他の値を用いることも可能である。図１０では、プログラムフェーズにおける単一のプログラムパルスを示している。プログラムパルスが完了すると、選択ワード線（ＷＬ＿ｓｅｌ）と非選択ワード線（ＷＬ＿ｕｎｓｅｌ）は低い電圧に下げられる。選択ワード線（ＷＬ＿ｓｅｌ）はＶｓｓに下げられ、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）はＶｄｄに下げられる。

プログラムフェーズ後、本システムは検証フェーズを実行する。検証フェーズでは、選択ワード線を、ＶｓｓからＶｃｇｖに昇圧する。Ｖｃｇｖ（検証プロセス中に用いられる比較電圧）は、特定のメモリセルをプログラムする目標閾値電圧の分布に基づいて選ばれる。非選択ワード線（ＷＬ＿ｕｎｓｅｌ）を、上記のように、Ｖｒｅａｄに昇圧する。非選択ワード線（ＷＬ＿ｕｎｓｅｌ）がＶｒｅａｄにあり、選択ワード線（ＷＬ＿ｓｅｌ）がＶｃｇｖにある間に、適切なビット線が予備充電され、放電経路が与えられ、そしてセンス増幅器で検知される。ビット線が放電したかどうかに基づいて、検証中のメモリセルの閾値電圧がＶｃｇｖのレベルに到達したかどうかを判定する。検知後、選択ワード線（ＷＬ＿ｓｅｌ）をＶｓｓに下げ、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）をＶｄｄに下げる。回復フェーズでは（検証フェーズ後）、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）はＶｓｓに下げられる。検証フェーズに関するさらなる詳細は、読み出しプロセスを説明する際に以下に解説する。一実施形態では、読み出しプロセスを用いて、プログラミングを検証する。

チャージポンプは一般的に、充電時は良いが、放電時にはそれほど良くはない。これは、大電流を排出させるように設計されていないからである。大電流を排出させる必要がある場合には、一般的に放電回路が必要とされる。本書に記載する技術では、非選択ワード線をＶｐａｓｓにする以前にＶｄｄに維持するため、放電回路は必要ない。これは、Ｖｄｄを管理して制御する回路が、メモリシステム中の多くのコンポーネントに対して大電流を供給するように設計されているからである。したがって、大電流を効果的に排出することが可能である。Ｖｄｄの容量はワード線の容量より大きいため、Ｖｄｄは、自身の電圧を著しく変化させることなく、ワード線の変動を吸収することが可能である。たとえば、非選択ワード線の容量は数百ピコファラッド台（たとえば、３００ｐＦ）、Ｖｄｄの容量は数十から数百ナノファラッド台（たとえば、１００ｎＦ）であることが多い。

図１１は、データを読み出すプロセスの一実施形態を説明するフローチャートである。図１１のプロセスは、データ読み出し要求に応答して実行される。ステップ７００では、本システムは待機モードにある。ステップ７０２で、本システムはデータ読み出し要求を受信する。この要求は、ホストデバイス、コントローラ、状態マシンまたは別のものから受信することが可能である。ステップ７０４で、読み出す必要があるメモリセルを特定する。この動作には、どのページを読み出す必要があるか、どのワード線が選択ワード線となるか、どのワード線が非選択ワード線となるかを判定する動作が含まれる。ステップ７０６で、読み出しセットアップフェーズを実行するが、これを実行する時には、読み出しプロセスに対して適切な信号がセットアップされる。ステップ７０８で、ビット線予備充電フェーズが実行される。ステップ７１０で、ビット線に、放電経路が与えられる。ステップ７１０の間に、センス増幅器を用いて、ビット線が放電したかどうか判定する。ステップ７１２で、前記の信号を回復させる。ステップ７０６〜７１２の詳細を、図１２を参照して以下に示す。

読み出されるメモリセルが２値化メモリセルである場合、ステップ７０８〜７１２は、特定のＶｃｇｒ（またはＶｃｇｖ）に対して一度実行される。一実施形態では、Ｖｃｇｒは２値化メモリセルの場合にはゼロボルトに等しい。メモリセルが複数状態メモリセルである実施形態では、読み出しプロセスは、上述したように、複数の読み出しポイントをテストする必要がある。したがって、ステップ７０８〜７１２は、各々の読み出し比較ポイントに対して複数回実行する必要がある。ステップ７１４で、本システムはテストすべき読み出し比較ポイントがまだあるかどうか判定する。まだあるならば、ステップ７０８に戻って、ステップ７０８〜７１２をもう１回繰り返す。読み出し比較ポイントがすべて検討されたら、デバイスはステップ７１６で待機モードになる。ステップ７１８で、本システムは選択メモリセルに記憶されているデータを判定する。メモリセルが２値化セルであって、これがオンすれば、このメモリセルは消去状態にあると想定される。メモリセルがオンしなければ、このメモリセルはプログラム状態にある。メモリセルが複数状態メモリセルであれば、上述したように、さまざまな読み出し比較ポイントに応答してメモリセルがオンしたかオフしたかに基づいてこのメモリセルに記憶されているデータを判定する。ステップ７１８で判定されたデータは、ステップ７２０で報告される。一実施形態では、データは状態マシン、コントローラまたはホストに報告されることがある。

図１２は、図１１のプロセス中でのさまざまな信号を示すタイミング図である。図１２は、待機フェーズ、セットアップフェーズ、予備充電／放電フェーズ、回復フェーズおよび後続の待機フェーズを示す。表示されている信号には、ドレイン側選択ゲートに対する制御ゲート電圧（ＳＧＤ）、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）に対するワード線電圧、選択ワード線（ＷＬ＿ｓｅｌ）に対するワード線電圧、ソース側選択ゲートに対する制御ゲート電圧（ＳＧＳ）、プログラミング目的で選択されたビット線電圧（ＢＬ＿ｓｅｌ）およびソース線電圧（Ｓｏｕｒｃｅ）が含まれる。

第１の待機フェーズは時点ｔ０以前に発生するが、このフェーズでは、表示されている信号のすべてがＶｓｓにある。セットアップフェーズは時点ｔ０から始まり、時点ｔ２まで続く。時点ｔ１で、非選択ワード線がＶｄｄに昇圧される。予備充電／放電フェーズは時点ｔ３から始まり時点ｔ７まで続く。時点ｔ３で、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）はＶｄｄからＶｒｅａｄまで昇圧されて、選択ワード線はＶｓｓからＶｃｇｒまで昇圧される。非選択ワード線と選択ワード線間の容量性カップリングのために、選択ワード線の電圧は初期においてＶｃｇｒよりも高くなる。時間の経過と共に（ｔ３の後でｔ４の前）、選択ワード線（ＷＬ＿ｓｅｌ）のワード線電圧はＶｃｇｒに下がって落ち着く。時点ｔ４で、選択ビット線が予備充電される。時点ｔ５で、ＳＧＳをＶｄｄに昇圧することによって、ソース側選択ゲートをオンする。これによって、ビット線上の電荷を放電させる経路が提供される。読み出し目的で選択されたメモリセルの閾値電圧がＶｃｇｒより高ければ、信号線８１２で示すように、選択されたメモリセルはオンせず、ビット線は放電しない。読み出し目的で選択されたメモリセルの閾値電圧がＶｃｇｒより低ければ、曲線８１４で示すように、読み出し目的で選択されたメモリセルはオンして、ビット線電圧が低下する。時点ｔ５以降で時点ｔ６（特定の実施例で決定される）以前のある時点で、ビット線が十分放電したかどうかをセンス増幅器が判定する。時点ｔ６で、選択ワード線はＶｓｓまで降圧され、非選択ワード線はＶｄｄまで降圧される。

複数の読み出し値がある場合（たとえば、複数状態メモリセルの場合）、時点ｔ７からｔ２に動作が続く。読み出し値が複数でなければ、時点ｔ７とｔ８間で回復フェーズが行われる。時点ｔ７で、ＳＧＤがＶｓｓに降圧され、非選択ワード線（ＷＬ＿ｕｎｓｅｌ）がＶｓｓに降圧され、ＳＧＳがＶｓｓに降圧され、ビット線がＶｓｓとなるまで完全に放電される。時点ｔ８で、システムは待機モードに入り、この時点で、図１２に示す信号はすべてＶｓｓにある。

本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。網羅的なもの、もしくは本発明を開示する形態を限定することを意図するものではない。上記の教示に照らし合わせて、多くの修正例や変更例が可能である。説明した実施形態は、本発明とその実際の応用例の原理がもっともよく説明され、これによって、他の当業者が、想定される特定の用途に適しているさまざまな実施形態で、また、さまざまな修正をもって、本発明を利用することが可能となるように選ばれたものである。本発明の範囲は添付クレームによって定義されることを意図するものである。

ＮＡＮＤストリングの上面図である。 ＮＡＮＤストリングの等価回路図である。 ＮＡＮＤストリングの断面図である。 不揮発性メモリシステムの一実施形態のブロック図である。 不揮発性メモリアレイの一実施形態のブロック図である。 検知増幅器とラッチの一実施形態を示すブロック図である。 電荷ポンプとスイッチング回路の一実施形態のブロック図である。 閾値電圧分布の例示の集合を示す図である。 不揮発性メモリをプログラミングするプロセスの一実施形態を示すフローチャートである。 プログラミングプロセスの一実施形態の一部を説明する信号図である。 不揮発性メモリを読み出すプロセスの一実施形態を説明するフローチャートである。 不揮発性メモリを読み出すときに用いられるプロセスの一実施形態を示す信号図である。

Claims (24)

1. 不揮発性記憶を使用する方法であって、
   非選択不揮発性記憶要素に対する制御ゲート電圧として、ゼロボルトと異なるとともに読み出しイネーブル電圧とも異なる中間電圧を維持する工程と、
   前記非選択不揮発性記憶要素に対する前記制御ゲート電圧を前記中間電圧から前記読み出しイネーブル電圧に変更する工程と、
   前記非選択不揮発性記憶要素に対する前記制御ゲート電圧が前記読み出しイネーブル電圧にある間に、選択不揮発性記憶要素に対する制御ゲート電圧として読み出し電圧を維持する工程と、
   前記選択不揮発性記憶要素に対する前記制御ゲート電圧としての前記読み出し電圧に応答して、前記選択不揮発性記憶要素に記憶されているデータに関する情報を検知する工程と、を備えている不揮発性記憶を使用する方法。
2. 前記中間電圧が電源電圧である請求項１に記載の方法。
3. 前記中間電圧が内部電源電圧である請求項１に記載の方法。
4. 前記非選択不揮発性記憶要素に対する前記制御ゲート電圧を前記中間電圧から前記読み出しイネーブル電圧に変更している間に、前記選択不揮発性記憶要素に対する前記制御ゲート電圧を前記読み出し電圧に昇圧する工程をさらに備えている請求項１に記載の方法。
5. 前記非選択不揮発性記憶要素と前記選択不揮発性記憶要素が、ＮＡＮＤストリング上のフラッシュメモリデバイスであり、
   前記ＮＡＮＤストリングがビット線に接続されており、
   前記ＮＡＮＤストリングが、不揮発性記憶要素の集合の一部であり、
   前記非選択不揮発性記憶要素が、前記不揮発性記憶要素の集合に対する第１のワード線に接続されており、
   前記選択不揮発性記憶要素が、前記不揮発性記憶要素の集合に対する第２のワード線に接続されており、
   前記非選択不揮発性記憶要素に対する前記制御ゲート電圧が、前記第１のワード線に提供され、
   前記選択不揮発性記憶要素に対する前記制御ゲート電圧が、前記第２のワード線に提供される請求項４に記載の方法。
6. 前記検知は、
   前記非選択不揮発性記憶要素と前記選択不揮発性記憶要素と通信しているビット線を予備充電することと、
   前記ビット線に対して放電経路を提供することと、
   前記ビット線が放電したかどうか判定することを含む請求項１に記載の方法。
7. 前記制御ゲート電圧として中間電圧を維持する工程、前記制御ゲート電圧を変更する工程、読み出し電圧を維持する工程、及び検知する工程は、データの読み出し要求に応答して実行される請求項１に記載の方法。
8. 前記方法は、
   前記選択不揮発性記憶要素をプログラミングすることを含み、ここで、そのプログラミングは前記非選択不揮発性記憶要素に対する前記制御ゲート電圧としてブースティング電圧を印加することを含んでおり、
   前記制御ゲート電圧として中間電圧を維持する工程、前記制御ゲート電圧を変更する工程、読み出し電圧を維持する工程、及び検知する工程は、前記プログラミングに対する検証動作の一部として実行され、
   前記方法はさらに、前記非選択不揮発性記憶要素に対する前記制御ゲート電圧をゼロボルトに下げることなく、前記非選択不揮発性記憶要素に対する前記制御ゲート電圧を前記中間電圧に一定期間下げることによって、前記プログラミングから前記検証動作に移行することを含む請求項１に記載の方法。
9. 前記選択不揮発性記憶要素をプログラミングする工程と、
   プログラミングした後で、しかも、前記選択不揮発性記憶要素に対する前記制御ゲート電圧として前記読み出し電圧を維持する以前に、前記選択不揮発性記憶要素に対する前記制御ゲート電圧を待機電圧に変更する工程と、
   プログラミングした後で、前記非選択不揮発性記憶要素に対する前記制御ゲート電圧を前記中間電圧に変更する工程と、をさらに備えており、
   前記プログラミングは、
   前記非選択不揮発性記憶要素に対する前記制御ゲート電圧としてブースティング電圧を印加することと、前記選択不揮発性記憶要素に対する前記制御ゲート電圧としてプログラム電圧を印加することを含む請求項１に記載の方法。
10. 前記非選択不揮発性記憶要素と前記選択不揮発性記憶要素が、ＮＡＮＤストリング上のフラッシュメモリデバイスである請求項１に記載の方法。
11. 前記非選択不揮発性記憶要素と前記選択不揮発性記憶要素が、複数状態フラッシュメモリデバイスである請求項１に記載の方法。
12. 前記非選択不揮発性記憶要素と前記選択不揮発性記憶要素の各々が、浮遊ゲートを有する請求項１に記載の方法。
13. 不揮発性記憶システムであって、
    複数の不揮発性記憶要素と、
    ワード線と、
    ビット線と、
    前記不揮発性記憶要素と通信している１つ以上の管理回路と、を備えており、
    前記前記ワード線と前記ビット線が前記複数の不揮発性記憶素子と通信しており、
    前記１つ以上の管理回路は、
    読み出しプロセスの一部として、非選択ワード線に対して電源電圧を維持し、
    前記読み出しプロセスの一部として、前記非選択ワード線を前記電源電圧から前記読み出しイネーブル電圧に変更し、
    前記読み出しプロセスの一部として、前記非選択ワード線が前記読み出しイネーブル電圧にある間に、選択ワード線に対して読み出し電圧を維持し、
    前記読み出しプロセスの一部として、前記選択ワード線の前記読み出し電圧に応答して、前記選択ワード線に接続されている選択不揮発性記憶要素に記憶されているデータに関する情報を検知する不揮発性記憶システム。
14. 前記１つ以上の管理回路が、前記非選択ワード線を前記電源電圧から前記読み出しイネーブル電圧に変更している間に、前記選択ワード線を前記読み出し電圧に変更する請求項１３に記載の不揮発性記憶システム。
15. 前記不揮発性記憶要素が、ＮＡＮＤストリング上に配列されており、
    前記非選択ワード線と前記選択ワード線が前記ＮＡＮＤストリングに接続されており、
    前記選択不揮発性記憶要素に関連する第１のＮＡＮＤストリングが、第１のビット線に接続されている請求項１３に記載の不揮発性記憶システム。
16. 前記検知は、
    前記第１のビット線を予備充電することと、
    前記第１のビット線に対して放電経路を提供することと、
    前記第１のビット線が放電したかどうか判定することを含む請求項１５に記載の不揮発性記憶システム。
17. 前記検知が、データの読み出し要求に応答して実行される請求項１３に記載の不揮発性記憶システム。
18. 前記検知が、プログラミングプロセス中の検証ステップの一部として実行される請求項１３に記載の不揮発性記憶システム。
19. 前記１つ以上の管理回路が、前記非選択ワード線にブースティング電圧を印加することを含むとともに、前記選択不揮発性記憶要素をプログラムし、
    前記読み出しプロセスが、前記選択不揮発性記憶要素の前記プログラミングに対する検証動作であり、
    前記１つ以上の管理回路が、前記非選択ワード線をゼロボルトに下げることなく、前記非選択ワード線を前記ブースティング電圧から前記電源電圧に一定期間変更することによって、前記選択不揮発性記憶要素の前記プログラミングから前記検証動作に移行する請求項１３に記載の不揮発性記憶システム。
20. 前記１つ以上の管理回路が、
    電圧の集合を発生させる１つ以上のチャージポンプと、
    前記１つ以上のチャージポンプおよび定電圧と通信していて、これらのいずれかを選択する第１の選択回路と、
    前記１つ以上のチャージポンプ、前記電源電圧レベル、及びゼロボルトまたはこれに近い電圧と通信していて、これらのいずれかを選択する第２の選択回路と、
    前記第１の選択回路の出力と前記第２の選択回路の出力を受信するデコーダ回路とを含み、
    前記デコーダ回路が、前記ワード線と通信しており、非選択ワード線に対して前記電源電圧と前記読み出しイネーブル電圧を印加する請求項１３に記載の不揮発性記憶システム。
21. 前記１つ以上の管理回路が、状態マシン、デコーダ、検知回路、センス増幅器およびコントローラのうちの１つ以上を含む請求項１３に記載の不揮発性記憶システム。
22. 前記複数の不揮発性記憶要素が、ＮＡＮＤフラッシュメモリデバイスである請求項１３に記載の不揮発性記憶システム。
23. 前記複数の不揮発性記憶要素が、複数状態フラッシュメモリデバイスである請求項１３に記載の不揮発性記憶システム。
24. 前記複数の不揮発性記憶要素が、浮遊ゲートを含む請求項１３に記載の不揮発性記憶システム。

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