TW201027538A - Method for using non-volatile storage and non-volatile storage system - Google Patents

Method for using non-volatile storage and non-volatile storage system Download PDF

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Teruhiko Kamei
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Sandisk Corp
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Description

201027538 六、發明說明: 【發明所屬之技術領域】 本文所描述之技術係關於非揮發性記憶體。 【先前技術】
在各種電子裝置中使用半導體記憶體已變得更風行。舉 例而言,非揮發性半導體記憶體用於蜂巢式電話、數位攝 影機、個人數位助理、行動計算裝置、非行動計算裝置及 其他裝置中。最風行之非揮發性半導體記憶體中包括電可 擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體。 EEPROM與快閃記憶體利用一浮動閉極,該浮動閑極位 於半導體基板中之通道區上方且與之絕緣。該浮動問極位 於源極區與及極區之間。一控制閘極提供於該浮動閘極上 且與之、、€緣。電晶體之臨限電壓受控於保留於浮動間極上 之電打量亦即,在接通電晶體以許可在其源極與沒極之 間的傳導之前須施加至控制極之電㈣最小量受控於浮 動閘極上之電荷位準。 在程式化EEPROM快閃記憶體裝置(諸如,NAND 記憶體裝置)時,通常將程式化電堡施加至控制閘極且將 位:線接地。I自通道之電子被注入浮動閘極中。當電子 在^動閘極中積聚時’浮動閘極變得帶負電且記憶體單元 升高,以使得記憶體單元處於經程式化狀態。 到關於Π I ^ Μ59,397號及美國專利第6,917,542號中找 =:式化之更多資訊;該等專利以全文引用之方式併 146916.doc 201027538 通常,施加至控制閘極之程式化電壓係施加為一系列脈 衝以每脈衝增加一預定步長(step size)之方式來增加 該等脈衝之量值。在脈衝之間的時段中,進行驗證操作。 亦卩在母程式化脈衝之間讀取正被並行程式化之每一 記憶體單it之程式化位準以判定其是否等於或大於一驗證 位準,其正被程式化至該驗證位準。驗證程式化之一種方 法為在一特定比較點處測試記憶體單元之源極與汲極之間 的傳導。 傳導表示裝置之接通狀態,該狀態對應於電流流過該 裝置之通道。"切斷”狀態對應於無電流流過源極與沒極之 間的通道。通常’若施加至控制閘極之電壓大於臨限電
定記憶體單元之狀態。
146916.doc 201027538 元。在一實例中,將記憶體單元聚集成一組勵〇串。每 一 NAND争包括在兩個選擇間極(没極側選擇問極議及源 極側選擇閘極SGS)之間的多個串列電晶體。在對讀〇快 閃記憶體之典型讀取及驗等L極你Α ” 土 Λ私汉狨也插作中,將選擇閘極(sQD及 SGS)升高至大致3伏特且將未選定字線升高至讀取通過(致 能)電壓(例如,5伏特)以使電晶體充當通過間極。將選定 字線連接至一比較電壓,為每-讀取或驗證操作指定該比 較電壓之位準以判定所涉及之記憶體單元之臨限電壓是否 已達到該位準。源極及p型井處於零伏特。將選定位元線 ,充電至(例如)0·7 V的位準。若臨限電壓高於施加至選定 字線之驗證或讀取位準’則所涉及之位元線之電位位準由 於非傳導性記憶體單元而維持高位準。另一方面,若臨限 電廢低於讀取或驗證位準,則所涉及之位元線之電位位準 由於傳導性記憶體單元而降低至低位準,例如小於〇 5 V。 "連接至位元線之感測放大器來偵測記憶體單元之狀 態。 ^在讀取操作之間且在程式化操作與驗證操作之 間’字線處於0伏特。在將選定字線升高至讀取比較電壓 ^ 5時將未選定字線升咼至讀取通過電壓。因為讀取通 3壓—般比讀取比較電壓大报多’所以字線為靠搬的且 丰0為相對長的’在將選定字線升高至讀取比較電壓而 登選定字線升高至讀取通過電壓時,耗合雜訊可出現 選定学:@ k ... 、-。此耦合最初會升高選定字線之電壓丨然而, 口之電壓將隨時間流逝而耗散,以使得選定字線固定於 146916.doc 201027538 所期望的讀取比較電壓。為了避免誤差,某些系統將需要 延遲讀取過程以等待選定字線固定於所期望的讀取比較電 壓。此等待會減慢讀取及/或驗證過程。 補救上文所描述之耦合問題的一提議為減慢未選定字線 上之讀取通過電壓的上升(ramp_up)。然而,此解決方案亦 減慢讀取及驗證過程。 另一提議為減少字線之電容耦合。然而,為了減少字線 之電容耦合,需要使用更昂貴之材料或需要增加晶粒大小 以增加字線之間的空間。 另一提議為在讀取操作之間且在程式化操作與驗證操作 之間將字線維持於讀取通過電壓。因此,在讀取過程期間 將不需要使未選定字線上升。&方法之問題為,將字線自 程式化過程(或其他過程)期間所使用之其他電壓移至讀取 通過電壓要求一電荷泵或其他電路以減少大量電流,從而 使字線降低至讀取通過電壓。舉例而言,在程式化·驗證 過程期間’字線須自升壓電壓(b_ting VGltage)(例如, 伏特)移至讀取通過電壓(例如,大致5伏特)。現今通常在 快閃記憶裝置上找到之某些m及其他電路不能有效地 =少電流’從而不能使電壓降低至除待用電壓外的任何特 疋電壓。需要添加用於更複雜之序列及電壓仙控制之新 電路,其本身將要求裝置上之額外空間。 【發明内容】 串Hi描述之技術係關於—種用於自—群(例如,副〇 性儲存元件之—或多個選定非揮發性健存元件 146916.doc 201027538 讀取資料(包括程式化期間之驗證)的系統。該系統維持一 中間電®作為用於未選定非揮發性館存元件之控制閉極電 壓,且隨後將用於未選定非揮發性儲存元件之控制閉極電 壓自該中間電壓改變至一讀取致能電壓。用於選定非揮發 性儲存元件之控制閘極電塵自—待用電壓(其不同於中間 電壓)升高至-!冑取比較電壓。在用於敎非揮發性儲存 兀件之控制間極處於讀取比較電I且用於未選定非揮發性
儲存元件之控制閉極處於讀取致能電屢時,感測選定非揮 發改儲存几件之狀態以判定關於儲存於選定非揮發性儲存 元件中之資料的資訊。 —實施例包括維持-中間電㈣為用於未選定非揮發性 儲存元件之控制間極將用於未選定非揮發性儲存元 件之控制閘極電虔自該中間電麼改變至—讀取致能電麼; 在用於未選疋非揮發性儲存元件之控制閘極電>1處於讀取 致此電壓的同時,維持—讀取電㈣為用於選定非揮發性 储存元件之_閘極電壓;相應於作為詩選定非揮發 性:存元件之控制開極電麼之讀取電壓而感測關於儲存於 選疋非揮發性儲存元件中之資料的資訊。 -實施例包括將用於未選定非揮發性儲存元件之控制閑 極《自該中間電壓升高至一讀取致能電壓;在將用於未 選疋非揮發性儲存元件之控㈣極電壓自财間電壓升高 至該讀取致能電壓的同肖,將用於選定非揮發性儲存元件 之控制閘極電壓自—待用電壓升高至—讀取電壓;及回應 於該讀取電壓Μ „㈣存於狀非揮發_存元件中 146916.doc 201027538 之資料的資訊。 I例貫施例中 揮發性儲存元件錯存系統包括複數個非 後、料^ 一亥複數個非揮發性儲存元件通信之字 線與該複數個非揮發性儲存 子 卞奴L 件通4之位元線,及輿續 複數個非揮發性儲存元件— 、° 該等管理雷踗D之—或夕個管理電路。該或 邊寻官理電路在未選定字 宕綠自兮士 ,准持—中間電壓;將未選定 子線自該中間電壓改變至 盘& L SI双能电壓,在未選定字線 處於讀取致能電壓的同時, ^在選疋子線上維持一讀取電 ,.=於敎字線上之讀取電壓而感測關於儲存於連 至,定字線之敎非揮魏料元件巾之資 【實施方式】 適用於實施本發明之_發性記憶體系統之—實例使用 NAND快閃記憶體結構’其包括在兩個選擇閘極之間並列 配置多個電晶f該等串列電晶體及該等選擇閘極被稱作 财仙率。圖鸲展示一 NAND串之俯視圖。圖2為财仙串 之等效電路。圖1及2中所描.2NAND串包括串列且夾於 一第一選擇閘極120與一第二選擇閘極122之間的四個電晶 體100、102、104及106。選擇閘極12〇將]^八]^)串連接至位 元線接觸件126。選擇閘極122將NAND串連接至源極線接 觸件128。藉由施加適當電壓至控制閘極丨2〇CG而控制選 擇閘極120。藉由施加適當電壓至控制閘極122CG而控制 選擇閘極122。電晶體1〇〇、1〇2、1〇4及1〇6中之每一者具 有一控制閘極及一浮動閘極。電晶體i 00具有控制閘極
100CG及浮動閘極100FG。電晶體1〇2包括控制閘極102CG 146916.doc 201027538 及浮動閘極102FG。電晶體1 〇4包括控制閘極1 〇4CG及浮動 . 閘極104FG。電晶體106包括控制閘極106CG及浮動閘極 106FG。控制閘極ioocg連接至字線WL3,控制閘極 102CG連接至字線WL2,控制閘極1〇4CG連接至字線 WL1,且控制閘極106CG連接至字線WL〇。在一實施例 中,電晶體100、102、104、106各自為記憶體單元。在其 他實施例中,記憶體單元可包括多個電晶體或可不同於圖 1及2中所描繪之記憶體單元。選擇閘極12〇連接至選擇線 ® SGD。選擇閘極122連接至選擇線SGS。 圖3提供上文所述之NAND串之橫截面圖。如在圖3中所 描繪,NAND串之電晶體形成於p型井區14〇中。每一電晶 體包括一堆疊閘極結構,該結構由一控制閘極(1〇〇CG、 102CG、104CG 及 106CG)及一浮動閘極(1()0FG、1〇2FG、 104FG及106FG)組成。該等浮動閘極形成於在氧化物膜或 其他介電質膜之頂部上的P型井之表面上。控制閘極在浮 ⑩ 動閘極上方,其中一中間多晶矽介電層分離控制閘極與浮 動閘極。記憶體單元(100、102、104及106)之控制閘極形 成子線。在鄰近單元之間共用N+摻雜層130、132、134、 13 6及13 8,藉以將該等單元彼此串列連接以形成nand 串。此等Ν+摻雜層形成該等單元之每一者的源極及汲極。 舉例而言,Ν+摻雜層130充當電晶體122之汲極及電晶體 106之源極’ Ν+摻雜層132充當電晶體ι〇6之汲極及電晶體 104之源極’ Ν+摻雜層134充當電晶體ι〇4之汲極及電晶體 102之源極’ ν+捧雜層136充當電晶體1〇2之汲極及電晶體 146916.doc 201027538 100之源極’且N+摻雜層138充當電晶體100之汲極及電晶 體120之源極。N+摻雜層126連接至NAND之位元線,而n+ 摻雜層128連接至多個NAND串之共同源極線。 注意,儘管圖1-3展示NAND串中之四個記憶體軍元,但 是四個電晶體之使用僅提供作為實例。與本文所描述之技 術一起使用之NAND串可具有四個以下之記憶體單元或四 個以上之記憶體單元。舉例而言,某些NAND串將包括8個 記憶體單元、16個記憶體單元、32個記憶體單元、64個記 憶體單元’等等。本文之論述不限於NAND串中之任何特 殊數目個記憶體單元》 每一記憶體單元可儲存以類比或數位形式表示之資料。 當儲存一個位元之數位資料時,記憶體單元之可能之臨限 電壓的範圍可分成兩個範圍,對其指派邏輯資料"1"及 ”0"。在NAND快閃記憶體之一實例中,臨限電壓在記憶體 經擦除之後為負,且被界定為邏輯"丨"。臨限電壓在程式 化操作之後為正,且被界定為邏輯”〇”。當臨限電壓為負 且藉由施加0伏特至控制閘極來試圖進行讀取時,記憶體 單元將接通以指示正儲存邏輯一。當臨限電壓為正且^由 施加0伏特至控制閘極來試圖進行讀取 一 保作時,記憶體單 元將不接通,此指示健存邏輯零。 記憶體單元亦可儲存多個狀態(已知為多狀態記憶體單 元),藉此儲存多個位元之數位資料。在儲存多個資料狀 態的情況下,臨限電壓窗被分成若干狀態。舉例而言若 使用四個狀態’則將存在指派給資料 τ 阻 11 、”10"、"Oi” 146916.doc •10· 201027538 • 及"00”之四個臨限電壓範圍。在nand型記憶體之一實例 中’臨限電壓在擦除操作之後為負且被界定為"i丨"。正臨 限電壓用於狀態"10"、"01"及"00"。在某些實施例中,使 用格雷碼(Gray code)指派將資料值(例如,邏輯狀態)指派 給臨限範圍’以使得當浮動閘極之臨限範圍錯誤地移至其 鄰近的實體狀態時,將僅影響一個位元。程式化至記憶體 單元中之資料與該等單元之臨限電壓範圍之間的特定關係 視用於記憶體單元之資料編碼機制而定。舉例而言,美國 ❹ 專利第6,222,762號及於2003年ό月13日申請之標題為 Tracking Cells For A Memory System"之美國專利申請案 第10/461,244號(兩者以全文引用之方式併入本文中)描述 用於多狀態快閃記憶體單元之各種資料編碼機制。 NAND型快閃記憶體及其操作之相關實例提供於以下美 國專利/專利申請案中:美國專利第5,57〇,315號、美國專 利第5,774,397號、美國專利第6,〇46,935號、美國專利第 ❹ 5,386,422號、美國專利第6,456,528號,及美國專利申請案 第09/893,277號(公開案第),所有該等 專利/專利申請案以全文引用之方式併入本文中。亦可使 用其他類型之快閃記憶體以及EEpR〇M,及其他類型之非 揮發性記憶體。 在快閃EEPROM系統中有用之另―類型的記憶體單元利 用非傳導性介電材料代替傳導性浮動間極來以非揮發性方 式儲存電荷。此單元描述於一論文中,該論文係咖 Electron Device Letters(1987 年三月第]期第 edl 8卷第 146916.doc 201027538 93-95 頁)中 Chan 等人的"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device” 。 由氧化石夕、 氮化石夕及氧 化矽("ΟΝΟ”)形成之三層介電質夾於傳導性控制閘極與在 記憶體單元通道上方之半傳導性基板之表面之間。藉由將 來自單元通道之電子注入氮化物中來程式化單元,在該氮 化物中該等電子被捕集並儲存於有限區中。此經儲存之電 荷接著以可偵測之方式改變單元之通道之一部分的臨限電 壓。藉由將熱電洞注入氮化物中來擦除該單元。亦參見 IEEE Journal of Solid-State Circuits(1991年四月第 4期第 26 卷第 497-501 頁)Nozaki 等人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application”, 其描述處於一分離閘組態之類似單元,在該組態中一摻雜 多晶矽閘極在記憶體單元之一部分上延伸以形成一單獨之 選擇電晶體。前述兩篇論文以全文引用之方式併入本文 中。在1998年由IEEE出版社出版之由William D. Brown及 Joe E. Brewer編輯的"Nonvolatile Semiconductor Memory Technology,”的第1.2節(以引用方式併入本文中)中提及之 程式化技術亦在彼節中經描述為可應用於介電電荷捕集裝 置。 圖4為可實施本文所描述之技術的快閃記憶體系統之一 實施例的方塊圖。記憶體單元陣列302受控於行控制電路 304、列控制電路3 06、c源極控制電路3 1 0及P型井控制電 路308。行控制電路304連接至記憶體單元陣列302之位元 線,用於讀取儲存於記憶體單元中之資料,用於在程式化 146916.doc •12- 201027538 操作期間判疋δ己憶體單元之狀態,且用於控制位元線之電 位㈣以促進或抑制程式化及擦除。列控制電路306連接 字線帛以選擇該等字線之一者,用以施加讀取電塵且 用=施加程式化錢。e源極控制電路川控制連接至記憶 體單元之共同源極線(在圖5中標記為"s。⑽y)。p型井控 制電路308控制P型井電壓且可提供擦除電麼。 儲存於記憶體單元中之資料係藉由行控制電路304讀出
且經由資料輸人/輸出緩衝器312而輸出至外部⑽線。待储 存於》己隐體單元中之程式資料經由外部而線而輸入至資 料輸入/輸出缓衝器’且被傳遞至行控制電路则。外部I/。 線連接至控制器3 1 8。 將用於控制决閃§己憶體裝置之命令資料輸入至控制器 318。命令資料通知快閃記憶體裝置哪一操作受到請求。 將輸入命令傳遞至狀態機316,該狀態機為控制電路315之 -部分。狀態機316控制行控制電路3〇4、列控制電路 3〇6、c源極控制電路31〇、ρ型井控制電路3〇8及資料輸入/ 輸出緩衝器312。狀態機316亦可輸出快閃記憶體之狀態資 料,諸如就緒/忙碌(READY/BUSY)或通過/失敗 (PASS/FAIL)。在某些實施例中,狀態機316負責管理程式 化過程、驗證過程及讀取過程,包括在以下流程圖中所描 繪的過程。 控制器318連接至一主機系統或可與該主機系統連接, 該主機系統諸如個人電腦、數位攝影機或個人數位助理等 等。該控制器與主機通信,主機起始諸如儲存資料至記憶 146916.doc 13 201027538 體陣列302或自記憶體陣列302讀取資料之命令且提供或接 收此資料。控制器318將此等命令轉換成可由命令電路314 解譯或執行的命令信號,該命令電路為控制電路315之一 刀。命令電路314與狀癌機316通信。控制電路gig通常 含有用於正寫入至記憶體陣列或自記憶體陣列讀取之使用 者資料的緩衝記憶體。 一例不性記憶體系統包含一包括控制器3 i 8之積體電路 及各自含有一記憶體陣列及相關聯之控制、輸入/輸出及 狀態機電路的一或多個積體電路晶片。存在將系統之記憶 體陣列及控制器電路-起整合於—或多個積體電路晶片上 之趨勢。該記憶體系統可經嵌人作為主機系統之一部分或 可包括於以可移除方式插入主機系統中之記憶卡(或其他 封裝)中。此卡可包括整個記憶體系統(例如,包括控制器) 或僅包括具有相關聯之周邊電路(具有經敌人主機中之控 制器或控制功能)之該(該等)記憶體陣列。目此,控制器可 經嵌入主機中或包括於可移除之記憶體系統内。 在某些實施例中,可組合圖4之某些組件。在各種設計 中’可將圖4之組株夕——、交也/ k 或多者(除記憶體單元陣列302之 外)(早獨或組合地)視為管理電 電路舉例而言,一或多個管 理電路可包括命令電路、 吝 „。 狀心機、列控制電路(包括一或 雷故(匕括—或夕個解碼器)、井控制 電路、源極控制電路或資料 合。 寸/U電路申之任一者或其組 在—實施例中 ❹ 己^體單元陣列302包括NAND快閃記憶 】46916.doc •14· 201027538 體。在其他實施例中,可使用其他類型之快閃記憶體及/ .3戈其他類型之非揮發性儲存器’包括上文所述之彼等以及 上文未描述之其他者。 ^看圖5,描述記憶體單元陣列如之-實例結構。作為 κ例描述被分割成1,〇24個區塊之NAND快閃 EEPROM1時擦除儲存於每—區塊中之資料。在一實施 例中’區塊為同時被擦除之單元的最小單位。在此實例 巾’在每-區塊中存在8,512個行,其被分成偶數行及奇 數行。位元線亦分成偶數位元線(BLe)及奇數位元線 (肌〇)。圖5展示經串列連接以形成NAND串之四個記憶體 單元。儘管展示四個單元包括在每 — NAND串令,但是可 使用四個以下或四個以上之記憶體單元。nand _之一個 端子經由一選擇電晶體SGD連接至對應之位元線,且另一 端子經由一第二選擇電晶體SGS連接至e源極。 在讀取及程式化操作之一實施例期間,同時選擇4,256 ❹個記憶體單元。所選記憶體單元具有相同字線及相同種類 之位元線(例如,偶數位元線或奇數位元線)。因此,可同 時讀取或程式化532位元組之資料。同時被讀取或程式化 之此等532位元組之資料形成一邏輯頁。因此,一個區塊 可儲存至少8個邏輯頁(四個字線,每一者具有奇數及偶數 頁)。當每一記憶體單元儲存兩個位元之資料(例如,多狀 態記憶體單元),其中此等兩個位元之每一者儲存於不同 頁中時,一個區塊儲存16個邏輯頁。其他大小之區塊及頁 亦可與本發明一起使用。另外,亦可使用除圖4及5之架構 146916.doc •15· 201027538 之外的架構來實施本發明。舉例而言,在一實施例中,不 將位元線分成奇數及偶數位元線,以使得科(或不同時) 程式化並讀取所有位元線。 藉由將ρ型井升高至擦除電壓(例如,2〇伏特)且將選定 區塊之字線接地來擦除記憶體單元υ及位元線係浮動 的。可對整個記憶體陣列、單獨區塊或單元之另-部件執 行t除冑電子自浮動閘極傳遞至ρ型井區且臨限電壓變 為負(在一實施例中)。
在讀取或驗證操作期間,藉由連接至位元線之感測放大 器來债測記憶體單元之狀態。圖6描繪圖4之行控制電路 綱之-包括感測放大器的部分。每一對位元線(例如, BLe及BLo)耦接至感測放大器4〇〇。感測放大器連接至三 個資料鎖存器:第一資料鎖存器、第二資料鎖存器4〇: 及第三資料鎖存H 406。該三個資料鎖存器之每—者能夠 儲存一個位元之資料。感測放大器在讀取或驗證操作期間 感測選定位元線之電位位準,以二進位方式儲存感測到之
資料且在程式化操作期間控制位元線電壓。藉由選擇信 號"evenBL"及 ”〇ddFU ” 夕 j, « ,, _BL之一者將感測放大器選擇性地連接 至選定位元線。資料鎖存器4〇2、4〇4及4〇6耦接至ι/〇線 4〇8以輸出讀取資料且儲存程式資料。ι/〇線4〇8連接至圖* 之資料輸入/輸出緩衝器312。資料鎖存器4〇2、4〇4及4〇6 亦耦接至(若干)狀態線41〇以接收並發送狀態資訊。在一實 施例中,存在用於每一對(偶數及奇數)位元線之感測放大 裔、第一身料鎖存器4〇2、第二資料鎖存器4〇4及第三資料 1469】 6.doc -16- 201027538 鎖存器406。 記憶體系統通常將具備一般被稱為Vcc之外部電源。在 某些實施例中’ Vcc可在2.7伏特與3.6伏特之間變化β記憶 體系統亦可接收一般被稱為Vss之接地信號(大致〇伏特)。 某些記憶體系統將產生被稱為Vdd之内部電源。記憶體系 統之某些或所有組件將使用Vdd作為電源。在一實施例 中’ Vdd為Vcc之經調整且穩定的型式,以使得將vdd調整 至2.7伏特而不管Vcc是否變化。在其他實施例中,可使用 其他Vdd值。在某些實施例中,記憶體系統將不具有内部 電源Vdd ;因此記憶體系統之組件將在内部使用Vcc作為 電源。 在記憶體系統之操作期間,各種電壓位準將施加至字 線。為了產生各種電壓位準,可使用電荷泵。在一實施例 中,電荷泵將自Vdd產生各種電壓。在其他實施例中,可 提供Vcc或其他信號作為電荷泵之輸入。 圖7為描繪電荷泵及選擇電路之一實施例的方塊圖。電 荷泵電路460可包含一或多個電荷泵。用於實施電荷泵之 技術在此項技術中係熟知的。電荷泵電路46〇經描繪成產 生至少四個信號Vpgm、Vcgr、Vread及Vpass。信號Vpgm 為(經由選定字線)施加至經選擇用於程式化之記憶體單 元之控制閘極的程式化電壓信號。信號VCgr(有時稱為讀 取比較電壓或讀取電壓)為用於正被讀取之選定記憶體單 元之控制閘極電壓。信號Vread為讀取通過(或致能)電壓。 當將Vread施加至NAND串中之記憶體單元的控制閘極時, 146916.doc -17· 201027538 接收Vread之彼等記憶體單元將接通且充當通過閘極以致 能對選定記憶體單元之讀取。信號Vpass用作程式化過程 期間的升壓信號。將Vpass供應至NAND串上之未經選擇用 於程式化之彼等記憶體單元的控制閘極,以使得未選定 NAND串之通道將被升壓至更高電壓以防止對未選定記憶 體單元的程式化。此升壓防止干擾,該干擾係對未選定記 憶體單兀之無意程式化。對於此項技術’程式化干擾係熟 知的。關於程式化干擾之更多資訊可在以全文引用之方式 併入本文中之美國專利6,859,397號中找到。 圖7展示電荷泵電路460之兩個輸出Vpgn^vCgr被提供 至開關474。開關474亦接收Vss。基於自狀態機接收之信 號’開關474將選擇其三個輸入電壓之一者(Vpgm ' vCgr 或Vss)且提供彼選定電壓作為至列解碼器48〇之選定字線 電壓。來自電荷泵電路460之輸出之兩者vread及Vpass被 提供至開關472。信號Vss及Vdd亦被提供至開關472。基於 自狀態機接收之信號’開關472將選擇四個輸入電壓 (Vread、Vpass、Vss及Vdd)之一者作為未選定字線電壓提 供至列解碼器480。列解碼器480將自狀態機接收一或多個 位址。基於自狀態機接收之該等位址,列解碼器48〇將判 定哪些字線將接收選定字線電壓(WL_sel)且哪些字線將接 收未選定字線電壓(WL—unsel)。列解碼器480將提供適當 子線上之適當電壓至記憶體單元陣列3〇2。如下文所論 述,在一實施例中,開關及列解碼受控於狀態機。在其他 實施例中’開關及解碼器可受控於其他組件。在一實施例 146916.doc -18· 201027538 中:電荷系460、開關472、_ 474及列解石馬器彻為列控 制器306(見圖4)之一部分。在其他實施例中,電荷泵邨〇、 開關472、開關474及列解碼器彻可為記憶體系統之其他 部分的一部分》 圖8說明g每一 5己憶體單元儲存兩個位元之資料時該記 憶體單元之臨限電壓分佈。圖8展示經擦除之記憶體單元 之第-臨限電壓分佈E。亦描冑了經程式化 之三個臨限電厂堅分佈A、B及Ce在一實施例中,二 之臨限電壓為負且A、B&c分佈中之臨限電壓為正。 圖8之每一不同之臨限電壓範圍對應於用於資料位元組 的預定值。程式化至記憶體單元中之資料與單元之臨限電 壓位準之間的特定關係視用於單元之資料編碼機制而定。 實例將11私派給臨限電壓範圍E(狀態E),將"1 〇"指派 給臨限電壓範圍A(狀態A),將”〇〇"指派給臨限電壓範圍 B(狀悲B)且將"01 "指派給臨限電壓範圍c(狀態卩。然而, 在其他實施例中,使用其他機制。 “圖8亦展示用於自記憶體單元讀取資料之三個讀取參考 電壓Vra Vrb及Vrc。藉由測試給定記憶體單元之臨限電 壓疋否冋於或低於Vra、Vrb及Vrc,系統可判定該記憶體 翠元處於哪一狀態中。舉例而言,若在將Vra、Vrb及Vrc 施加至6己憶體單元之控制閑極時該記憶體單元接通,則記 L體單7L處於狀態E中。若在將及Vrc施加至記憶體單 元之控制閘極時該記憶體單元接通,但在將—施加至其 控制閘極時該記憶體單元不接通,則記憶體單元處於狀態 146916.doc -19· 201027538 A中。若在將Vrc施加至記憶體單元之控制閘極時該記憶體 單元接通,但在將vra或Vrb施加至其控制閘極時該記憶體 單凡不接通,則記憶體單元處於狀態B中。若記憶體單元 不回應於正施加至其控制閘極之Vra、vrb或Vrc而接通, 則該記憶體單元處於狀態C中。 圖8亦展示三個驗證參考電壓vva、Vvb及Vvc。當程式 化記憶體單元至狀態A時,系統將測試彼等記憶體單元是 否具有一大於或等於Vva的臨限電壓。正被程式化至狀熊 A之§己憶體單元將繼續被程式化,直至其臨限電壓處於咬 高於Vva。當程式化記憶體單元至狀態3時,系統將測試 5亥# §己憶體單元疋否具有一大於或等於Vvb的臨限電壓。 正被程式化至狀態B之記憶體單元將繼續被程式化,直至 其臨限電壓處於或高於Vvb。當程式化記憶體單元至狀態 C時’系統將測試該等記憶體單元是否具有一大於或等於 Vvc的其臨限電壓。正被程式化至狀態c之記憶體單元將 繼續被程式化’直至其臨限電壓處於或高於Vvc。 在一實施例中,可將記憶體單元自經擦除狀態E直接程 式化至經程式化狀態A、B或C之任·—者,其已知為全序列 程式彳匕(full sequence programming)。舉例而言,可首先擦 除待程式化之記憶體單元的群體,以使得該群體中之所有 記憶體單元處於經擦除狀態E中。在將某些記憶體單元自 狀態E程式化至狀態A時’將其他記憶體單元自狀態e程式 化至狀態B且/或自狀態E程式化至狀態C。 圖8亦說明程式化一多狀態記憶體單元之兩遍式(two_ 146916.doc -20- 201027538 =術之—實例’該多狀態記憶體單元儲存用於兩個不 二11、下'頁及上部頁)之資料。描繪四個狀態:狀態 、狀態A(l0)、狀態B(〇〇)及狀態c(〇1)。對於狀態£, 兩個頁皆儲存'T。對於狀態A,下部頁儲存,,〇”且上部 儲存,11"。對於妝能u 邻頁 了於狀態B,兩個頁皆儲存"〇”。對於狀態c,下 部頁儲存τ且上部頁儲存Τ。注意,儘管已㈣定位元 ϋ曰派…亥等狀態之每一者,但是亦可指派不同之位元 型樣。在第-遍程式化(first programming啊)中根據 待程式化至下部邏輯頁中之位元來設定記憶體單元的臨限 電壓位準。若彼位元為邏輯τ ’則不改變臨限電壓,因 =臨限電a由於早先已得以擦除而處於適#狀態。然而, 若待經程式化之位元為邏輯㈣單元之臨限位準增 加成為狀態A ’如由箭頭53〇所展示。此結束第一遍程式 化。 在第二遍程式化中,根據正被程式化至上部邏輯頁中之 ❹位元來設定單元的臨限電塵位準。若上部邏輯頁位元將儲 存邏輯1 ,則;^發生程式化,因為視下部頁位元之程式 化而定’該單元處於狀態之一者中,兩個狀態皆可 載運上部頁位元Mr。若上部頁位元將為邏輯"〇",則變換 臨限電愿。若第一遍導致單元留在經擦除狀態£ ^,則在 第二階段中,程式化該單元以使得將臨限電麼增加為在狀 態c内’如由箭頭534所展示。若由於第—遍程式化已將該 單元程式化至狀態A中,則在第二遍中進一步程式化該記 憶體單元以使得將臨限電壓增加為在狀態B内,如由箭頭 146916.doc •21 · 201027538 532所展不。第二遍之結果為,將單元程式化至經指定以 儲存用於上部頁之邏輯"〇"的狀態中而不改變下部頁之資 料。 — 在一實施例中,可設置一系統以執行全序列寫入(若足 夠資料經寫入以填滿整頁)。若沒有為全頁寫入足夠資 料,則程式化過程可程式化具有所接收資料之下部頁。當 接收後續資料時,該系統將接著程式化上部頁。在另一實 施例中,該系統可以程式化下部頁之模式開始寫入且^ 隨後接收到足夠資料以填滿整個(或大部分)字線之記憶體 單元,則系統可轉換至全序列程式化模式。此實施例之更 多細節描述於在2004年12月14日申請之序號為11/〇13,125 的標題為"Pipelined Programming 〇f N〇n V〇Utile
Using Early Data,"之美國專利申請案,該案之發明者為
Sergy Anatolievich Gorobets及Yan Li且其以全文引用之方 式併入本文中。 本文所描述之技術亦可與除上文所描述之程式化機制之 外的其他程式化機制一起使用。額外之適當程式化機制的 某二實例可在於2〇〇3年12月2日頒予Shibata等人之美國專 利第6,657,891號及於2005年4月5日申請之標題為”Compensating for Coupling During Read Operations of Non-Volatile Memory,”之美國專利申請案第11/〇99,133號(發明者為Jian Chen)中找到’兩者以全文引用之方式併入本文中。 圖9為描述用於程式化之高位準過程之一實施例的流程 圖 了在控制器、狀<%機或另一裝置處接收對程式資料之 146916.doc •22- 201027538 • 请求。回應於彼請求,可根據圖9之過程將資料(_或多個 位元之資訊)寫入至快閃記憶體陣列3 〇2。 在步驟608中,擦除待程式化之記憶體單元。步驟608可 包括擦除比待程式化之彼等記憶體單元多的記憶體單元 (例如,在區塊或其他部件中)。舉例而言,步驟6〇8可包括 將一區塊中之所有記憶體單元移至狀態E ^在某些實施例 中,步驟608亦包括執行軟程式化過程。在擦除過程期 間,某些記憶體單元可能具有降低至低於分佈β之值的其 6«限電壓。軟程式化過程將施加程式化電壓脈衝至記憶體 單元以使得其臨限電壓將增加至臨限電壓分佈Ε内。 在步驟610,藉由控制器318發出"資料載入"命令且將其 輸入至命令電路314,允許將資料輸入至資料輸入/輸出緩 衝器312。在步驟610中’將指定記憶體之適當部分之位址 的位址資料輸入至列控制器3〇6且將待程式化之資料倚存 於行控制器304中之適當鎖存器/暫存器中。在一實施例 ❹中,圖9之過程將用於程式化一頁資料。正被程式化之所 有記憶體單元在同一字線上。每—記憶體單元將具有其自 有之位元線及與彼位元線相關聯之一組鎖存器。此等鎖存 器將儲存待為相關聯之記憶體單元程式化之資料的指示。 在某些實施例中,步驟610可包括判定哪一字線連接至待 程式化之記憶體單元。此字線被稱為選定字線。舉例而 言,參看圖5,若將程式化記憶、體單元38〇,則字線WL〇 } 為選定字線。未經選擇之字線被稱為未選定字線。在某些 實施例中,程式化過程將具有—個選定字線及多個未選定 146916.doc -23- 201027538 字線。在某些實施例中,可能具有多個選定字線。 在步驟612中,設定第一程式化脈衝之量值。在某些實 施例中,在程式化期間施加至字線之電壓為一組程式化脈 衝,其中每一脈衝在量值上自先前脈衝增加一步長(例 如,2 v至4 v)。在步驟614中,最初將程式化計數(pc)設 定為零。 在步驟616中,將程式化脈衝施加至該(該等)適當字線。 在步驟618中,驗證彼(彼等)字線上之記憶體單元以查看其 是否已達到目標臨限電壓位準。若所有記憶體單元已達到 _ 目標臨限電壓位準(步驟620),則程式化過程在步驟622中 .已成功地(狀態=通過)完成。若並非所有記憶體單元已得 以驗證’則在步驟624中判定程式化計數pc是否小於2〇(或 另一適當值)。若程式化計數不小於2〇,則程式化過程已 失敗(步驟626)。若程式化計數小於2〇,則在步驟628中, 使程式化電壓信號Vpgm的量值遞增步長(例如,3 v)以用 於下一脈衝且使程式化計數PC遞增。注意,將已達成其目 標臨限電壓之彼等記憶體單元鎖在對於當前程式化週期之❿ 剩餘部分的程式化之外。在步驟628之後,圖2之過程在步 驟61 6處繼續且施加下—程式化脈衝作為步驟616_628之過 程的另一重複(iterati〇n)的—部分。 圖10為描述在圖9之步驟616及618之一重複期間選定字 線(WL一sel)及未選定字線(WL—unsel)之狀態的信號圖。將 圖1〇中所描繪之時段分解為六個時段:待用、設置、程式 化、驗證、恢復及待用(再次)。在兩個待用時段中,選定 146916.doc -24- 201027538 字線(WL_sel)及未選定字線(WL_unsel)皆處於Vss,例如處 於零伏特或接近零伏特。在一實施例中,由於阻止Vss正 好處於零伏特之各種寄生現象,Vss可接近零伏特。在設 置階段(其在待用階段之後)中,將使未選定字線升高至 Vdd以簡化控制電路,以使得同一電壓位準可用於程式化 操作與讀取操作之開始位準及結束位準。 在設置階段之後,系統進入程式化階段。在程式化階段 中,可將未選定字線(WL_unsel)升高至Vpass,其可為大 致十伏特。將選定字線(WL_sel)升高至程式化電壓 Vpgm。在一實施例中,程式化電壓Vpgm包含一組程式化 脈衝,其中每一脈衝在量值上增加一步長(例如,2至4伏 特)。在一實施例中,Vpgm之初始電壓位準為12伏特。其 他值亦可用於Vpgm。圖10描繪程式化階段期間之單一程 式化脈衝。當該程式化脈衝完結時,將選定字線(WL_sel) 及未選定字線(WL_unsel)降低至較低電壓。將選定字線 (WL_sel)降低至Vss,而將未選定字線(WL_unsel)降低至 Vdd。 在程式化階段之後,系統執行驗證階段。在驗證階段 中,將選定字線自Vss升高至Vcgv。基於目標臨限電壓分 佈(特殊記憶體單元正被程式化至該目標臨限電壓分佈)來 選擇Vcgv(驗證過程期間所使用之比較電壓)。將未選定字 線(WL_unsel)升高至Vread,如上所論述。在未選定字線 (WL_unsel)處於Vread且選定字線(WL—sel)處於Vcgv時, 對適當位元線預充電,為其提供放電路徑,且用感測放大 146916.doc -25- 201027538 器對其進行感測。基於位元線是否被放電來判定正被驗證 之記憶體單元的臨限電壓是否已達到Vcgv之位準。在减測 之後,將選定字線(WL—sel)降低至Vss,而將未選定字線 (WL_unsel)降低至Vdd。在恢復階段(在驗證階段之後) 中,將未選定字線(WL—unsel)降低至Vss。以下在描述讀 取過程時將解釋關於驗證階段之更多細節。在一實施例 中,讀取過程用以執行對程式化的驗證。
電荷泵通常善於充電,但不善於放電,因為其未經設_ 以減少大電流。若減少大電流為必要的,則通常將 電電路。使用本文所描豸之將未選定字線在外㈣前維裝 於Vdd之技術,不存在對放電電路之需要,因為管理並朝 整Vdd之電路經設計以將大電流供應至記憶體系統中之力 量組件。因此,其可有效地減少大量電流。Vdd之電容力 於字線電容,故Vdd可吸收字線中之改變而不會顯著改餐 之電壓。舉例而言,未選定字線之電容傾向於為幾! (P‘co farad)(例如,3〇〇 pF) ’而vdd之電容傾向於為
邊十至幾百奈法拉(nan〇 farad)(例如,1 〇〇 nF)。 ^圖U為描述甩於讀取資料之過程之-實施例的流程圖。 β °應於"賣取資料之請求而執行圖11之過程。在步驟70 :料系:處於待用模式中。在步驟702中,系統接收讀耳 求。此請求可來自主機裝置、來自控制器、來自 狀L機或另—營雜 _ 貫體。在步驟704中,識別需要讀取之記價 篮旱疋。此蔣、 …… ^括判定需要讀取哪些頁、哪一字線將為笔 疋子線及哪4匕宏給时认 ~予線將為未選定字線。在步驟706中, 146916.doc -26 - 201027538 . 行5賣取设置階段,在此時微讀取過程設置適當信號。在步 驟708中,執行位元線預充電階段。在步驟71 〇中為位元 線提供放電路徑。在步驟71〇期間,將使用感測放大器來 判定位元線是否放電。在步驟7丨2中將允許恢復該等信 號以下將參看圖12提供步驟706-至712之更多細節。 右正被璜取之記憶體單元為二進位記憶體單元,則對於 特殊Vcgr(或Vcgv),步驟7〇8至712將被執行一次。在一實 ❹施例中’對於二進位記憶體單元,Vegr等於零伏特。在記 心體單元為多狀態記憶體單元之實施例中,讀取過程於是 字$ H式多個讀取比較點’如上文所解釋。因此,對於 每5賣取比較點,步驟708至712將需要被執行多次。在步 7714中’系統判定是否存在待測試的更多讀取比較點。 右存在,則該過程循環司至步驟708且執行步驟708至712 ^ 从 若已考慮所有讀取比較點,則在步驟716 、。裝置進入待用模式。在步驟71 8中,系統判定儲存 ❹於選疋5己憶體單元中之資料。若記憶體單元為二進位翠元 且°己憶體單元接通,則假定記憶體單元為經擦除狀態。若 記憶體單;ή·去& 1 ^ 接通’則記憶體單元處於程式化狀態。若記 =單元為夕狀態記憶體單元,則系統將回應於各種讀取 較點而基於記憶體單元是接通還是斷開來判定儲存於記 憶體單元中之資料 一 貝枓。在步驟720中報告在步驟718中判定的 資料。在—實# I如例中,可將資料報告給狀態機、控制器或 主機。 為撝繪在圖11之過程期間各種信號的時序圖。圖12 1469l6.doc •27- 201027538 展示待用階段、設置階段、預充電/放電階段、恢復階段 及後續待用階段。所描繪之信號包括用於汲極側選擇閘極 (SGD)之控制閘極電壓、用於未選定字線(WL_unsel)之字 線電壓、用於選定字線(WL_sel)之字線電壓、用於源極側 選擇閘極(SGS)之控制閘極電壓、經選擇用於程式化之位 元線(BL—sel)上的電壓,及源極線電壓(s〇urce)。 第一待用階段在時間to前發生,其中所描繪之所有信號 處於Vss。設置階段在時間t0處開始且持續直至時間t2。在 時間11處’將未選定字線升高至vdd。預充電/放電階段在 時間t3處開始且持續至時間t7。在時間t3處,將未選定字 線(WL_unsel)自Vdd升高至Vread且將選定字線自vss升高 至Vcgr。因為未選定字線與選定字線之間的電容耦合,最 初將選疋子線上之電壓升高至高於Vcgr。隨時間流逝(在t3 之後且在t4之則),選定字線(WL_sel)上之字線電壓降低至 Vcgr。在時間t4處,預充電選定位元線。在時間(5處,藉 由將SGS升高至Vdd而接通源極側選擇閘極。此提供耗散 位元線上之電荷的路徑。若經選擇用於讀取之記憶體單元 之臨限電壓大於Vcgr,則選定記憶體單元將不接通且位元 線將不放電’如由信號線812所描繪。若經選擇用於讀取 之§己憶體單元中之臨限電壓低於Vcgr,則經選擇用於讀取 之記憶體單元將接通且位元線將耗散,如由曲線814所描 繪。在時間t5之後且在時間t6之前的某一點(如由特殊實施 例所判定)處,感測放大器將判定位元線是否已耗散足夠 量。在時間t6處,將降低選定字線至Vss且將降低未選定 146916.doc -28- 201027538 字線至Vdd。 若存在多個讀取(例如,多狀態記憶體單元),則在時間 t7處,操作於t2處繼續。若不存在,則在時間口與之間 發生恢復階段。在時間t7處,將SGD降低至Vss,將未選定 字線(WL—imsel)降低至Vss,將SGS降低至Vss,且將位元 線完全耗散至Vss。在時間t8處,系統進入待用模式,在 此時’圖12中所描繪之所有信號處於Vss。
【圖式簡單說明】 出於說明及描述之㈣已呈現上述詳細描述。其不意欲 為詳盡的且不意欲將本發明限於所揭示的精確形式。根據 上,教示,許多修改及變化係可能的。選擇所描述之實施 例疋為了最好地揭示本發明之原理及其實際應用,藉此使 熟習此項技術者能夠最好地在各種實施例中利用本發明且 各種修改適用於所涵蓋之特殊用途。本發明之料意欲由 附至本文之申請專利範圍加以界定。 圖1為NAND串之俯視圖。 圖2為NAND串之等效電路圖 圖3為NAND串之橫戴面圖。 圖4為非揮發性記憶體系統之—實施例的方塊圖。 圖5為非揮發性記憶體陣列之—實祕的方塊圖。 圖 圖6為描繪一感測放大器及鎖存器之-實施例的方塊 圖7為電荷栗及開關電 电塔之一實施例的方塊圖 圖8描繪臨限電屢分佈之-組實例。 146916.doc -29- 201027538 圖9為描述用於程式化非揮發性記憶體之過程之一實施 例的流程圖。 圖10為描述程式化過程之一實施例之一部分的信號圖。 圖11為描述用於讀取非揮發性記憶體之過程之一實施例 的流程圖。 圖12為描繪在讀取非揮發性記憶體時所使用之過程之一 實施例的信號圖。 【主要元件符號說明】 100 、 102 ' 104 、 106 100CG 100FG 102CG 102FG 104CG 104FG 106CG 106FG 120 120CG 122
122CG 126 128 130、132、134、136、 電晶體 控制閘極 浮動閘極 控制閘極 浮動閘極 控制閘極 浮動閘極 控制閘極 浮動閘極 第一選擇閘極 控制閘極 第一選擇閘極 控制閘極 位元線接觸件/N +摻雜層 源極線接觸件/N +摻雜層 N +摻雜層 146916.doc -30· 201027538 138 140 P型井區 302 記憶體單元陣列 304 行控制電路 306 列控制電路 308 P型井控制電路 310 c源極控制電路 參 312 輸入/輸出緩衝器 314 命令電路 315 控制電路 316 狀態機 318 控制器 380 記憶體單元 400 感測放大器 402 第一資料鎖存器 404 第二資料鎖存器 406 第三資料鎖存器 408 I/O線 410 狀態線 460 電荷泵電路 472 、 474 開關 480 列解碼器 530 > 532 ' 534 箭頭 812 信號線 -31 - 146916.doc 201027538 814 曲線 A、B、C、E 狀態 Ble 位元線 Bio 位元線 BLsel 經選擇用於程式化之位元線 EvenBL 信號 OddBL 信號 SGD 汲極侧選擇閘極 SGD 選擇線/汲極側選擇閘極 SGS 選擇線/源極側選擇閘極 SGS 源極側選擇閘極 Source 共同源極線/源極線電壓 tO、tl、t2、t3、t4、 時間 t5、t6、t7、t8、t9 Vcc 外部電源 Vcgr 信號/輸入電壓 Vdd 内部電源 Vpass 輸入電壓/信號 Vpgm 程式化電壓/程式化電壓信號 Vra、Vrb、Vrc 讀取參考電壓 Vread 信號/輸入電壓 Vss 接地信號/輸入電壓 Vva、Vvb、Vvc 驗證參考電壓 WL sel 選定字線 146916.doc -32- 201027538 WLunsel WLO、WL1、WL2、
WL3 WLO I 未選定字線 字線 字線
146916.doc -33-

Claims (1)

  1. 201027538 七申請專利範圚: 一種使用非揮發性儲存器之方法,包含: 程式化= NAND_的—部份之―㈣非揮發性储存元 匕3靶加升壓電壓作為用於該NAND串的一部份 之-未選定非揮發性儲存元件之—控制極電壓; ::程式化轉變至—驗證操作,其係藉由降低用於該 '疋非揮發性儲存元件之該控制閘極電壓至—中門電
    ’而未降㈣於該未敎特發性料元 件之忒控制閘極電壓至零伏特; '”、 茨禾巧〜开评赏性储存元件 之該控制閘極電壓,々亥中 哀中間電壓不同於零伏特且不同於 一讀取致能電壓; 、 將=未選定非揮發性儲存元件之該控制閉極電 壓,自該中間電·改變至該讀取致能電壓; 該未選定非揮發性儲存元件之該控制閘極電壓 處於该讀取致能電壓時’維持一讀取 冑非揮發性儲存元件之一控制閉極電麼;及用於^ 感則關於料在該選定非揮發㈣存元件 f應作為用於該選定非揮發性储存_的該^ 閘極電壓之該讀取雷 控制 閘極電塵、該改變外制;;;中間電壓作為-控制 及該感測係執行該維持-讀取電壓 :如請求〜方法,==化之該驗證操作之部分。 當將用於該未選定非揮發性儲存元件之該控制間極電 146916.doc 201027538 壓自該中間電壓改變至該讀取致能電壓時,升高用於該 選定非揮發性儲存元件之該控制閘極電壓至該讀取電 壓。 3. 4. 如請求項1之方法’其中該中間電壓係一電源供應電 壓。 一種非揮發性儲存系統,其包含: 複數個非揮發性儲存元件,其經配置為nand串; 與該等NAND串相關的字線; 位元線,该等子線及該等位元線與該等複數個非揮發 性儲存元件通信;及 一或多個管理電路與該等非揮發性儲存元件通信,該 或該等&理電路程式化與該等字線之—選定字線相關的 一選定非揮發性儲存元件,包含在該等字線之未選定字 線上施加—升壓電壓’藉由將該等未選定字線自該升壓 電壓降低i中間電麗達—段時間,而未將該等未選定 字線降低至零伏特,該或該等管理電路自該選定非揮發 性儲存元件的該程式化轉變為該程式化的一驗證操作, 該中間電壓不同於零伏特’且不同於一讀取致能電壓, 該或該等管理電壓維持在該等未選定字線上的該中間電 壓作為該驗證操作之部分,該或該等管理電壓將該等未 選定字線自該中間電壓改變至該讀取致能電壓作為該驗 證操作之部分,當該等未選定字線處於作為該驗證操作 之該讀取致能電壓時,該或該等管理電路維持在該選定 子線上的一讀取電壓,該或該等管理電路感測關於儲存 146916.doc 201027538 . =接至該選定字線的該選定非揮發性儲存元件中資料 • ’以回應作為該驗證操作之部分的該選定字線上 的该磺取電壓。 5·如。月求項4之非揮發性儲存系统,其中: 理電路將該選定字線改變至該讀取電壓, 雷=將該等未選定字線自該中間電壓改變至該讀取致能 電壓。 ❹ ^項4之非揮發性儲存系統,其中該或該等管理電 -或多個電荷泵’其用於產生一組電壓; ^ 、擇電路其與该或該等電荷泵及一恆定電壓 通仏,並在二者之間選擇; 一第二選擇電路,其與該或料電荷栗、財間電壓 及在零伏特或接近零伏特之—電壓通信,並在三者之間 選擇°亥中間電廢係—電源供應電壓位準; _ 一 解碼器電路,Jl Mr rf· A JO· A* φ 电路其接收來自該第一選擇電路的一輸出 / I第—選擇電路的—輸出’該解碼器電路與該等 字線通信,該解碼器電路施加該中間電壓及該讀取致能 電壓至未選定字線。 7. 如凊求項4之非揮發性儲存系統,其中該t間電麼係-電源供應電壓。 8. 如請求項4之非揮發性健存系統,其中: 該選定非揮發性儲存元件與一位元線通信;及 5亥驗證包含預充電該位元線,對該位元線提供-放電 146916.doc 201027538 路徑’及判斷該位元線是否放電。 9. 一種使用非揮發性儲存器之方法,包含: "將用於—未敎非揮發性儲存元件的L㈣閘極電壓 從一中間電壓升向至一讀取致能電壓; 當將用於該未選定非揮發性儲存 卞凡件的該控制閘極雷 壓從該中間電壓升高g崎靖敗科处 门主該讀取致能電壓時,升高用於— 選定非揮發性儲存元件的一一制蘭 ^衩制閘極電壓從一待用電壓 至-讀取電壓,該待用電壓比該中間電壓低;及 感測關於儲存在該選定非揮發性館存元件中資料的資 訊,以回應該讀取電壓。 10·如請求項9之方法,其中·· -讀取過程係與-設置階段、一資料存取階段及一恢 復階段相關; 邊升南用於-未選定非揮發性儲存元件的—控制開極 電磨、該升高用於-選定非揮發性儲存元件的—控制間 極電壓及該感測資訊係該資料存取階段之部分; 該方法進一步包含在該設置階段期間將用於該未選定 非揮發性儲存元件的該控制閘極電壓改變至該中間電 壓,及在該恢復階段期間將用於一選定非揮發性儲存元 件的該控制閘極電壓改變至一待用電壓。 11. 如請求項9之方法,進一步包含: 將用於該未選定非揮發性儲存元件的該控制閘極電壓 自該待用電壓升高至該中間電壓。 12. 如請求項9之方法,進—步包含: 146916.doc 201027538 待二= 儲存元件的該控制間極電壓處於該 制閘極將用於該未選定非揮發性儲存元件的該控 制:極電壓自該待用電壓升高至該中間電壓。 13.如明求項9之方法,其中: 及方法包含程式化該選定非揮發性儲存元件 加一升壓電壓作為用於竽去 ❹ 控制閑極錢,·未“非揮發性儲存元件的該 該升高用於—未選定非 極、嗜并古用於w "生儲存兀件的一控制閘 電非揮發性儲存元件的-控制閘極 :壓及該感測資訊係執行以作為用於 操作之部分;及 & ^刃驗& 5亥方法進一步包合白兮·4 .m式化轉變至該驗證操作,A 係藉由將用於該未選定非揮 ' 電壓改變至該中門㈣、* ㈣讀的該控制閉極 … 亥中間電壓達-段時間,在該段時間内用於 §亥選定非揮發性館存元丨 5 電壓。 4存几件的該控制閘極電壓處於該待用 14. 如請求項9之方法,其中· 該中間電壓係一電源供應電壓。 15. —種非揮發性儲存系統,包含: 2數個非揮發性儲存元件’包含―敎非揮發性儲存 :件^與一共同位元線相關的一未選定非揮發性储存元 一或多個管理電路,其與該等非揮發性儲存元件通 信;該或該等管理電路將用於該未選定非揮發性儲存元 146916.doc 201027538 件的一控制閘極電壓自一中間電壓升高至一讀取致能電 壓,當將用於該未選定非揮發性儲存元件的該控制間極 電壓自該中間電壓升高至該讀取致能電壓時,升高用於 該選定非揮發性儲存元件的一控制閘極電壓自一待用電 壓至一讀取電壓,及感測關於儲存在該選定非揮發性儲 存元件中資料的資訊,以回應該讀取電壓,該待用電壓 比該中間電愿低。 16 17. 如請求項15的非揮發性儲存系統 s玄中間電壓係一電源供應電壓 如請求項15的非揮發性儲存系統 一讀取過程係與一設置階段、 復階段相關; ,其中: 〇 ,其中: 一資料存取階段及一恢 該升高用於-未選定非揮發性儲存元件的一控制間極 電壓、該升高詩該選定非揮發性儲存元件的—控制開 極電壓及該感測資訊係該資料存取階段之部分; 在該設置階段,用於該未選定非揮發性儲存元件的該 控制閘極改變至該中間電壓;及 18. 在該恢復階段’用於一選定非揮發性儲存 制閉極電廢自㈣取電壓&變至一待用電I。 控 如請求項15之非揮發性儲存系統,其中: 該或該等管理電路將用於該未選定非揮發性儲存元件 的該控制閘極電壓自該待用電壓 子70件 維持用於該未選定非揮發性 ^ P㈤電墨’及 在該中間電壓。 凡的該控制閘極電壓 146916.doc 201027538 * • 19.如請求項叫非揮發性儲存“n • 當料㈣定特發性料 的 於該待用電料,該或該等管 ^控制間極電屡處 揮發性儲存元件的該控制間極電璧自:=:選定非 該中間電塵。 座自該待用電麼升高至 20·如請求項15的非揮發性儲存元件,其令: 該或該等管理電路#里# 句入输七 μ選疋非揮發性儲存元件, 包3施加一升壓電壓 仵 • 件的該控制問極電壓; 未選定非揮發性館存元 該::該未選定非揮發性儲存元件的一 屋、该升南該選定非揮發性儲 : 分=係執行以作為該程式化的一驗證操作之部 ^或該等g理電路自該程式化轉變至該驗證操作,兑 =由將:未,揮發性儲存元件的該控制閘極電壓 參 L、至4間电壓達一段時間’在該段時間内 $非揮發性儲存元件的該控制閑極電壓處於該待用; 146916.doc
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