KR20080089401A

KR20080089401A - 비-휘발성 워드 라인들의 효율적인 제어로 비-휘발성 저장소자 판독

Info

Publication number: KR20080089401A
Application number: KR1020087017367A
Authority: KR
Inventors: 데루히코 가메이
Original assignee: 샌디스크 코포레이션
Priority date: 2005-12-16
Filing date: 2006-12-11
Publication date: 2008-10-06
Also published as: WO2007078611A1; KR101007371B1; JP2009520310A; TWI334142B; TW200737204A; EP1964129A1; JP4820879B2; TW201027538A

Abstract

본 발명은 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압을 중간 전압으로 유지시키는 단계와; 상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압을 상기 중간 전압으로부터 판독 인에이블 전압으로 변경하는 단계를 포함하는, 비-휘발성 저장 소자들 그룹(예컨대 NAND 스트링)의 선택된 비-휘발성 소자들로부터의 판독 데이터를 프로세싱(프로그래밍 도중 검증하는 것을 포함)하는 것이다. 선택된 비-휘발성 저장 소자의 제어 게이트 전압을 스탠바이 전압(상기 중간 전압과는 다른)으로부터 판독 비교 전압으로 증가한다. 상기 선택된 비-휘발성 저장 소자의 제어 게이트 전압이 상기 판독 비교 전압이고 상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압이 상기 판독 인에이블 전압인 동안에, 상기 선택된 비-휘발성 저장 소자 내에 저장된 데이터에 대한 정보를 감지한다.

Description

비-휘발성 워드 라인들의 효율적인 제어로 비-휘발성 저장 소자 판독{READING NON-VOLATILE STORAGE WITH EFFICIENT CONTROL OF NON-SELECTED WORD LINES}

본 명세서에 설명된 기술은 비-휘발성 메모리에 관한 것이다.

반도체 메모리는 다양한 전자 장치들에서의 사용에 있어서 더욱 인기를 끌게 되었다. 예를 들어, 비-휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 퍼스널 디지털 어시스턴츠, 모바일 연산 장치, 비-모바일 연산 장치 및 기타 장치들에서 사용된다. EEPROM(Electrical Erasable Programmable Read Only Memory)와 플래시 메모리는 가장 유명한 비-휘발성 반도체 메모리들에 속한다.

EEPROM과 플래시 메모리는 반도체 기판 위에 존재하고 반도체 기판 내의 채널 영역으로부터 격리되어 있는 플로팅 게이트를 이용한다. 이 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 이 플로팅 게이트 위에 제공되며 플로팅 게이트로부터 격리되어 있다. 트랜지스터의 문턱 전압은 플로팅 게이트가 보유하고 있는 전하의 양에 의해 제어된다. 즉, 트랜지스터의 소스와 드레인 사이에서 전도를 허용하도록 트랜지스터가 턴-온되기 전에 제어 게이트에 반드시 인가되어야 하는 전압의 최솟값은 플로팅 게이트에 있는 전하의 레벨에 의해 제 어된다.

EEPROM 장치 또는 NAND 플래시 메모리 장치와 같은 플래시 메모리 장치를 프로그래밍할 때에, 전형적으로 프로그램 전압을 제어 게이트에 인가하고 비트 라인을 접지시킨다. 채널로부터의 전자들은 플로팅 게이트에 주입된다. 전자들이 플로팅 게이트 내에 축적되는 때에, 플로팅 게이트는 음으로 대전되고(negatively charged) 메모리 셀의 문턱 전압은 메모리 셀이 프로그램된 상태 내에 있도록 증가한다. 프로그래밍에 대한 더 많은 정보는 미국 특허 No. 6,859,397과 No. 6,917,542에서 찾아볼 수 있는바, 이들은 그 전체로서 본 명세서에 참조로서 통합되어 있다.

전형적으로, 제어 게이트에 인가된 프로그램 전압은 일련의 펄스들로 인가된다. 이 플스들의 진폭은 미리 결정된 스텝 사이즈에 의해 펄스마다 증가한다. 펄스들 사이의 주기들에서, 동작들의 검증이 수행된다. 즉, 병렬로 프로그램된 각 메모리 셀의 프로그래밍 레벨은 그것이 프로그램되고 있는 검증 레벨보다 큰지 또는 같은지를 결정하기 위해 각 프로그래밍 펄스 사이에서 판독된다. 프로그래밍을 검증하는 하나의 수단은 특정 비교 지점에서 메모리 셀의 소스와 드레인 사이의 전도를 테스트하는 것이다.

전도는 장치의 채널에 흐르는 전류의 흐름에 상응하는 장치의 "온(on)" 상태를 나타낸다. "오프(off)"상태는 소스와 드레인 사이에서 채널에 아무런 전류가 흐르지 않음을 나타낸다. 전형적으로, 플래시 메모리 셀은 제어 게이트에 인가된 전압이 문턱 전압보다 큰 경우에 전도되고 제어 게이트에 인가된 전압이 문턱 전압보 다 작은 경우에는 전도되지 않는다. 메모리 셀의 문턱 전압을 적절한 값으로 설정함에 의해, 메모리 셀은 인가된 전압들의 주어진 세트에 대해 전류를 전도시키거나 전도시키지 아니하게끔 만들어질 수 있다. 그래서, 메모리 셀이 주어진 전압들의 세트에서 전류를 전도시키는지 여부를 결정함에 의해, 메모리 셀의 상태가 결정될 수 있다.

플래시 메모리 셀들은 p-웰(well)을 소거 전압(예컨대 20V)로 증가시키고 메모리 셀들의 선택된 블럭(또는 다른 유닛)의 워드 라인들을 접지시킴에 의해 소거된다. 소스와 비트 라인들은 플로팅(floating)된다. 소거는 메모리 어레이 전체에서, 개별 블럭들에서, 또는 셀의 다른 유닛들에서 수행될 수 있다. 전자들은 플로팅 게이트로부터 p-웰 영역으로 이동되고 문턱 전압은 음의 값이 된다.

몇몇 플래시 메모리 시스템들은 비트라인들과 워드 라인들의 세트가 특정 메모리 셀을 어드레스하도록 사용될 수 있도록 구성된 어레이에 메모리 셀들 그룹을 사용한다. 하나의 예에서, 메모리 셀들은 NAND 스트링들의 세트로 그룹화된다. 각 NAND 스트링은 2 개의 선택된 게이트들(드레인 측 선택 게이트 SGD와 소스 측 선택 게이트 SGS) 사이에서 직렬로 존재하는 다수의 트랜지스터들을 포함한다. NAND 플래시 메모리의 동작들을 판독하고 검증함에 있어서, 선택 게이트들(SGD와 SGS)은 대략 3V로 증가하고 선택되지 않은 워드 라인들은 판독 패스(또는 인에이블) 전압(예컨대 5V)으로 증가하여 트랜지스터가 패스 게이트로서 동작하게 한다. 선택된 워드 라인은 비교 전압에 연결되는데, 이 비교 전압의 레벨이 각 판독 동작 또는 검증 동작에 대해 특정되고 이는 관련된 메모리 셀의 문턱 전압이 그러한 레벨에 도달하였는지 여부를 결정하기 위함이다. 소스와 p-웰은 0 볼트인 상태에 있다. 선택된 비트 라인들은 예를 들어 0.7V의 레벨로 미리 대전되어 있다. 문턱 전압이 선택된 워드 라인에 인가된 검증 레벨 또는 판독 레벨보다 높은 경우에, 관계된 비트 라인의 전위 레벨은 비-전도성 메모리 셀로 인하여 높은 레벨 상태를 유지한다. 반면에, 문턱 전압이 검증 레벨 또는 판독 레벨보다 낮은 경우에는, 관계된 비트 라인의 전위 레벨이 전도성 메모리 셀로 인하여 예컨대 0.5V보다 낮은 레벨로 감소한다. 메모리 셀의 상태는 비트 라인에 연결된 감지 증폭기에 의해 탐지된다.

전형적으로, 단독 동작들 사이에서 그리고 프로그램 동작과 검증 동작 사이에서 워드 라인들은 0 볼트인 상태에 있다. 선택되지 않은 워드 라인들은 선택된 워드 라인이 판독 비교 전압으로 증가하는 때와 동시에 판독 패스 전압으로 증가한다. 판독 패스 전압이 일반적으로 판독 비교 전압보다 매우 크므로, 워드 라인들은 서로 근접하고 상대적으로 길 수 있으며, 선택되지 않은 워드 라인들이 판독 패스 전압으로 증가하는 동안 선택된 워드 라인이 판독 비교 전압으로 증가하는 때에 커플링 잡음이 선택된 워드 라인에 나타날 수 있다. 이 커플링은 선택된 워드 라인의 전압을 초기에 증가시키나, 선택된 워드 라인이 의도된 판독 비교 전압으로 안정되도록 상기 증가한 전압은 시간이 흐름에 따라 사라진다. 에러들을 피하기 위해, 몇몇 시스템들은 선택된 워드 라인이 의도된 판독 비교 전압으로 안정되는 것을 기다리도록 판독 프로세스를 지연시킬 필요가 있을 수 있다. 이 기다림은 판독 프로세스 및/또는 검증 프로세스를 느리게 한다.

상기에 설명된 커플링 문제를 개선하기 위한 하나의 제안은 선택되지 않은 워드 라인들의 판독 패스 전압의 램프-업(ramp-up)을 느리게 하는 것이다. 그러나, 이 해결방안은 판독 프로세스 및 검증 프로세스까지 느리게 한다.

또 하나의 해결방안은 워드 라인들의 용량성 커플링을 감소시키는 것이다. 그러나, 워드 라인들의 용량성 커플링을 감소시키기 위해서는, 워드 라인들 사이에서 공간을 증가시키기 위해 더욱 비싼 물질들을 사용하거나 다이(die) 사이즈를 증가시킬 필요가 있다.

또 다른 해결방안은 판독 동작들 사이에서, 그리고 프로그램 동작과 검증 동작 사이에서 워드 라인들을 판독 패스 전압으로 유지시키는 것이다. 이로써, 선택되지 않은 워드 라인들은 판독 프로세스 동안 램프-업될 필요가 없다. 이러한 방식의 문제점은, 프로그래밍 프로세스(또는 다른 프로세스) 도중 워드 라인들을 다른 전압으로부터 판독 패스 전압으로 변경하는 것은 워드 라인들을 판독 패스 전압으로 끌어내리도록 많은 양의 전류를 싱크(sink)시키기 위해 전하 펌프 또는 다른 회로를 필요로 한다는 점이다. 예를 들어, 프로그램-검증 프로세스 동안에, 워드 라인들은 반드시 부스팅 전압(예컨대 10V)으로부터 판독 패스 전압(예컨대 대략 5V)으로 바뀌어야 한다. 오늘날의 플래시 메모리 장치에서 전형적으로 발견되는 몇몇 전하 펌프들과 다른 회로는 전압을 스탠바이 전압을 제외한 어느 특정 전압들로 끌어내리도록 전류를 효율적으로 싱크시킬 수 없다. 더 복잡한 시퀀스와 전압 탐지 제어에 대한 새로운 회로들이 부가될 필요가 있는데, 이 새로운 회로들은 그 자체로서 장치에서 추가적인 공간을 필요로 할 것이다.

본 명세서에 설명된 기술은 비-휘발성 저장 소자들의 그룹(예컨대 NAND 스트링)의 하나 이상의 선택된 비-휘발성 저장 요소들로부터 데이터를 판독하는(프로그래밍 도중에 검증하는 것을 포함하는) 시스템에 관련된 것이다. 이 시스템은 중간 전압(intermediate voltage)을 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압으로서 유지시키고, 상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압을 상기 중간 전압으로부터 판독 인에이블 전압(read enable voltage)으로 후속적으로 변경한다. 선택된 비-휘발성 저장 소자의 제어 게이트 전압은 스탠바이 전압(상기 중간 전압과는 다름)으로부터 판독 비교 전압으로 증가한다. 상기 선택된 비-휘발성 저장 소자의 제어 게이트가 상기 판독 비교 전압값을 가지고 상기 선택되지 않은 비-휘발성 저장 소자가 상기 판독 인에이블 전압값을 가지고 있는 동안, 상기 선택된 비-휘발성 저장 소자의 상태는 상기 선택된 비-휘발성 저장 소자 내에 저장된 데이터에 대한 정보를 결정하도록 감지된다.

일 실시예는 중간 전압을 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압으로서 유지시키는 단계와; 상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압을 상기 중간 전압으로부터 판독 인에이블 전압으로 변경하는 단계와; 상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압이 판독 인에이블 전압으로 있는 동안에, 판독 전압을 선택된 비-휘발성 저장 소자의 제어 게이트 전압으로서 유지시키는 단계와; 그리고 상기 선택된 비-휘발성 저장 소자의 제어 게이트 전압인 상기 판독 전압에 응답하여, 상기 선택된 비-휘발성 저장 소자 내에 저장된 데이터에 대한 정보를 감지하는 단계를 포함한다.

일 실시예는 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압을 중간 전압으로부터 판독 인에이블 전압으로 증가시키는 단계와; 상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압을 상기 중간 전압으로부터 상기 판독 인에이블 전압으로 증가시키는 동안에, 선택된 비-휘발성 저장 소자의 제어 게이트 전압을 스탠바이 전압으로부터 판독 전압으로 증가시키는 단계와; 그리고 상기 판독 전압에 응답하여 상기 선택된 비-휘발성 저장 소자에 저장된 데이터에 대한 정보를 감지하는 단계를 포함한다.

일 예시적 구현방안에서, 비-휘발성 저장 시스템은 복수의 비-휘발성 저장 소자들과, 상기 복수의 비-휘발성 저장 소자들과 통신하는 워드 라인들과, 상기 복수의 비-휘발성 저장 소자들과 통신하는 비트 라인들과, 그리고 상기 복수의 비-휘발성 저장 소자들과 통신하는 하나 이상의 관리 회로들을 포함한다. 상기 하나 이상의 관리 회로들은 선택되지 않은 워드 라인들에서 중간 전압을 유지하고, 상기 선택되지 않은 워드 라인들을 상기 중간 전압으로부터 판독 인에이블 전압으로 변경하고, 상기 선택되지 않은 워드 라인들이 상기 판독 인에이블 전압값을 갖는 동안에 선택된 워드 라인에서 판독 전압을 유지시키고, 상기 선택된 워드 라인의 상기 판독 전압에 응답하여 상기 선택된 워드 라인에 연결된 선택된 비-휘발성 저장 소자 내에 저장된 데이터에 대한 정보를 감지한다.

도 1은 NAND 스트링을 위에서 바라본 도면을 도시하고 있다.

도 2는 NAND 스트링에 대한 등가 회로 다이어그램이다.

도 3은 NAND 스트링에 대한 횡단면을 도시하고 있다.

도 4는 비-휘발성 메모리 시스템의 일 실시예에 대한 블럭 다이어그램이다.

도 5는 비-휘발성 메모리 시스템의 일 실시예에 대한 블럭 다이어그램이다.

도 6은 감지 증폭기와 래치들의 일 실시예에 대한 블럭 다이어그램이다.

도 7은 전하 펌프와 스위칭 회로들의 일 실시예에 대한 블럭 다이어그램이다.

도 8은 문턱 전압 분포들의 예시적인 세트를 도시하고 있다.

도 9는 비-휘발성 메모리를 프로그래밍하는 프로세스의 일 실시예를 설명하는 순서도이다.

도 10은 프로그래밍 프로세스의 일 실시예의 일부분을 설명하는 신호 다이어그램이다.

도 11은 비-휘발성 메모리를 판독하는 프로세스의 일 실시예를 설명하는 순서도이다.

도 12는 비-휘발성 메모리를 판독할 때에 사용되는 프로세스의 일 실시예를 도시하는 신호 다이어그램이다.

본 발명을 구현하기에 적합한 비-휘발성 메모리 시스템의 한 예는 NAND 플래시 메모리 구조를 사용하는데, 이 구조는 2 개의 선택 게이트들 사이에 다수의 프랜지스터들을 직렬로 배열하는 것을 포함한다. 이 직렬 트랜지스터들과 선택 게이트들은 NAND 스트링으로서 언급된다. 도 1은 하나의 NAND 스트링을 보여주는 위에 서 바라본 도면이다. 도 1과 도 2에 도시된 NAND 스트링은 4 개의 트랜지스터들(100, 102, 104, 106)을 포함하는데, 이들은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 끼어 있으며 직렬로 존재한다. 선택 게이트(120)는 NAND 스트링을 비트 라인 접촉(126)에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인 접촉(128)에 연결한다. 선택 게이트(120)는 적절한 전압들을 제어 게이트(120CG)에 인가함에 의해 제어된다. 선택 게이트(122)는 적절한 전압들을 제어 게이트(122CG)에 인가함에 의해 제어된다. 트랜지스터들(100, 102, 104, 106) 각각은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되어 있고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되어 있으며, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되어 있고, 제어 게이트(106CG)는 워드 라인(WL0)에 연결되어 있다. 일 실시예에서, 트랜지스터들(100, 102, 104, 106)은 각각 메모리 셀이다. 다른 실시예들에서, 메모리 셀들은 다수의 트랜지스터들을 포함할 수 있고, 또는 도 1과 도 2에 도시된 것과 다를 수도 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결되어 있다. 선택 게이트(122)는 선택 라인(SGS)에 연결되어 있다.

도 3은 상기에 설명된 NAND 스트링에 대한 횡단면을 제공한다. 도 3에 도시된 대로, NAND 스트링의 트랜지스터들은 p-웰 영역(140) 내에 형성된다. 각 트랜지 스터는 제어 게이트(100CG, 102CG, 104CG, 106CG)와 플로팅 게이트(100FG, 102FG, 104FG, 106FG)로 구성된 적층된 게이트 구조를 포함한다. 플로팅 게이트들은 산화물 필름 또는 다른 절연 필름의 윗면의 p-웰 영역 표면에 형성된다. 제어 게이트는 플로팅 게이트 위에 있는데, 제어 게이트와 플로팅 게이트를 분리시키는 내부-폴리실리콘 절연 층과 함께 있다. 메모리 셀들(100, 102, 104, 106)의 제어 게이트는 워드 라인들을 형성한다. N+ 도핑된 층들(130, 132, 134, 136, 138)은 이웃하는 셀들 사이에서 공유되는데, 이로써 셀들은 서로 직렬로 연결되어 NAND 스트링을 형성한다. 이 N+ 도핑된 층들은 각 셀의 소스 및 드레인을 형성한다. 예를 들어, N+ 도핑된 층(130)은 트랜지스터(122)의 드레인 역할과 트랜지스터(106)의 소스 역할을 하고, N+ 도핑된 층(132)은 트랜지스터(106)의 드레인 역할과 트랜지스터(104)의 소스 역할을 하며, N+ 도핑된 층(134)은 트랜지스터(104)의 드레인 역할과 트랜지스터(102)의 소스 역할을 하고, N+ 도핑된 층(136)은 트랜지스터(102)의 드레인 역할과 트랜지스터(100)의 소스 역할을 하며, N+ 도핑된 층(138)은 트랜지스터(100)의 드레인 역할과 트랜지스터(120)의 소스 역할을 한다. N+ 도핑된 층(126)은 NAND 스트링의 비트 라인에 연결되어 있는데, N+ 도핑된 층(128)은 다수의 NAND 스트링의 공통 소스 라인에 연결되어 있다.

비록 도 1-3이 NAND 스트링에서의 4 개의 메모리 셀들을 도시하고 있지만, 이 4 개의 트랜지스터들의 사용은 단지 예시로서 제공된 것이다. 본 명세서에 설명된 기술에서 사용되는 NAND 스트링은 4개보다 적은 또는 많은 개수의 메모리 셀들을 가질 수 있다. 예를 들어, 어떤 NAND 스트링은 8 개의 메모리 셀들, 16 개의 메 모리 셀들, 32 개의 메모리 셀들, 64 개의 메모리 셀들 등을 포함한다. 본 명세서의 논의는 NAND 스트링 내의 메모리 셀들의 어느 특정 개수에 국한되지 않는다.

각 메모리 셀은 아날로그 또는 디지털 형태로 표현되는 데이터를 저장한다. 디지털 데이터의 한 비트를 저장할 때, 메모리 셀의 가능한 문턱 전압의 범위는 2 개의 범위로 구분될 수 있는데, 논리 데이터 "1"과 "0"으로 할당된다. NAND 플래시 메모리의 한 예에서, 문턱 전압은 메모리 셀이 소거된 이후에는 음의 값인데, 이는 논리값 "1"로 정의된다. 문턱 전압은 프로그램 동작 이후에는 양의 값인데, 이는 논리값 "0"으로 정의된다. 문턱 전압이 음의 값이고 0 볼트를 제어 게이트에 인가함에 의해 판독이 시도되는 때에, 메모리 셀은 턴-온되어 저장되고 있는 논리값 1을 지시한다. 문턱 전압이 양의 값이고 0 볼트를 제어 게이트에 인가함에 의해 판독 동작이 시도되는 때에는, 메모리 셀은 턴-온되지 않는데, 이는 논리값 0이 저장되었음을 지시한다.

메모리 셀은 또한 (다중-상태 메모리 셀로 알려진) 다중 상태들을 저장할 수 있는데, 이로써 디지털 데이터의 다중 비트들을 저장한다. 데이터의 다중 상태들을 저장하는 경우에, 문턱 전압 윈도우는 여러 개의 상태들로 나누어진다. 예를 들어, 4 개의 상태들이 사용되는 경우에, "11", "10", "01", "00"의 데이터 값들로 할당된 4 개의 문턱 전압 범위들이 존재할 것이다. NAND-타입 메모리의 일 예에서, 소거 동작 후의 문턱 전압은 음의 값을 가지고 이는 "11"로 정의된다. 양의 문턱 전압들은 "10", "01", "00"의 상태들에 대해 사용된다. 몇몇 구현방안들에서, 데이터 값들(예컨대 논리 상태들)은 그레이 코드 할당 방식을 사용하여 문턱 전압에 할당 되는데, 이는 플로팅 게이트의 문턱 전압이 이웃하는 물리적 상태로 잘못 시프트된 경우에 단 하나의 비트만이 영향받게 하기 위함이다. 메모리 셀에 프로그램된 데이터와 셀의 문턱 전압 범위들 간의 특정 관계는 메모리 셀들에 채택된 설계를 인코딩하는 데이터에 의존한다. 예를 들어, 미국 특허 번호 No. 6,222,762와, 2003, 6, 13일에 출원되고 미국 특허 출원 번호가 No. 10/461,244인 "Tracking Cells For A Memory System"은 모두 그 전체가 본 명세서에 참조로서 통합되어 있으며, 다중-상태 플래시 메모리 셀들의 설계를 인코딩하는 다양한 데이터를 설명하고 있다.

NAND-타입 플래시 메모리들과 그들의 동작의 적절한 예들은 하기의 미국 특허/특허 출원들에 제공되고, 그 특허/특허출원 전부는 그 전체가 본 명세서에 참조로서 통합되어 있다. 그 미국 특허/미국 특허출원은 하기와 같다: U.S. Pat. No. 5,570,315, U.S. Pat. No.5,774,397, U.S. Pat. No. 6,046,935, U.S. Pat. No. 5,386,422, U.S. Pat. No. 6,456,528, U.S. Pat. Application Ser. No. 09/893,277(공개번호 NO.US2003/0002348). EEPROM 및 비-휘발성 메모리의 다른 타입들과 같은 플래시 메모리의 다른 타입들 또한 사용될 수 있다.

플래시 EEPROM 시스템에서 유용하게 사용되는 메모리 셀의 또 다른 타입은 비-휘발성 방식으로 전하를 저장하는 전도성 플로팅 게이트의 공간 내에 비-전도성 절연 물질을 이용한다. 그러한 셀은 Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"로서, IEEE Electron Device Letters, Vol. EDL-8, No.3, March 1987, pp.93-95에 의한 논문에 설명되어 있다. 실리콘 산화물, 실리콘 질화물, 실리콘 산화물("ONO")로 형성된 삼중 절연 층은 전도성 제어 게이 트와 메모리 셀 채널 위의 반도체 기판의 표면 사이에 끼어있다. 셀은 셀 채널로부터 질화물에 전자들을 주입함에 의해 프로그램되는데, 제한된 영역 내에서 전자들이 트랩되고 저장된다. 이 저장된 전하는 탐지가능한 방식으로 셀의 채널 일부분의 문턱 전압을 변하게 한다. 셀은 질화물에 핫 정공(hot holes)을 주입함에 의해 소거될 수 있다. Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application", IEEE Journal of Solid-State Circuits, Vol. 26, No.4, April 1991, pp.497-501을 또한 보면, 개별 선택 트랜지스터를 형성하기 위해 도핑된 폴리실리콘 게이트가 메모리 셀 채널 일부분에 확장되는 스플릿-게이트 구조 내의 유사한 셀이 설명되어 있다. 위의 두 논문들은 그 전체가 본 명세서에 참조로서 통합되어 있다. William D. Brown과 Joe E. Brewer에 의해 출판된 "Nonvolatile Semiconductor Memory Technology", IEEE Press, 1998의 섹션 1.2에서 언급된 프로그래밍 기술들이 본 명세서에 참조로서 통합되어 있으며, 절연 전하-트래핑 장치들에 적용가능하도록 그 섹션에 설명되어 있다.

도 4는 본 명세서에 설명된 기술을 구현할 수 있는 플래시 메모리 시스템의 일 실시예에 대한 블럭 다이어그램이다. 메모리 셀 어레이(302)는 칼럼(column) 제어 회로(304), 로우(row) 제어 회로(306), c-소스 제어 회로(310), p-웰 제어 회로(308)에 의해 제어된다. 칼럼 제어 회로(304)는 메모리 셀 어레이(302)의 비트 라인들에 연결되어 있는데, 이는 메모리 셀들에 저장된 데이터를 판독하고, 프로그램 동작 중 메모리 셀들의 상태를 결정하고, 프로그래밍과 소거를 촉진하거나 금지하도록 비트 라인들의 전위 레벨들을 제어하기 위함이다. 로우 제어 회로(306)는 판독 전압들을 인가하고 프로그램 전압들을 인가하기 위해 워드 라인들 중 하나를 선택하도록 워드 라인들에 연결되어 있다. C-소스 제어 회로(310)는 메모리 셀들에 연결된 공통 소스 라인(도 5에서 "소스"로 명명됨)을 제어한다. P-웰 제어 회로(308)는 p-웰 전압을 제어하고 소거 전압을 제공할 수 있다.

메모리 셀들에 저장된 데이터는 칼럼 제어 회로(304)에 의해 판독되고 데이터 입력/출력 버퍼(312)를 통해 외부 I/O 라인들에 출력으로 나간다. 메모리 셀들에 저장되어야하는 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(312)에 입력으로 들어가고, 칼럼 제어 회로(304)에 전송된다. 외부 I/O 라인들은 제어기(318)에 연결되어 있다.

플래시 메모리 장치를 제어하는 명령 데이터는 제어기(318)에 입력으로 들어간다. 이 명령 데이터는 플래시 메모리 장치에 어느 동작이 요청되었는지를 알려준다. 입력 명령은 제어 회로(315)의 일부분인 상태 머신(316)에 전송된다. 상태 머신(316)은 칼럼 제어 회로(304), 로우 제어 회로(306), c-소스 제어 회로(310), p-웰 제어 회로(308)와 데이터 입력/출력 버퍼(312)를 제어한다. 상태 머신(316)은 또한 READY/BUSY 또는 PASS/FAIL과 같은 플래시 메모리의 상태 데이터(status data)를 출력할 수 있다. 일부 실시예들에서, 상태 머신(316)은 프로그래밍 프로세스, 검증 프로세스, 판독 프로세스를 관리할 책임이 있고, 이들은 하기에 설명된 순서도들에 도시된 프로세스들을 포함한다.

제어기(318)는 퍼스널 컴퓨터, 디지털 카메라, 또는 퍼스널 디지털 어시스턴트 등과 같은 호스트 시스템에 연결되어 있거나 연결될 수 있다. 이는 메모리 어레 이(302)로부터 데이터를 판독하거나 어레이로 데이터를 저장하는 것과 같은 명령들을 시작시키고, 그러한 데이터를 제공하거나 수신하는 호스트와 통신한다. 제어기(318)는 그러한 명령들을 명령 신호들로 변환하는바 이 명령 신호들은 명령 회로(314)에 의해 해석되고 수행될 수 있으며, 이 명령 회로(314)는 제어 회로(315)의 일부이다. 명령 회로(314)는 상태 머신(316)과 통신하는 관계에 있다. 제어기(318)는 전형적으로 메모리 어레이에 기록되거나(written) 메모리 어레이로부터 판독되는 사용자 데이터에 대한 버퍼 메모리를 포함하고 있다.

일 예시적인 메모리 시스템은 제어기(318)와, 각각 메모리 어레이와 그에 관련된 제어를 포함하는 하나 이상의 집적 회로 칩들을 포함하는 하나의 집적 회로와, 입력/출력 회로 및 상태 머신 회로를 포함하여 구성된다. 하나 이상의 집적 회로 칩들에 시스템의 메모리 어레이들과 제어기 회로들을 함께 집적시키려는 시도가 있다. 메모리 시스템은 호스트 시스템의 일부로서 임베디드될 수 있거나, 호스트 시스템에 제거가능하게 삽입되는 메모리 카드(또는 다른 패키지) 내에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템(예컨대 제어기를 포함하는) 또는 주변 회로들에 관련된 메모리 어레이(들)만을(제어기와 함께 또는 호스트에 임베디드된 제어 기능과 함께) 포함할 수 있다. 그래서, 제어기는 호스트에 임베디드될 수 있거나 제거가능한 메모리 시스템 내부에 포함될 수 있다.

몇몇 구현들에 있어서, 도 4의 구성요소들 중 일부는 결합되어 있을 수 있다. 다양한 설계에서, 도 4의 하나 이상의 구성요소들(단독 또는 조합으로)은 메모리 셀 어레이(302)와 달리, 하나의 관리 회로로 고려될 수 있다. 예를 들어, 하나 이상의 관리 회로들은 명령 회로, 상태 머신, 로우 제어 회로(하나 이상의 디코더를 포함함), 칼럼 제어 회로(하나 이상의 디코더들을 포함함), 웰 제어 회로, 소스 제어 회로 또는 데이터 I/O 회로 중 어느 하나 또는 그것들의 조합 중 어느 하나를 포함할 수 있다.

일 실시예에서, 메모리 셀 어레이(302)는 NAND 플래시 메모리를 포함한다. 다른 실시예들에서, 플래시 메모리의 다른 타입들 및/또는 비-휘발성 저장 소자의 다른 타입들이 사용될 수 있는데, 상기에 설명된 것들뿐만 아니라 상기에 설명되지 아니한 것들도 포함된다.

도 5를 참조해 보면, 메모리 셀 어레이(302)의 예시적 구조가 도시되어 있다. 하나의 예로서, NAND 플래시 EEPROM은 1024 블럭들로 구분되어 설명된다. 각 블럭에 저장된 데이터는 동시에 소거된다. 일 실시예에서, 블럭은 동시에 소거되는 셀들의 최소 유닛이다. 이러한 예에서, 각 블럭에서, 짝수 칼럼들과 홀수 칼럼들로 나누어지는 8512 개의 칼럼들이 존재한다. 비트 라인들 또한 짝수 비트 라인들(BLe)과 홀수 비트 라인들(BLo)로 나누어진다. 도 5는 직렬로 연결되어 NAND 스트링을 형성하는 4 개의 메모리 셀들을 도시하고 있다. 비록 4 개의 셀들이 각 NAND 스트링에 포함되도록 도시되었지만, 4 개보다 많거나 적은 메모리 셀들이 사용될 수도 있다. NAND 스트링의 하나의 터미널은 선택 트랜지스터(SGD)를 통해 상응하는 비트 라인에 연결되어 있으며, 또 다른 터미널은 제 2 선택 트랜지스터(SGS)에 의해 c-소스에 연결되어 있다.

판독 동작과 프로그래밍 동작의 일 실시예 동안에, 4256 개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드 라인과 동일한 종류의 비트 라인을(예컨대 짝수 비트 라인들 또는 홀수 비트 라인들) 갖는다. 그러므로, 532 바이트의 데이터가 동시에 판독되거나 프로그램될 수 있다. 이 동시에 판독되거나 프로그램되는 532 바이트의 데이터는 논리 페이지를 형성한다. 그러므로, 하나의 블럭은 적어도 8개의 논리 페이지들을 저장할 수 있다(각각 홀수 페이지 및 짝수 페이지를 갖는 4 개의 워드 라인들). 각 메모리 셀이 2 비트의 데이터를 저장하는 때에(예컨대 다중-상태 메모리 셀들), 이 2 비트들 각각은 다른 페이지에 저장되고, 하나의 블럭이 16 개의 논리 페이지를 저장한다. 다른 사이즈의 블럭들과 페이지들 또한 본 발명에 사용될 수 있다. 추가로, 도 4와 도 5의 아키텍처와 다른 아키텍처들도 본 발명을 구현하기 위해 사용될 수 있다. 예를 들어, 일 실시예에서 모든 비트 라인들이 동시에 프로그램되고 판독되게 하기 위하여(또는 동시에 프로그램, 판독되지 않도록), 비트 라인들이 홀수 비트 라인과 짝수 비트 라인으로 나누어지지 않는다.

메모리 셀들은 p-웰을 소거 전압(예컨대 20V)으로 증가시키고 선택된 블럭의 워드 라인들을 접지시킴에 의해 소거된다. 소스와 비트 라인들은 플로팅된다. 소거는 전체 메모리 어레이, 또는 개별 블럭들, 또는 셀들의 또 다른 유닛에서 수행될 수 있다. 전자들은 플로팅 게이트로부터 p-웰 영역으로 이동하고 문턱 전압은 음의값을 갖게 된다(일 실시예에서).

판독 동작 또는 검증 동작 동안에, 메모리 셀의 상태는 비트 라인에 연결된 감지 증폭기에 의해 탐지된다. 도 6은 감지 증폭기를 포함하는 도 4의 칼럼 제어 회로(304) 일부분을 도시하고 있다. 비트 라인들의 각 쌍(예컨대 BLe와 BLo)은 감지 증폭기(400)에 결합되어 있다. 감지 증폭기는 3 개의 데이터 래치들에 연결되어 있는데, 이 래치들은 제 1 데이터 래치(402), 제 2 데이터 래치(404), 제 3 데이터 래치(406)이다. 3 개의 데이터 래치들 각각은 1 비트의 데이터를 저장할 수 있다. 감지 증폭기는 판독 동작 또는 검증 동작 동안 선택된 비프 라인의 전위 레벨을 감지하고, 2진 방식으로 감지된 데이터를 저장하며, 프로그램 동작 동안에 비트 라인 전압을 제어한다. 감지 증폭기는 "evenBL" 과 "oddBL" 신호들 중 하나를 선택함에 의해 선택된 비트 라인에 선택적으로 연결된다. 데이터 래치들(402, 404, 406)은 판독 데이터를 출력시키고 프로그램 데이터를 저장하기 위해 I/O 라인들(408)에 결합된다. I/O 라인들(408)은 도 6의 데이터 입력/출력 버퍼(312)에 연결된다. 데이터 래치들(402, 404, 406)은 또한 상태 정보를 수신하고 전송하기 위해 상태 라인(들)에 결합된다. 일 실시예에서, 비트 라인들의 각 쌍(짝수 및 홀수)에 대한 감지 증폭기, 제 1 데이터 래치(402), 제 2 데이터 래치(404), 제 3 데이터 래치(406)가 존재한다.

메모리 시스템은 일반적으로 Vcc로 언급되는 외부 파워 서플라이를 제공받는다. 몇몇 실시예들에서, Vcc는 2.7에서 3.6 볼트 사이의 값을 갖는다. 메모리 시스템은 일반적으로 Vss로 언급되는 접지 신호(대략 0볼트)를 수신할 수도 있다. 일부 메모리 시스템들은 Vdd로 언급되는 내부 파워 서플라이를 생성한다. 메모리 시스템 구성요소들의 전부 또는 일부는 전력에 Vdd를 이용할 것이다. 일 실시예에서, Vdd는 Vcc의 조정되고 안정화된 버전으로서 Vcc가 다양한 값을 갖는지 여부에 관계없 이 2.7 볼트로 조정된다. 다른 실시예들에서, Vdd에 대한 다른 값들도 사용될 수 있다. 일부 실시예들에서, 메모리 시스템은 내부 파워 서플라이 Vdd를 갖지 않는다. 그러므로, Vcc는 메모리 시스템의 구성요소들에 의해 전력에 내부적으로 사용될 수 있다.

메모리 시스템의 동작 도중에, 다양한 전압 레벨들이 워드 라인들에 인가될 것이다. 이 다양한 전압 레벨들을 생성하기 위해서, 전하 펌프가 사용될 수 있다. 일 실시예에서, 전하 펌프는 Vdd로부터 다양한 전압들을 생성할 것이다. 다른 실시예들에서, Vcc 또는 다른 신호들은 전하 펌프에 입력으로 제공될 수 있다.

도 7은 전력 펌프와 선택 회로에 대한 일 실시예를 도시하는 블럭 다이어그램이다. 전하 펌프 회로(460)는 하나 이상의 전하 펌프들을 포함하여 구성될 수 있다. 전하 펌프들을 구현하는 기술은 당해 기술분야에 잘 알려져 있다. 전하 펌프 회로(460)는 적어도 4 개의 신호들 Vpgm, Vcgr, Cread, Vpass를 생성하는 것으로 설명되어 있다. Vpgm 신호는 프로그래밍을 위해 선택된 메모리 셀들의 제어 게이트들에 (선택된 워드 라인을 통하여) 인가된다. 신호 Vcgr은(때때로 판독 비교 전압 또는 판독 전압으로 언급됨) 판독되는 선택된 메모리 셀들의 제어 게이트 전압이다. 신호 Vread는 판독 패스(또는 인에이블) 전압이다. Vread가 NAND 스트링 내의 메모리 셀들의 제어 게이트들에 인가된 때에, Vread를 수신하는 이 메모리 셀들은 턴-온되고 선택된 메모리 셀들의 판독을 가능하게 하도록 패스 게이트들처럼 동작할 것이다. 신호 Vpass는 프로그래밍 프로세스 동안 부스팅(boosting) 신호로서 사용된다. Vpass는 프로그래밍을 위해 선택되지 않은 NAND 스트링의 메모리 셀들의 제어 게이트들에 공급되는데, 이는 선택되지 않은 NAND 스트링의 채널이 선택되지 않은 메모리 셀들의 프로그래밍을 방지하도록 높은 전압으로 부스팅되게 하기 위함이다. 이 부스팅은 선택되지 않는 메모리 셀들의 의도되지 않은 프로그래밍인 프로그램 디스터브(program disturb)를 방지한다. 프로그램 디스터브는 당해 기술분야에 잘 알려진 것이다. 프로그램 디스터브에 대한 더 많은 정보는 미국 특허 No. 6,859,397에서 찾아볼 수 있다. 이 미국 특허는 그 전체가 본 명세서에 참조로서 통합되어 있다.

도 7은 전하 펌프 회로(460)의 두 출력들 Vpgm과 Vcgr을 도시하고 있는데, 이들은 스위치(474)에 제공된다. 스위치(474)는 또한 Vss를 수신한다. 상태 머신으로부터 수신된 신호들에 기초하여, 스위치(474)는 그것의 3 개의 입력 전압들(Vpgm, Vcgr, 또는 Vss) 중 하나를 선택하고 선택된 전압을 선택된 워드 라인 전압으로서 로우 디코더(Row Decoder)(480)에 제공할 것이다. 전하 펌프 회로(460)로부터의 출력들 중 2개인 Vread와 Vpass는 스위치(472)에 제공된다. 신호들 Vss와 Vdd이 또한 스위치(472)에 제공된다. 상태 머신으로부터 수신된 신호들에 기초하여, 스위치(472)는 선택되지 않은 워드 라인 전압으로서 로우 디코더(480)에 제공될 4 개의 입력 전압들(Vread, Vpass, Vss, 또는 Vdd) 중 하나를 선택할 것이다. 로우 디코더(480)는 상태 머신으로부터 하나 이상의 어드레스들을 수신할 것이다. 상태 머신으로부터 수신된 어드레스에 기초하여, 로우 디코더(480)는 어느 워드 라인들이 선택된 워드 라인 전압(WL_sel)을 수신하는지 그리고 어느 워드 라인들이 선택되지 않은 워드 라인 전압(WL_unsel)을 수신하는지를 결정할 것이다. 로우 디 코더(480)는 적절한 워드 라인들 상의 적절한 전압들을 메모리 셀 어레이(302)에 제공할 것이다. 하기에 설명될 것처럼, 일 실시예에서, 스위치들과 로우 디코더는 상태 머신에 의해 제어된다. 다른 실시예들에서는, 스위치들과 디코더들이 다른 구성요소들에 의해 제어될 수도 있다. 일 실시예에서, 전하 펌프(460), 스위치(472), 스위치(474), 로우 디코더(480)는 로우 제어 회로(306)(도 4)의 일부분이다. 다른 실시예들에서, 전하 펌프(460), 스위치(472), 스위치(474), 로우 디코더(480)는 메모리 시스템의 다른 부분들의 일부분일 수 있다.

도 8은 각 메모리 셀이 2 비트의 데이터를 저장할 때의 메모리 셀 어레이의 문턱 전압 분포를 예시하고 있다. 도 8은 소거된 메모리 셀들에 대한 제 1 문턱 전압 분포 E를 도시하고 있다. 프로그램된 메모리 셀들에 대한 3 개의 문턱 전압 분포들 A, B, C가 또한 도시되어 있다. 일 실시예에서, E 분포의 문턱 전압들은 음의 값을 가지며 A, B, C 분포들의 문턱 전압들은 양의 값을 갖는다.

도 8의 각 개별 문턱 전압은 데이터 비트들 세트의 미리 결정된 값들에 대응한다. 메모리 셀에 프로그램된 데이터와 셀의 문턱 전압 레벨들 간의 특정 관계는 셀들을 위해 채택된 설계를 인코딩하는 데이터에 의존한다. 하나의 예는 "11"을 문턱 전압 범위 E(상태 E)에 할당하고, "10"을 문턱 전압 범위 A(상태 A)에 할당하며, "00"을 문턱 전압 범위 B(상태 B)에 할당하고, "01"을 문턱 전압 범위 C(상태 C)에 할당한다. 그러나, 다른 실시예들에서는, 다른 설계들이 사용될 수 있다.

도 8은 또한 3 개의 판독 기준 전압들 Vra, Vrb, Vrc를 도시하고 있다. 주어진 메모리 셀의 문턱 전압이 Vra, Vrb, Vrc보다 낮은지 높은지 여부를 테스트함에 의해, 시스템은 메모리 셀이 어떤 상태에 있는지를 결정할 수 있다. 예를 들어, Vra, Vrb, Vrc가 메모리 셀의 제어 게이트에 인가된 때에 메모리 셀이 턴-온된 경우라면, 메모리 셀은 상태 E에 있게 된다. Vrb, Vrc가 메모리 셀의 제어 게이트에 인가되고 Vra는 제어 게이트에 인가되지 아니한 때에 메모리 셀이 턴-온된 경우라면, 메모리 셀은 상태 A에 있게 된다. Vrc가 메모리 셀의 제어 게이트에 인가되고 Vra, Vrb는 제어 게이트에 인가되지 아니한 때에 메모리 셀이 턴-온된 경우라면, 메모리 셀은 상태 B에 있게 된다. Vra, Vrb, Vrc가 메모리 셀의 제어 게이트에 인가된 것에 대한 응답으로 메모리 셀이 턴-온되지 아니한 경우에는, 메모리 셀은 상태 C에 있게 된다.

도 8은 또한 3 개의 검증 기준 전압들 Vva, Vvb, Vvc를 도시하고 있다. 메모리 셀들을 상태 A로 프로그래밍할 때, 시스템은 그러한 메모리 셀들이 Vva보다 크거나 같은 문턱 전압을 갖는지 여부를 테스트한다. 상태 A로 프로그래밍된 메모리 셀은 그것의 문턱 전압이 Vva 이상이 될 때까지 계속하여 프로그래밍될 것이다. 메모리 셀들을 상태 B로 프로그래밍할 때, 시스템은 그러한 메모리 셀들이 Vvb보다 크거나 같은 문턱 전압을 갖는지 여부를 테스트한다. 상태 B로 프로그래밍된 메모리 셀은 그것의 문턱 전압이 Vvb 이상이 될 때까지 계속하여 프로그래밍될 것이다. 메모리 셀들을 상태 C로 프로그래밍할 때, 시스템은 그러한 메모리 셀들이 Vvc보다 크거나 같은 문턱 전압을 갖는지 여부를 테스트한다. 상태 C로 프로그래밍된 메모리 셀은 그것의 문턱 전압이 Vvc 이상이 될 때까지 계속하여 프로그래밍될 것이다.

일 실시예에서, 풀 시퀀스 프로그래밍으로 알려진 것으로서, 메모리 셀들은 소거 상태 E로부터 프로그램된 상태 A, B, 또는 C로 바로 프로그램될 수 있다. 예를 들어, 프로그램되어야 할 메모리 셀들은 먼저 그들 모두가 소거된 상태 E에 있도록 소거되어야 한다. 몇몇 메모리 셀들이 상태 E로부터 상태 A로 프로그램되는 동안에, 다른 메모리 셀들은 상태 E로부터 상태 B로 프로그램 되고/되거나, 상태 E로부터 상태 C로 프로그램된다.

도 8은 또한 하위 페이지(lower page)와 상위 페이지(upper page)의 2 개의 다른 페이지들에 대한 데이터를 저장하는 다중-상태 메모리 셀을 프로그래밍하는 투-패스 기술의 일 예를 예시하고 있다. 4 개의 상태들이 도시되어 있다. 상태 E(11), 상태 A(10), 상태 B(00), 상태 C(01)이 그것이다. 상태 E에서는, 두 페이지들 모두 "1"을 저장한다. 상태 A에서는, 하위 페이지는 "0"을 저장하고, 상위 페이지는 "1"을 저장한다. 상태 B에서는, 두 페이지들 모두 "0"을 저장한다. 상태 C에서는, 하위 페이지는 "1"을 저장하고, 상위 페이지는 "0"을 저장한다. 비록 특정 비트 패턴들이 상태들 각각에 할당되었지만, 다른 방식의 비트 패턴들이 할당될 수도 있다. 제 1 프로그래밍 패스에서, 메모리 셀의 문턱 전압 레벨은 하위 논리 페이지로 프로그램될 비트에 따라 정해진다. 그 비트가 논리값 "1"이라면, 문턱 전압은 그것이 일찍 소거된 것의 결과로서의 적절한 상태에 있기 때문에 변하지 않을 것이다. 그러나, 프로그램될 비트가 논리값 "0"이라면, 셀의 문턱 전압은 화살표(530)에 도시된 것처럼 상태 A가 되도록 증가한다. 이로써 제 1 프로그래밍 패스가 종결된다.

제 2 프로그래밍 패스에서는, 셀의 문턱 전압 레벨은 상위 논리 페이지로 프 로그램될 비트에 따라 정해진다. 상위 논리 페이지 비트가 논리값 "1"을 저장할 것이라면, 셀은 하위 페이지 비트의 프로그래밍에 따라 상태 E 또는 상태 A에 있을 것이기 때문에 어떠한 프로그래밍도 발생하지 않는데, 상기 상태 E 및 A는 "1"의 값을 갖는 상위 페이지 비트를 수반한다(carry). 상위 페이지 비트가 논리값 "0"이 되는 경우에는, 문턱 전압은 시프트된다. 제 1 패스의 결과 셀이 소거 상태 E로 남아있는 경우에는, 제 2 단계에서는 셀이 프로그램되어 화살표(534)에 도시된 바와 같이 문턱 전압이 증가하여 상태 C 내부에 존재하게 한다. 제 1 프로그래밍 패스 결과 셀이 상태 A로 프로그램된 경우에는, 제 2 패스에서 화살표(532)에 도시된 바와 같이 셀이 추가로 프로그램되어 문턱 전압이 증가하여 상태 B 내부에 있게 한다. 제 2 패스의 결과는, 하위 페이지에 대한 데이터를 변경하지 않고 상위 페이지에 대한 논리값 "0"을 저장하도록 설계된 상태로 셀을 프로그램할 것이다.

일 실시예에서, 시스템은 충분한 데이터가 전체 페이지를 채우도록 기록되는 경우에 풀 시퀀스를 기록하는 것을 수행하도록 설정될 수 있다. 전체 페이지를 채울 정도로 충분한 데이터가 기록되지 아니한 경우에는, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속되는 데이터가 수신된 때에는, 시스템은 상위 페이지를 프로그램할 것이다. 다른 실시예에서, 시스템은 하위 페이지를 프로그램하는 모드에서 기록을 시작할 수 있으며 전체(또는 대다수의) 워드 라인의 메모리 셀들을 채우도록 충분한 데이터가 후속적으로 수신된 경우에는 풀 시퀀스 프로그래밍 모드로 변환할 수 있다. 그러한 실시예에 대한 상세한 설명은 2004. 12. 14일에 출원된 미국 특허 출원 No. 11/013,125에 개시되어 있는바, 발명의 명칭은 "Pipelined Programming of Non-Volatile Memories Using Early Data"이고, 발명자는 Sergy Anatolievich Gorobets와 Yan Li이며, 이 발명은 그 전체가 본 명세서에 참조로서 통합되어 있다.

본 명세서에 설명된 기술은 상기에 설명된 것들 이외의 다른 프로그래밍 설계들과 함께 사용될 수도 있다. 추가적인 적합한 프로그램 설계들의 몇몇 예들은 미국 특허 No. 6,657,891과, 제목이 "Compensating for Coupling During Read Operation of Non-Volatile Memory"로서 발명자가 Jiam Chen이며 2005. 4. 5에 출원된 미국 특허 출원 No. 11/099,133에서 찾아볼 수 있다. 상기 특허/특허출원은 그 전체가 본 명세서에 참조로서 통합되어 있다.

도 9는 하이 레벨 프로그래밍 프로세스의 일 실시예를 설명하는 순서도이다. 데이터를 프로그램하라는 요청이 제어기, 상태 머신, 또는 다른 장치에서 수신될 수 있다. 그러한 요청에 응답하여, 데이터(하나 이상의 정보 비트)는 도 9의 프로세스에 따라 플래시 메모리 어레이(302)에 기록될 수 있다.

단계(608)에서, 프로그램될 메모리 셀들이 소거된다. 단계(608)는 프로그램되어야할 메모리 셀들보다 더 많은 메모리 셀들을 소거하는 단계를 포함할 수 있다(블럭들 또는 다른 유닛들 내에서). 예를 들어, 단계(608)는 블럭 내의 모든 메모리 셀들을 상태 E로 이동시키는 단계를 포함할 수 있다. 일부 실시예들에서, 단계(608)는 또한 소프트 프로그래밍 프로세스를 수행하는 단계를 포함한다. 소거 프로세스 동안에, 메모리 셀들의 일부가 그들의 문턱 전압을 분포 E보다 아래인 값으로 낮추게 하는 것이 가능하다. 소프트 프로그래밍 프로세스는 프로그램 전압 펄스 들을 메모리 셀들에 인가하여, 그들의 문턱 전압들이 문턱 전압 분포 E 내부에 있게끔 문턱 전압들을 증가시킨다.

단계(610)에서, "데이터 로드" 명령이 제어기(318)에 의해 나타나고 이는 명령 회로(314)에 입력으로 들어가는데, 데이터가 데이터 입력/출력 버퍼(312)에 입력으로 들어가게 한다. 단계(610)에서, 메모리의 적절한 부분들에 대한 어드레스를 가리키는 어드레스 테이터는 로우 제어 회로(306)에 입력으로 들어가고 프로그램될 데이터는 칼럼 제어 회로(304) 내의 적절한 래치들/레지스터들에 저장된다. 일 실시예에서, 도 9의 프로세스는 한 페이지의 데이터를 프로그램하는데에 사용될 수 있다. 프로그램되는 모든 메모리 셀들은 동일한 워드 라인상에 있다. 각 메모리 셀은 그만의 비트 라인과 그 비트 라인에 관련된 래치들의 세트를 가질 것이다. 이 래치들은 관련된 메모리 셀을 위해 프로그램될 데이터의 지시들을 저장한다. 일부 실시예들에서, 단계(610)는 어느 워드 라인이 프로그램될 메모리 셀들에 연결되어 있는지를 결정하는 단계를 포함할 수 있다. 이 워드 라인은 선택된 워드 라인으로 언급된다. 예를 들어, 도 5를 보면, 메모리 셀(380)이 프로그램되어야하는 경우에, 워드 라인 WL0_i는 선택된 워드 라인이다. 워드 라인들 중 선택되지 않은 워드 라인들은 선택되지 않은 워드 라인들로 언급된다. 일부 실시예들에서, 프로그래밍 프로세스는 하나의 선택된 워드 라인과 다수의 선택되지 않은 워드 라인들을 포함할 것이다. 일부 실시예들에서, 다수의 선택된 워드 라인들을 갖는 것이 가능할 것이다.

단계(612)에서, 제 1 프로그램 펄스의 진폭이 정해진다. 일부 실시예들에서, 프로그래밍 프로세스 도중 워드 라인들에 인가된 전압은 프로그램 펄스들의 세트이며, 각 펄스는 바로 이전의 펄스보다 스텝 사이즈(예컨대 0.2V-0.4V)만큼 증가한다. 단계(614)에서, 프로그램 카운트(PC)는 초기에 0의 값을 갖도록 설정될 것이다.

단계(616)에서, 프로그램 펄스가 적절한 워드 라인(들)에 인가된다. 단계(618)에서, 그 워드 라인(들) 상의 메모리 셀들은 그것들이 목표 문턱 전압 레벨에 도달하였는지를 확인하기 위해 검증된다. 모든 메모리 셀들이 목표 문턱 전압 레벨에 도달한 경우에는(단계620), 프로그래밍 프로세스는 성공적으로 단계(622)에서 완료된다(상태(status)=패스(pass)). 모든 메모리 셀들이 검증되지는 아니한 경우에는, 단계(624)에서 프로그램 카운트(PC)가 20(또는 다른 적합한 값)보다 작은지 여부가 결정된다. 프로그램 카운트가 20보다 작지 않다면, 프로그래밍 프로세스는 실패한다(단계626). 프로그램 카운트가 20보다 작은 경우에는, 단계(628)에서, 프로그램 전압 신호 Vpgm의 진폭이 다음 펄스에 대한 스텝 사이즈(예컨대 0.3V)만큼 증가하고, 프로그램 카운트(PC)가 증가한다. 목표 문턱 전압에 도달한 메모리 셀들은 아직 남아있는 프로그래밍 사이클에 대한 프로그래밍으로부터 축출된다. 단계(628) 이후에, 도 9의 프로세스는 단계(616)에서 계속되고 다음 프로그램 펄스가 단계들(616-628)의 프로세스의 또 다른 반복의 일부로서 인가될 것이다.

도 10은 도 9의 단계들(616과 618)의 일 반복 동안에 선택된 워드 라인(WL_sel)과 선택되지 않은 워드 라인(WL_unsel)의 동작을 나타내는 신호 다이어그램이다. 도 10에 도시된 시간 구간은 6개의 구간들로 분할된다. 스탠바이, 셋업, 프로그램, 검증, 복원, 스탠바이(again)가 그것이다. 스탠바이 구간들에서, 선택된 워드 라인 전압((WL_sel)과 선택되지 않은 워드 라인 전압(WL_unsel)은 모두 Vss의 값을 갖는데, 이 Vss는 예를 들어 0볼트 또는 0에 거의 근접한 볼트 값이다. 일 실시예에서, Vss는 Vss가 정확히 0볼트로 되는 것을 방해하는 다양한 와류(parasitics) 손실들로 인해 0볼트에 근접한 값이 될 수 있다. (스탠바이 단계 다음의 단계인)셋업 단계에서는, 선택되지 않은 워드 라인들을 Vdd로 증가시켜 제어 회로를 단순화하여 동일한 전압 레벨이 프로그램 동작과 판독 동작 모두에 대한 시작 레벨 및 종료 레벨에 사용될 수 있게 한다.

셋업 단계 다음에는, 시스템은 프로그램 단계에 진입한다. 프로그램 단계에서는, 선택되지 않은 워드 라인들 전압(WL_unsel)은 Vpass로 증가하고, 이는 대략 10 볼트일 수 있다. 선택된 워드 라인 전압(WL-sel)은 프로그램 전압 Vpgm으로 증가한다. 일 실시예에서, 프로그램 전압 Vpgm은 프로그램 펄스들의 세트로 구성되는데, 각 펄스는 펄스마다 스텝 사이즈(예컨대 0.2V-0.4V)만큼 진폭이 증가한다. 일 실시예에서, Vpgm의 초기 전압 레벨은 12 볼트이다. 다른 값들 또한 Vpgm에 사용될 수 있다. 도 10은 프로그램 단계 동안의 단일 프로그램 펄스를 도시하고 있다. 프로그램 펄스가 완료된 경우에, 선택된 워드 라인 전압(WL_sel)과 선택되지 않은 워드 라인들 전압(WL_unsel)은 낮은 전압들로 떨어진다. 선택되지 않은 워드 라인들 전압(WL_unsel)은 Vdd로 떨어지고, 선택된 워드 라인 전압(WL_unsel)은 Vss로 떨어진다.

프로그램 단계 이후에, 시스템은 검증 단계를 수행한다. 검증 단계에서는, 선택된 워드 라인은 Vss에서 Vcgv로 증가한다. Vcgv(검증 프로세스 도중 사용되는 비교 전압)는 목표 문턱 전압 분포에 기초하여 선택되는데, 특정 메모리 셀이 이 목표 문턱 전압 분포로 프로그램된다. 상기에 설명한 바와 같이, 선택되지 않은 워드 라인들 전압 (WL_unsel)은 Vread로 증가한다. 선택되지 않은 워드 라인들 전압(WL_unsel)이 Vread의 값을 가지며 선택된 워드 라인 전압(WL_sel)이 Vcgv의 값을 갖는 동안에, 적절한 비트 라인이 미리 대전되고, 방전될 경로를 제공받으며, 감지 증폭기로 감지된다. 어느 비트 라인이 방전되는지 여부에 기초하여, 검증되는 메모리 셀의 문턱 전압이 Vcgv의 레벨에 도달하였는지 여부가 결정된다. 감지 이후에는, 선택된 워드 라인 전압(WL_sel)이 Vss보다 낮아지게 되고 선택되지 않은 워드 라인들 전압(WL_unsel)은 Vdd보다 낮아지게 된다. 복원 단계(검증 단계 이후)에서, 선택되지 않은 워드 라인들 전압(WL_unsel)은 Vss로 떨어지게 된다. 검증 단계에 대한 보다 상세한 내용은 뒤에 판독 프로세스를 설명할 때에 설명될 것이다. 일 실시예에서, 판독 프로세스는 프로그래밍에 대한 검증을 수행하는데에 사용된다.

전하 펌프는 대전에 있어서 전형적으로 양호한 것이나, 그것이 큰 전류를 싱크시키도록 고안된 것이 아니라는 점에서 방전에 있어서는 양호하지 않다. 큰 전류를 싱크시킬 필요가 있다면, 일반적으로 방전 회로가 필요하다. 선택되지 않은 워드 라인들을 Vpass에 앞서 Vdd로 유지시키는 본 명세서에 설명된 기술에서는, Vdd를 조정하고 유지하는 회로가 메모리 시스템의 많은 구성요소들에 큰 전류를 공급하도록 고안되었기 때문에 방전 회로는 필요하지 않다. 그러므로, 많은 양의 전류를 효율적으로 싱크시킬 수 있다. Vdd의 커패시턴스는 워드 라인 커패시턴스들보다 커서 Vdd가 그 전압의 큰 변화 없이 워드 라인들의 변화량을 흡수할 수 있다. 예를 들어, 선택되지 않은 워드 라인들의 커패시턴스들은 수백 피코 패럿(예컨대 300pF)의 값을 갖는 경향이 있는데, Vdd의 커패시턴스는 수십에서 수백 나노 패럿(예컨대 100nF)의 값을 갖는 경향이 있다.

도 11은 판독 데이터에 대한 프로세스의 일 실시예를 설명하는 순서도이다. 도 11의 프로세스는 판독 데이터 요청에 응답하여 수행될 수 있다. 단계(700)에서, 시스템은 스탠바이 모드에 있다. 단계(702)에서, 시스템은 판독 데이터 요청을 수신한다. 이 요청은 호스트 장치로부터, 제어기로부터, 상태 머신으로부터, 또는 다른 엔티티로부터 온 것일 수 있다. 단계(704)에서, 판독될 필요가 있는 메모리 셀들이 식별된다. 이는 어느 페이지들이 판독되어야 하는지, 어느 워드 라인이 선택된 워드 라인이 되는지, 어느 워드 라인들이 선택되지 않은 워드 라인들이 되는지를 결정하는 단계를 포함한다. 단계(706)에서, 판독 셋업 단계가 수행될 것인데, 이때 적절한 신호들이 판독 프로세스를 위해 셋업된다. 단계(708)에서, 비트 라인을 미리 대전시키는 단계가 수행된다. 단계(710)에서, 비트 라인은 방전될 경로를 제공받는다. 단계(710) 동안에, 감지 증폭기가 비트 라인이 방전되었는지 여부를 결정하는데에 사용될 것이다. 단계(712)에서, 신호들은 복원됨이 허용될 것이다. 단계들(706-712)에 대한 보다 상세한 설명은 도 12에 대한 하기의 설명에서 제공될 것이다.

판독되는 메모리 셀이 2진 메모리 셀인 경우에, 단계들(708-712)은 특정 Vcgr(또는 Vcgv)에 대해 한 번 수행된다. 일 실시예에서, 2진 메모리 셀들을 위해 Vcgr이 0볼트와 같다. 메모리 셀들이 다중-상태 메모리 셀들인 실시예들에서는, 판독 프로세스는 상기에 설명했던 대로 다수의 판독 비교 지점들에 대해서 테스트할 필요가 있다. 그러므로, 단계들(708-712)은 각 판독 비교 지점에 대해 다수 횟수로 수행될 필요가 있다. 단계(714)에서, 시스템은 테스트를 위한 더 많은 판독 비교 지점들이 있는지 여부를 결정한다. 만약 그러하다면, 프로세스는 단계(708)로 거슬러 올라가고 단계들(708-712)이 다시 반복되어 수행된다. 모든 판독 비교 지점들이 고려된 경우에는, 장치는 단계(716)에서 스탠바이 모드에 진입한다. 단계(718)에서, 시스템은 선택된 메모리 셀들에 저장된 데이터를 결정한다. 만약 메모리 셀이 2진 셀이고 메모리 셀이 턴-온된 경우에는, 메모리 셀은 소거된 상태에 있는 것으로 가정된다. 메모리 셀이 다중-상태 메모리 셀이라면, 시스템은 상기에 설명한 대로 다양한 판독 비교 지점들에 대한 응답으로 메모리 셀이 턴-온되었는지 턴-오프되었는지 여부에 기초하여 메모리 셀에 저장된 데이터를 결정할 것이다. 단계(718)에서 결정된 데이터는 단계(720)에서 보고된다. 일 실시예에서, 데이터는 상태 머신, 제어기 또는 호스트에 보고될 수 있다.

도 12는 도 11의 프로세스 도중의 다양한 신호들을 도시하는 타이밍 다이어그램이다. 도 12는 스탠바이 단계, 셋업 단계, 미리 대전/방전시키는 단계, 복원 단계 및 후속되는 스탠바이 단계를 도시하고 있다. 도시된 신호들은 드레인 측 선택 게이트의 제어 게이트 전압(SGD)과, 선택되지 않은 워드 라인들의 워드 라인 전압(WL_unsel), 선택된 워드 라인의 워드 라인 전압(WL_sel), 소스 측 선택 게이트의 제어 게이트 전압(SGS), 프로그래밍을 위해 선택된 비트 라인의 전압(BL_sel), 소스 라인 전압(Source)을 포함한다.

제 1 스탠바이 단계는 시각 t0 이전에 발생하는데, 이 단계에서는 도시된 모든 신호들은 Vss의 값을 갖는다. 셋업 단계는 시각 t0에서 시작해서 t2에 이르기까지 계속된다. 시각 t1에서는, 선택되지 않은 워드 라인들은 Vdd로 증가한다. 미리 대전/충전시키는 단계는 시각 t3에서 시작하여 시각 t7까지 계속된다. 시각 t3에서, 선택되지 않은 워드 라인들(WL_unsel)은 Vdd로부터 Vread로 증가하고 선택된 워드 라인은 Vss에서 Vcgr로 증가한다. 선택되지 않은 워드 라인들과 선택된 워드 라인 간의 용량성 커플링으로 인하여, 선택된 워드 라인의 전압은 초기에 Vcgr보다 높은 값으로 증가한다. 시간이 흐름에 따라(t3과 t4사이), 선택된 워드 라인의 전압(WL_sel)은 Vcgr로 떨어져 안정된다. 시각 t4에서, 선택된 비트 라인은 미리 대전된다. 시각 t5에서, 소스 측 선택 게이트는 SGS를 Vdd로 증가시킴에 의해 턴-온된다. 이는 비트 라인의 전하를 방전시키는 경로를 제공한다. 판독을 위해 선택된 메모리 셀의 문턱 전압이 Vcgr보다 크다면, 선택된 메모리 셀은 턴-온되지 않을 것이고 신호 라인(812)에 도시된 것처럼 비트 라인도 방전되지 아니할 것이다. 판독을 위해 선택된 메모리 셀의 문턱 전압이 Vcgr보다 작다면, 판독을 위해 선택된 메모리 셀은 턴-온될 것이고 비트 라인 전압은 곡선(814)에 도시된 것처럼 사라질 것이다. 시각 t5와 시각 t6사이의 어떤 지점에서(특정 구현에 의해 결정된 대로), 감지 증폭기는 비트 라인 전압이 충분한 양만큼 사라졌는지 여부를 결정할 것이다. 시각 t에서, 선택된 워드 라인 전압은 Vss로 감소할 것이고 선택되지 않은 워드 라인들 전압은 Vdd로 감소할 것이다.

다중 판독들이 존재하는 경우에는(예컨대 다중-상태 메모리 셀), 동작이 시각 t7에서 t2까지 계속된다. 다중 판독들이 존재하지 않는 경우에는, 복원 단계가 시각 t7과 t8 사이에서 일어난다. 시각 t7에서, SGD는 Vss로 감소하고, 선택되지 않는 워드 라인들의 전압(WL_sel)은 Vss로 떨어질 것이며, SGS는 Vss로 떨어지고, 비트 라인 전압은 완전히 사라져 Vss로 될 것이다. 시각 t8에서, 시스템은 스탠바이 모드에 진입하고, 이때 도 12에 도시된 모든 신호들은 Vss의 값을 갖는다.

상기의 상세한 설명은 예시 및 설명의 목적으로 제시된 것이다. 이는 본 발명의 범위를 명확하게 하거나 개시된 명확한 사항으로 한정하려는 것이 아니다. 상기 설명된 내용의 견지에서 많은 수정안과 변형이 가능할 것이다. 설명된 실시예들은 본 발명의 원리들과 발명의 실제 응용을 가장 잘 설명할 수 있게 하기 위해 선택된 것이고, 당업자는 다양한 실시예를 통해 본 발명을 가장 잘 이용할 수 있으며 특정 용도에 적합하게끔 다양한 수정안들로도 이용할 수 있다. 본 발명의 범위는 첨부된 특허청구범위에 의해 정의된다.

Claims

비-휘발성 저장 소자를 이용하는 방법으로서:

중간 전압을 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압으로서 유지시키는 단계-상기 중간 전압의 레벨은 0 볼트와는 다르고 판독 인에이블 전압과는 다르며-와;

상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압을 상기 중간 전압으로부터 상기 판독 인에이블 전압으로 변경하는 단계와;

상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압이 상기 판독 인에이블 전압으로 있는 동안에는, 판독 전압을 선택된 비-휘발성 저장 소자의 제어 게이트 전압으로서 유지시키는 단계; 그리고

상기 선택된 비-휘발성 저장 소자의 상기 제어 게이트 전압으로서의 상기 판독 전압에 응답하여, 상기 선택된 비-휘발성 저장 소자 내에 저장된 데이터에 대한 정보를 감지하는 단계를 포함하는

비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 중간 전압은 파워 서플라이 전압인 것을 특징으로 하는 비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 중간 전압은 내부 파워 서플라이 전압인 것을 특징으로 하는 비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 선택되지 않은 비-휘발성 저장 소자의 상기 게이트 전압을 상기 중간 전압으로부터 상기 판독 인에이블 전압으로 변경하는 동안 상기 선택된 비-휘발성 저장 소자의 상기 제어 게이트 전압을 상기 판독 전압으로 증가시키는 단계를 더 포함하는 것을 특징으로 하는 비-휘발성 저장 소자 이용 방법.
제 4 항에 있어서,

상기 선택되지 않은 비-휘발성 저장 소자와 상기 선택된 비-휘발성 저장 소자는 NAND 스트링 상의 플래시 메모리 장치이며; 여기서

상기 NAND 스트링은 비트 라인에 연결되어 있고;

상기 NAND 스트링은 비-휘발성 저장 소자들의 세트의 일부이며;

상기 선택되지 않은 비-휘발성 저장 소자는 상기 비-휘발성 저장 소자들의 세트의 제 1 워드 라인에 연결되어 있고;

상기 선택된 비-휘발성 저장 소자는 상기 비-휘발성 저장 소자들의 세트의 제 2 워드 라인에 연결되어 있으며;

상기 선택되지 않은 비-휘발성 저장 소자의 제어 게이트 전압은 상기 제 1 워드 라인에 제공되고; 그리고

상기 선택된 비-휘발성 저장 소자의 상기 제어 게이트 전압은 상기 제 1 워드 라인에 제공되는 것을 특징으로 하는

비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 감지 단계는:

상기 선택되지 않은 비-휘발성 저장 소자 및 상기 선택된 비-휘발성 소자와 통신하는 비트 라인을 미리 대전시키는(pre-charging) 단계와;

상기 비트 라인에 방전 경로를 제공하는 단계; 및

상기 비트 라인이 방전되는지 여부를 결정하는 단계를 포함하는 것을 특징으로 하는

비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 중간 전압을 제어 게이트 전압으로서 유지시키는 단계와, 상기 제어 게이트 전압을 변경시키는 단계와, 상기 판독 전압을 유지시키는 단계 및 상기 감지 단계는 판독 데이터 요청에 응답하여 수행되는 것을 특징으로 하는 비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 방법은 상기 선택된 비-휘발성 저장 소자를 프로그래밍하는 단계-상기 프로그래밍하는 단계는 상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압으로서 부스팅(boosting) 전압을 인가하는 단계를 포함하고-와;

상기 중간 전압을 제어 게이트 전압으로서 유지시키는 단계와, 상기 제어 게이트 전압을 변경하는 단계와, 상기 판독 전압을 유지하는 단계와, 그리고 상기 감지 단계는 상기 프로그래밍의 검증 동작의 일부로서 수행되며; 그리고

상기 방법은, 상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압을 0볼트로 낮추지 않고 일정 시간에 대해 상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압을 상기 중간 전압으로 낮춤에 의해 상기 프로그래밍 단계로부터 상기 검증 동작으로 전이하는 단계를 더 포함하는 것을 특징으로 하는

비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 선택된 비-휘발성 저장 소자를 프로그래밍하는 단계-상기 프로그래밍하는 단계는 상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압으로 부스팅(boosting) 전압을 인가하는 단계 및 상기 선택된 비-휘발성 저장 소자의 상기 제어 게이트 전압으로 프로그램 전압을 인가하는 단계를 포함하고-와;

상기 프로그래밍하는 단계 이후에 그리고 상기 선택된 비-휘발성 저장 소자의 상기 제어 게이트 전압으로서 상기 판독 전압을 유지시키는 단계 이전에 상기 선택된 비-휘발성 저장 소자의 상기 제어 게이트 전압을 스탠바이 전압으로 변경하는 단계와; 그리고

상기 프로그래밍 단계 이후에 상기 선택되지 않은 비-휘발성 저장 소자의 상기 제어 게이트 전압을 상기 중간 전압으로 변경하는 단계를 더 포함하는 것을 특징으로 하는

비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 선택되지 않은 비-휘발성 저장 소자와 상기 선택된 비-휘발성 저장 소자는 NAND 스트링 상의 플래시 메모리 장치들인 것을 특징으로 하는 비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 선택되지 않은 비-휘발성 저장 소자와 상기 선택된 비-휘발성 저장 소자는 다중-상태 플래시 메모리 장치들인 것을 특징으로 하는 비-휘발성 저장 소자 이용 방법.
제 1 항에 있어서,

상기 선택되지 않은 비-휘발성 저장 소자와 상기 선택된 비-휘발성 저장 소자는 각각 플로팅 게이트를 갖는 것을 특징으로 하는 비-휘발성 저장 소자 이용 방 법.
비-휘발성 저장 시스템으로서:

복수의 비-휘발성 저장 소자들과;

워드 라인들과;

비트 라인들-상기 워드 라인들과 상기 비트 라인들은 상기 복수의 비-휘발성 저장 소자들과 통신하며-과; 그리고

상기 비-휘발성 저장 소자들과 통신하는 하나 이상의 관리 회로들을 포함하며,

상기 하나 이상의 관리 회로들은 판독 프로세스의 일부로서 선택되지 않은 워드 라인들에서 파워 서플라이 전압을 유지하고,

상기 하나 이상의 관리 회로들은 상기 판독 프로세스의 일부로서 상기 선택되지 않은 워드 라인들 전압을 상기 파워 서플라이 전압으로부터 판독 인에이블 전압으로 변경하고,

상기 하나 이상의 관리 회로들은 상기 판독 프로세스의 일부로서 상기 선택되지 않은 워드 라인들 전압이 상기 판독 인에이블 전압 값을 갖는 동안에 선택된 워드 라인에서 판독 전압을 유지하고,

상기 하나 이상의 관리 회로들은 상기 판독 프로세스의 일부로서 상기 선택된 비-휘발성 워드 라인의 상기 판독 전압에 응답하여, 상기 선택된 워드 라인에 연결된 선택된 비-휘발성 저장 소자 내에 저장된 데이터에 대한 정보를 감지하는 것을 특징으로 하는

비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 하나 이상의 관리 회로들은 상기 선택되지 않은 워드 라인들의 전압을 상기 파워 서플라이 전압으로부터 상기 판독 인에이블 전압으로 변경하는 동안에 상기 선택된 워드 라인의 전압을 상기 판독 전압으로 변경하는 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 비-휘발성 저장 소자들은 NAND 스트링들에 배열되고;

상기 선택되지 않은 워드 라인들과 상기 선택된 워드 라인들은 상기 NAND 스트링에 연결되어 있으며;

상기 선택된 비-휘발성 저장 소자에 관계된 제 1 NAND 스트링은 제 1 비트 라인에 연결되어 있는 것을 특징으로 하는 비-휘발성 저장 시스템.
제 15 항에 있어서,

상기 감지는:

상기 제 1 비트 라인을 미리 대전시키고;

상기 제 1 비트 라인에 방전 경로를 제공하며; 그리고

상기 제 1 비트 라인이 방전되는지 여부를 결정하는 것을 포함하는 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 감지는 판독 데이터 요청에 응답하여 수행되는 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 감지는 프로그래밍 프로세스 내의 검증 단계의 일부로서 수행되는 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 하나 이상의 관리 회로들은 상기 선택된 비-휘발성 저장 소자를 프로그램하고-여기서 상기 프로그램하는 것은 상기 선택되지 않은 워드 라인들에 부스팅(boosting) 전압을 인가하는 것을 포함하며-;

상기 판독 프로세스는 상기 선택된 비-휘발성 저장 소자의 상기 프로그래밍의 검증 동작이며;

상기 하나 이상의 관리 회로들은 상기 선택되지 않은 워드 라인들 전압을 0볼트로 낮추지 않고 일정 시간에 대해 상기 선택되지 않은 워드 라인들 전압을 상기 부스팅 전압으로부터 상기 파워 서플라이 전압으로 변경함에 의해 상기 선택된 비-휘발성 저장 소자의 상기 프로그래밍으로부터 상기 검증 동작으로 전이하는 것을 특징으로 하는

비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 하나 이상의 관리 회로들은:

전압들의 세트를 생성하는 하나 이상의 전하 펌프들과;

상기 하나 이상의 전하 펌프들과 통신하며 상기 하나 이상의 전하 펌프들과 일정한 전압 사이에서 선택하는 제 1 선택 회로와;

상기 하나 이상의 전하 펌프들과 통신하며, 상기 하나 이상의 전하 펌프들, 상기 파워 서플라이 전압 레벨 및 0볼트이거나 거의 0볼트인 전압 사이에서 선택하는 제 2 선택 회로와;

상기 제 1 선택 회로로부터의 출력과 상기 제 2 선택 회로로부터의 출력을 수신하는 디코더 회로를 포함하며,

상기 디코더 회로는 상기 워드 라인들과 통신하고, 상기 디코더 회로는 상기 파워 서플라이 전압과 상기 판독 인에이블 전압을 선택되지 않은 워드 라인들에 인가하는 것을 특징으로 하는

비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 하나 이상의 관리 회로들은 상태 머신, 디코더들, 감지 회로들, 감지 증폭기들 및 제어기 중 하나 이상을 포함하는 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 복수의 비-휘발성 저장 소자들은 NAND 플래시 메모리 장치들인 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 복수의 비-휘발성 저장 소자들은 다중-상태 플래시 메모리 장치들인 것을 특징으로 하는 비-휘발성 저장 시스템.
제 13 항에 있어서,

상기 복수의 비-휘발성 저장 소자들은 플로팅 게이트들을 포함하는 것을 특징으로 하는 비-휘발성 저장 시스템.