CN114446359A - 对单元串执行预充电的非易失性存储器件及其编程方法 - Google Patents

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CN114446359A CN202111070540.3A CN202111070540A CN114446359A CN 114446359 A CN114446359 A CN 114446359A CN 202111070540 A CN202111070540 A CN 202111070540A CN 114446359 A CN114446359 A CN 114446359A
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Abstract

一种非易失性存储器件包括存储单元阵列以及控制电路，所述存储单元阵列包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接在位线与公共源极线之间的串选择晶体管、多个存储单元以及接地选择晶体管；所述控制电路被配置为：对所述多个存储单元当中的选定存储单元执行编程操作，并且在验证阶段中包括的预充电阶段中对包括所述选定存储单元的选定单元串进行预充电，其中，当向连接到所述选定存储单元的选定位线施加第一预充电电压时，所述选定单元串被预充电。

Description

对单元串执行预充电的非易失性存储器件及其编程方法
相关申请的交叉引用
本申请基于并要求于2020年11月5日向韩国知识产权局提交的韩国专利申请No.10-2020-0147153的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种非易失性存储器，更具体地，涉及一种用于执行单元串的预充电的非易失性存储器件以及该非易失性存储器件的编程方法。
背景技术
由非易失性存储器件(例如，NAND闪存)执行的编程方法的示例可以包括增量步进脉冲编程(ISPP)。根据ISPP方法，可以执行编程循环直到完成了编程。每个编程循环可以包括编程操作、验证操作和初始化单元串的沟道(channel)的恢复操作。
在这种情况下，与对其完成了编程的存储单元的沟道相邻的存储单元的沟道被负升压，因此可能发生干扰。此外，在验证操作之后，读取通过电压可能被施加到对其完成了编程的存储单元的字线，并且在相邻的存储单元中可能发生读取干扰。
发明内容
提供了一种用于在编程操作之后在验证阶段中执行对单元串的预充电的非易失性存储器件以及该非易失性存储器件的编程方法。
根据本公开的一方面，一种非易失性存储器件包括：存储单元阵列以及控制电路，所述存储单元阵列包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接在位线与公共源极线之间的串选择晶体管、多个存储单元以及接地选择晶体管；所述控制电路被配置为：对所述多个存储单元当中的选定存储单元执行编程操作，并且在验证阶段中包括的预充电阶段中对包括所述选定存储单元的选定单元串进行预充电，其中，当向连接到所述选定存储单元的选定位线施加第一预充电电压时，所述选定单元串被预充电。
根据本公开的一方面，一种非易失性存储器件包括存储单元阵列以及控制电路，所述存储单元阵列包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接在位线与公共源极线之间的串选择晶体管、多个存储单元以及接地选择晶体管；所述控制电路被配置为：对所述多个存储单元当中的选定存储单元执行编程操作，并且在验证阶段中包括的预充电阶段中对包括所述选定存储单元的选定单元串进行预充电，其中，当向连接到所述选定存储单元的选定公共源极线施加第一预充电电压时，所述选定单元串被预充电。
根据本公开的一方面，一种非易失性存储器件的编程方法，所述非易失性存储器件包括多个单元串，其中，所述多个单元串的每个单元串包括串选择晶体管、多个存储单元以及串联连接在位线与公共源极线之间的接地选择晶体管，所述编程方法包括：对所述多个存储单元当中的选定存储单元执行编程操作；以及对所述选定存储单元执行编程验证操作，其中，所述编程验证操作包括：在恢复阶段之前对包括所述选定存储单元的选定单元串进行预充电，并且其中，当向连接到所述选定存储单元的选定位线施加第一预充电电压时，或者当向连接到所述选定存储单元的选定公共源极线施加第二预充电电压时，所述选定单元串被预充电。
附图说明
通过以下结合附图的详细描述，本公开的某些实施例的上述以及其他方面、特征和优点将更加明显，其中：
图1是根据示例实施例的存储设备的框图；
图2是根据示例实施例的存储器件的框图；
图3是示出根据示例实施例的存储单元阵列的示例图；
图4是根据示例实施例的存储器件的框图；
图5是根据示例实施例的页面缓冲器的电路图；
图6是示出根据示例实施例的页面缓冲器的操作的定时图；
图7是根据示例实施例的页面缓冲器的电路图；
图8是示出根据示例实施例的页面缓冲器的操作的定时图；
图9至图13是示出根据示例实施例的预充电操作的定时图；
图14是根据示例实施例的编程循环的概念图；
图15是示出根据示例实施例的执行预充电操作的时间点的示例图；
图16是根据示例实施例的存储器件的操作方法的流程图；以及
图17是根据示例实施例的固态硬盘(SSD)系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的一个或更多个实施例。
图1是根据示例实施例的存储设备的框图。
参照图1，存储设备10可以包括存储器件100和存储器控制器200。
存储器件100可以根据存储器控制器200的控制来执行擦除操作、编程操作、读取操作等。存储器件100通过输入/输出线从存储器控制器200接收命令CMD和地址ADDR，向存储器控制器200发送针对读取操作的数据DATA或从存储器控制器200接收针对编程操作的数据DATA。此外，存储器件100可以通过控制线接收控制信号CTRL。
在实施例中，存储器件100可以包括存储单元阵列1000和控制逻辑1500。附图示出了存储器件100包括一个存储单元阵列1000，但是一个或更多个实施例不限于此。例如，存储器件100可以包括多个存储单元阵列1000。存储单元阵列1000可以包括被布置在字线与位线交叉的区域中的存储单元，并且存储单元可以是非易失性存储单元。
存储器件100可以包括例如NAND闪存、垂直NAND(VNAND)、异或(NOR)闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。
存储单元阵列1000可以具有二维阵列结构或如图3所示的三维阵列结构。在下文中，为了便于说明，存储器件100可以被描述为非易失性存储器件。然而，一个或更多个实施例不限于此。
具有三维阵列结构的存储单元阵列1000单片地形成在存储单元阵列1000的至少一个物理层级上，每个存储单元阵列1000包括硅衬底上的有源区域和形成在该衬底上或该衬底中的用于存储单元的操作的电路。术语“单片”可以指示形成阵列的每一层级处的层直接堆叠在阵列的每个下一层级的层上。在实施例中，具有三维阵列结构的存储单元阵列1000包括垂直布置的单元串，以使至少一个存储单元位于另一存储单元上。至少一个存储单元可以包括电荷俘获层。美国专利No.7,679,133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235和美国申请No.2011/0233648的公开内容通过引用整体并入本文，他们公开了以层级配置的三维存储阵列，并且层级之间共享字线和/或位线。
控制逻辑1500可以控制存储器件100的所有操作。例如，控制逻辑1500可以控制存储器件100执行与从存储器控制器200提供的命令CMD相对应的存储器操作。例如，控制逻辑1500可以响应于从存储器控制器200提供的控制信号CTRL，产生在存储器件100中使用的各种内部控制信号。例如，控制逻辑1500可以在执行诸如编程操作或擦除操作的存储器操作时，调整提供给字线和位线的电压电平。
存储器操作当中的编程或擦除操作可以各自包括循环。这里主要描述编程操作，但一个或更多个实施例不限于此。例如，可以根据ISPP方法执行编程操作。编程操作中包括的每个编程循环可以包括至少一个阶段(section)。例如，如图14所示，一个编程循环可以包括设置阶段、编程和验证阶段以及恢复阶段。
控制逻辑1500可以包括预充电管理器1510，并且预充电管理器1510可以在验证阶段中包括的预充电阶段中，以均匀的电压对存储单元阵列1000的单元串进行预充电。
存储器控制器200可以响应于来自主机HOST的请求控制存储器件100。例如，存储器控制器200可以响应于来自主机HOST的读取/写入请求，控制存储器件100读取存储在存储器件100中的数据DATA或将数据DATA写入存储器件100。存储器控制器200可以通过向存储器件100提供地址ADDR、命令CMD和控制信号CTRL来控制对存储器件100的写入、读取和擦除操作。此外，用于上述操作的数据DATA可以在存储器控制器200与存储器件100之间交换。即，存储器控制器200可以与主机HOST和存储器件100接口通信。
存储器控制器200可以包括随机存取存储器(RAM)、处理单元、主机接口和存储器接口。RAM可以用作处理单元的工作存储器，并且处理单元可以控制存储器控制器200的操作。主机接口可以包括用于在主机HOST与存储器控制器200之间交换数据的协议。例如，存储器控制器200可以通过使用诸如以下的各种接口协议中的至少一种接口协议与主机HOST通信：通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、SCSI、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。
图2是根据示例实施例的存储器件的框图。
参照图2，存储器件100可以包括存储单元阵列1000、行译码器1100、电压发生器1200、页面缓冲器电路1300、数据输入/输出电路1400和控制逻辑1500。存储器件100还可以包括诸如列译码器的配置。
存储单元阵列1000可以包括存储块(例如，存储块BLK1、BLK2和BLKn)。每个存储块可以包括存储单元。每个存储单元可以是存储至少两位数据的多阶单元(multi-levelcell)MLC。例如，每个存储单元可以是存储两位数据的两位的多阶单元MLC、存储三位数据的三阶单元TLC、存储四位数据的四阶单元QLC、或者存储五位或更多位数据的多阶单元。然而，一个或更多个实施例不限于此。例如，一些存储单元可以是存储一位数据的单阶单元SLC，而其中的其他存储单元可以是多阶单元。
存储单元阵列1000可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器1100，并且可以通过位线BL连接到页面缓冲器电路1300。
存储单元阵列1000可以包括连接到位线BL的串。每个串可以包括串联连接在位线BL与公共源极线CSL之间的至少一个串选择晶体管SST、存储单元MC和至少一个地选择晶体管GST。每个串还可以包括位于串选择晶体管SST与存储单元MC之间的至少一个虚设单元以及位于接地选择晶体管GST与存储单元MC之间的至少一个虚设单元。
行译码器1100可以根据行地址X-ADDR选择一些字线WL。行译码器1100可以向字线WL传输字线施加电压。在数据写入操作期间，行译码器1100可以向选定字线施加编程电压和验证电压并且向未选字线施加编程禁止电压。在数据读取操作期间，行译码器1100可以向选定字线传输读取电压并且向未选字线传输读取禁止电压。此外，行译码器1100可以基于行地址X-ADDR选择一些串选择线SSL或一些接地选择线GSL。
电压发生器1200可以根据电压控制信号CTRL_VOL产生各种类型的电压以对存储单元阵列1000执行写入、读取和擦除操作。例如，电压发生器1200可以产生用于驱动字线WL的字线驱动电压VWL。在这种情况下，字线驱动电压VWL可以是编程电压、读取电压、擦除电压、禁止电压、恢复电压或编程验证电压。
尽管未示出，电压发生器1200还可以产生用于驱动串选择线SSL的串选择线驱动电压VSSL和用于驱动接地选择线GSL的接地选择线驱动电压VGSL。
此外，电压发生器1200可以产生用于在验证阶段中包括的预充电阶段中对单元串进行预充电的电压。例如，可以产生用于对位线BL进行预充电的位线预充电电压Vpre_BL，并且可以产生用于对公共源极线CSL进行预充电的CSL预充电电压Vpre_CSL。
电压发生器1200可以向页面缓冲器电路1300传输位线预充电电压Vpre_BL并且向行译码器1100传输CSL预充电电压Vpre_CSL。
页面缓冲器电路1300可以通过位线BL连接到存储单元阵列1000，并且可以响应于从控制逻辑1500接收的页面缓冲器控制信号CTRL_PB执行数据写入操作或数据读取操作。页面缓冲器电路1300可以通过使用经译码的列地址选择位线BL而连接到数据线DL。数据线DL的数目可以少于位线BL的数目。
页面缓冲器电路1300可以包括页面缓冲器，其用于存储在数据写入操作期间要被编程的数据或存储在数据读取操作期间读取的数据。
每个页面缓冲器可以根据位线预充电电压Vpre_BL对连接到位线BL的单元串进行预充电。
数据输入/输出电路1400可以通过数据线DL连接到页面缓冲器电路1300，向页面缓冲器电路1300提供输入数据DATA，或者将从页面缓冲器电路1300提供的数据DATA输出到外部。
控制逻辑1500可以根据从存储器控制器(例如，图1中的存储器控制器200)接收的命令CMD、地址ADDR和控制信号CTRL，输出用于将数据存储在存储单元阵列1000中或从存储单元阵列1000读取数据的各种内部控制信号。从控制逻辑1500输出的各种内部控制信号可以被提供给行译码器1100、电压发生器1200、页面缓冲器电路1300和数据输入/输出电路1400。例如，控制逻辑1500可以将行地址X-ADDR提供给行译码器1100，将电压控制信号CTRL_VOL提供给电压发生器1200，将包括第一控制信号BLSHF的页面缓冲器控制信号CTRL_PB提供给页面缓冲器电路1300，以及将输入/输出控制信号CTRL_I/O提供给数据输入/输出电路1400。控制信号的类型不限于此，控制逻辑1500还可以提供其他内部控制信号。例如，控制逻辑1500可以将列地址提供给列译码器。
预充电管理器1510可以控制用于在验证阶段的一部分中对单元串进行预充电的各种信号。上述部分可以被称为预充电阶段。例如，预充电阶段可以形成在验证阶段的后部。
例如，预充电管理器1510可以向页面缓冲器电路1300提供包括第一控制信号BLSHF的页面缓冲器控制信号CTRL_PB，以将位线预充电电压Vpre_BL提供给位线BL。作为另一示例，用于选择特定单元串的行地址X-ADDR可以被提供给行译码器1100以对特定单元串进行预充电。即，预充电管理器1510可以通过向串选择晶体管SST或接地选择晶体管GST发送控制信号来选择用于预充电的单元串。
图3是示出根据示例实施例的存储单元阵列的示例图。
图3可以是根据实施例的对应于图2的存储块的电路图。图3的存储块是参照图2描述的存储块BLK1、BLK2和BLKn的示例，图3示出了第一存储块BLK1。第一存储块BLK1是在衬底上具有三维结构的三维存储块。可以在垂直于衬底的方向D1上形成第一存储块BLK1中包括的存储单元串。
参照图2和图3，第一存储块BLK1可以包括单元串NS11至NS33、字线WL1至WL8、位线BL1至BL3、接地选择线GSL1至GSL3、串选择线SSL1至SSL3和公共源极线CSL。图3示出了单元串NS11至NS33均包括分别连接到八条字线WL1至WL8的八个存储单元MC，但是一个或更多个实施例不限于此。
单元串NS11至NS33均可以包括串联连接的串选择晶体管SST、存储单元MC和接地选择晶体管GST。串选择晶体管SST可以连接到相应的串选择线SSL1。存储单元MC可以分别连接到相应的字线WL1至WL8。接地选择晶体管GST可以连接到相应的接地选择线GSL1。串选择晶体管SST可以连接到相应的位线BL1，接地选择晶体管GST可以连接到公共源极线CSL。虽然未示出，但是如以上参照图2所描述的，在串选择晶体管SST与存储单元MC之间可以包括至少一个虚设单元，并且在接地选择晶体管GST与存储单元MC之间还可以包括至少一个虚设单元。
处于相同高度的字线(例如，字线WLl)可以公共地连接到单元串NS11至NS33，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分开。根据本实施例，通过控制接地选择线GSL1至GSL3或串选择线SSL1至SSL3，仅一些单元串可以在预充电阶段中被选择和被预充电。
当执行编程操作时，根据实施例的存储器件100可以在验证阶段中包括的预充电阶段中以特定电压对单元串进行预充电。
在根据实施例的ISPP编程操作期间，首先可以对靠近公共源极线CSL的存储单元(例如，存储单元MC1)进行编程，然后可以在D1方向上沿着更靠近串选择线SSL的方向执行编程。然而，编程方向不限于此。首先可以对与串选择线SSL相邻的存储单元(例如，存储单元MC8)进行编程，然后可以沿向下的方向执行编程。在下文中，为了方便起见，选定存储单元MC4的编程操作被描述为在连接到位线BL1的单元串NS11中执行，然而实施例不限于此。
布置在对其完成了编程的选定存储单元MC4上方的存储单元MC5至MC8的沟道可以处于浮置状态，并且处于浮置状态的沟道的电压可以因为选定存储单元MC4的影响而降低到负电平。这种降低可以称为负升压。由于负升压，布置在选定存储单元MC4下方的存储单元MC1至MC3的沟道的电压与存储单元MC5至MC8的沟道的电压之间的差增加，因此，存储单元MC可能因以热载流子注入而劣化。
根据实施例，可以完成选定存储单元MC4的编程操作，并且可以在执行恢复操作之前，在验证阶段的后部中对包括选定存储单元MC4的单元串的沟道的电压进行预充电。为方便起见，包括选定存储单元MC4的单元串可以被称为选定单元串NS11。例如，选定单元串NS11可以被预充电，但是一个或更多个实施例不限于此。与连接到选定单元串NS11的位线BL1连接的其他单元串NS21和NS31也可以被预充电。另外，连接到公共源极线CSL的所有单元串NS11至NS33也可以被预充电。
为此，因为可以在选定字线WL4上方的沟道的电压增加的同时执行下一操作，所以可以限制负升压，从而可以防止存储单元的劣化。
此外，根据实施例，在完成选定存储单元MC4的编程操作之后的验证阶段中，读取通过电压Vread可以被施加到选定存储单元MC4的字线和未选存储单元MC1至MC3和MC5至MC8的字线。在完成编程操作之后的特定时间段内施加到选定字线WL4的读取通过电压Vread可以被称为后脉冲(post pulse)。
在这种情况下，未选字线WL1至WL3和WL5至WL8当中的与选定字线WL4相邻的字线(例如，字线WL3和WL5)中可能由于由后脉冲引起的耦合而发生读取干扰。
根据本实施例，在对单元串进行预充电的同时，可以向选定字线WL4以及与选定字线WL4相邻的相邻字线WL3和WL5施加特定电压，从而防止后脉冲引起的耦合。以具有两条相邻的字线为例，但一个或更多个实施例不限于此。字线的数目不一定关于选定字线对称。
图4是根据示例实施例的存储器件的框图。
参照图2和图4，页面缓冲器电路1300可以包括页面缓冲器PB1、PB2和PBn。页面缓冲器PB1、PB2和PBn均可以连接到一些位线BL。页面缓冲器PB1、PB2和PBn均可以包括诸如感测锁存器、数据锁存器和高速缓存锁存器的锁存器，并且还可以包括预充电电路和位线选择电路。
根据本实施例的页面缓冲器电路1300可以从控制逻辑1500接收页面缓冲器控制信号CTRL_PB。页面缓冲器控制信号CTRL_PB可以控制页面缓冲器电路1300的所有操作。例如，页面缓冲器控制信号CTRL_PB可以包括第一控制信号BLSHF，并且页面缓冲器电路1300的预充电电路可以根据第一控制信号BLSHF以特定电压对位线进行预充电。特定电压可以是例如从电压发生器1200接收的位线预充电电压Vpre_BL。
控制逻辑1500可以产生用于控制构成页面缓冲器电路1300中包括的预充电电路的晶体管的控制信号，并且可以向页面缓冲器电路1300提供控制信号。因此，可以确定向所连接的位线施加位线预充电电压Vpre_BL所花费的时间以及位线预充电电压Vpre_BL的电平。
在预充电阶段中，根据本实施例的页面缓冲器电路1300可以向所有所连接的位线提供位线预充电电压Vpre_BL，从而可以对连接到位线的单元串进行预充电。
由页面缓冲器电路1300执行的向位线提供位线预充电电压Vpre_BL的方法可以变化。参照图5至图8提供了两种方法的描述，但是一个或更多个实施例不限于此。
图5是根据示例实施例的页面缓冲器的电路图。
参照图4和图5，可对应于页面缓冲器PB1的页面缓冲器1310可以包括预充电电路、位线选择电路、感测锁存器、数据锁存器等，但在本文中仅描述预充电电路。
页面缓冲器1310的预充电电路可以包括第一至第四晶体管N1至N3和P1。晶体管N1至N3和P1可以响应于各自的控制信号而导通或关断。根据本实施例的页面缓冲器1310可以包括根据第一控制信号BLSHF导通的第一晶体管N1、根据第二控制信号CLBLK导通的第二晶体管N2、根据第三控制信号BLCLAMP导通的第三晶体管N3、以及根据第四控制信号BLSETUP导通的第四晶体管P1。第四晶体管P1的一端和第二晶体管N2的一端可以连接到感测输出节点SO_NODE。
第一至第三晶体管Nl至N3可以是NMOS晶体管。第一至第三晶体管N1至N3可以在逻辑高控制信号被传输时导通，并且可以在逻辑低控制信号被传输时关断。第四晶体管P1可以是PMOS晶体管。第四晶体管P1可以在逻辑高控制信号被传输时关断并且在逻辑低控制信号被传输时导通。
例如，预充电电路可以导通第一晶体管Nl、第二晶体管N2和第四晶体管Pl并且关断第三晶体管N3，以从电压发生器向位线BL提供位线预充电电压Vpre_BL。为了导通第四晶体管P1，连接到第四晶体管P1的锁存电路中存储的数据可以具有特定值(例如，“1”)。
各个晶体管导通的时间点或者分别提供给晶体管的导通电压的电平可以根据从控制逻辑提供的页面缓冲器控制信号CTRL_PB来确定。
图6是示出根据示例实施例的页面缓冲器的操作的定时图。
如上面参照图1所描述的，一个编程循环可以包括设置阶段、编程和验证阶段以及恢复阶段。为方便起见，可以省略编程阶段的描述，并且可以针对可作为时间上的点的时间点t1、时间点t2和时间点t3顺序地示出验证阶段VFYNOM、恢复阶段VFYRCV和设置阶段BLSETUP。定时图中的定时可以不以固定比率表示。
预充电阶段可以对应于时间点tl和时间点t2。为了便于说明，验证阶段VFYNOM可以是不包括预充电阶段t1至t2的阶段，并且可以仅指示直到时间点t1的阶段。
参照图5和图6，在预充电阶段t1至t2中，第一控制信号BLSHF的电平可以从关断电平转变为导通电平，如实线所示。作为另一示例，第一控制信号BLSHF的电平可以在时间点t1立即改变为导通电平而不是处于关断电平，如虚线所示。第二控制信号CLBLK的电平可以改变为导通电平(例如，电源电压Vdd)。第四控制信号BLSETUP的电平可以改变为导通电平(例如，接地电压Vss)。可以保持第三控制信号BLCLAMP的关断电平。因此，在预充电阶段t1至t2中，第一晶体管N1、第二晶体管N2和第四晶体管P1可以导通，因此位线预充电电压Vpre_BL可以被提供给所连接的位线。
在恢复阶段VFYRCV开始的时间点t2，第一控制信号BLSHF的电平可以改变为关断电平。第二控制信号CLBLK、第三控制信号BLCLAMP和第四控制信号BLSETUP可以保持它们的状态。
预充电阶段开始的时间点tl和预充电阶段结束的时间点t2可以由预充电管理器确定。
图7是根据示例实施例的页面缓冲器的电路图。
可以省略参照图5提供的重复描述。
参照图4和图7，页面缓冲器1310可以通过使用与参照图5和图6描述的方法不同的方法向所连接的位线提供位线预充电电压Vpre_BL。即，预充电电路可以导通第一晶体管N1和第三晶体管N3，并且可以关断第二晶体管N2和第四晶体管P1。
图8是示出根据示例实施例的页面缓冲器的操作的定时图。
参照图7和图8，在预充电阶段t1至t2中，第一控制信号BLSHF的电平可以从关断电平转变为导通电平，如实线所示。作为另一示例，第一控制信号BLSHF的电平可以在时间点t1立即改变为导通电平而不是关断电平，如虚线所示。第三控制信号BLCLAMP的电平可以改变为导通电平(例如，电源电压Vdd)。第二控制信号CLBLK可以保持在关断电平，第四控制信号BLSETUP可以保持在导通电平。
因此，第一晶体管N1和第三晶体管N3可以导通，第二晶体管N2和第四晶体管P1可以关断。因此，可以通过所连接的位线提供位线预充电电压Vpre_BL。
同时，时间点tl和/或时间点t2可以被确定为在预充电阶段tl至t2中足够对连接到位线的单元串进行预充电。例如，足够的时长可以指示以相同的电压电平(例如，利用位线预充电电压Vpre_BL)对所有位线进行预充电所花费的时间。
此外，当对单元串进行预充电的操作影响存储器件的性能时，可以根据存储器件的性能来确定预充电阶段t1至t2的长度。
在下文中，描述了：在预充电阶段t1至t2中对连接到位线的单元串进行预充电并且同时对字线WL、串选择线SSL、接地选择线GSL或公共源极线CSL进行控制的操作。
图9至图13是示出根据示例实施例的预充电操作的定时图。
在下文中，还参照图3，描述了选定字线是字线WL4并且选定存储单元是存储单元MC4的示例。
参照图3和图9，在预充电阶段t1至t2中，控制信号BLSHF的电平可以是关断电平然后是导通电平，如实线所示。如虚线所示，控制信号BLSHF的电平在预充电阶段可以不是关断电平，而是可以在时间点t1立即改变为导通电平。
在预充电阶段tl至t2中，可以通过页面缓冲器的预充电电路对位线和单元串进行预充电。当预充电电路连接到所有位线BL1至BL3时，位线预充电电压Vpre_BL可以被提供给位线BL1至BL3，因此连接到位线BL1至BL3的所有单元串NS1至NS33可以被预充电。
在预充电阶段tl至t2中，第一电压Vl可以被施加到选定字线sel_WL，同时负电压被施加到其上。例如，第一电压V1可以是读取通过电压Vread或电源电压Vdd。未选字线unsel_WL(例如，字线WL1至WL3和WL5至WL8)的第二电压V2可以被保持。例如，第二电压V2可以是读取通过电压Vread并且可以与第一电压V1相同或者可以具有与第一电压V1不同的值。在预充电阶段t1至t2中，第三电压V3可以被施加到串选择线SSL。由于施加了第三电压V3，连接到串选择线SSL的串选择晶体管SST可以导通。
例如，当串选择晶体管SST导通时，施加到位线BLl的位线预充电电压Vpre_BL可以用于对连接到位线BLl的选定单元串NS11进行预充电。
然后，在恢复阶段VFYRCV中，恢复电压Vrcv可以被施加到选定字线sel_WL和未选字线unsel_WL。
尽管未示出，但是在预充电阶段tl至t2中，可以向接地选择线GSL施加导通电压或关断电压。根据接地选择晶体管GST是否导通，公共源极线CSL的电压可以具有特定电压电平或者可以处于浮置状态。
例如，当导通电压被施加到接地选择线GSL时，接地选择晶体管GST可以导通，并且被预充电的单元串的电荷可以流入公共源极线CSL，因此对公共源极线CSL进行预充电。
作为另一示例，当关断电压被施加到接地选择线GSL时，接地选择晶体管GST可以关断，并且被预充电的单元串的电荷不会流入公共源极线。因此，不管单元串是否被预充电，公共源极线CSL都可以具有恒定的电压(例如，0V)。
参照图9，在验证阶段VFYNOM的初始部分中，可以持续第一时间向串选择线SSL1至SSL3施加读取通过电压Vread或导通电压，并且可以持续第二时间向串选择线SSL1至SSL3施加接地电压Vss或关断电压。在这种情况下，持续第一时间施加的电压可以被称为前脉冲(pre-pulse)。
参照图3至图10，与图9所示的不同，在验证阶段VFYNOM的初始部分中，可以不向串选择线SSL1至SSL3施加前脉冲。除了没有向串选择线SSL1至SSL3施加前脉冲之外，其他条件与参照图9描述的条件相同，因此将不重复对其的描述。
在验证阶段VFYNOM的初始部分中，可以向选定串选择线sel_SSL(例如，SSL1)施加导通电压，并且在预充电阶段t1至t2和恢复阶段VFYRCV中可以保持导通电压。
可以在验证阶段VFYNOM的初始部分中的特定时间段内向未选串选择线unsel_SSL(例如，SSL2和SSL3)施加导通电压，然后可以向其施加关断电压。在预充电阶段t1至t2中，可以再次向未选串选择线SSL2和SSL3施加导通电压。
因此，即使当不施加前脉冲时，所有串选择线SSL1至SSL3也可以被导通，并且所有连接的单元串NS11至NS31可以被预充电。
参照图3和图11，在预充电阶段t1至t2中，与被施加到未选字线unsel_WL的电压不同的电压可以被施加到与选定字线sel_WL相邻的相邻字线N-1_WL和N+1_WL。参照图11，前脉冲可以被施加到串选择线SSL1至SSL3，但是一个或更多个实施例不限于此。
当选定字线sel_WL为第n字线时，相邻字线N-1_WL和N+1_WL可以是在选定字线sel_WL下方相邻的字线N-1_WL以及在选定字线sel_WL上方相邻的字线N+1_WL。例如，当N等于4时，相邻字线N-1_WL和N+1_WL可以是字线WL3和WL5。相邻字线N-1_WL和N+1_WL的数目不必关于选定字线sel_WL对称。例如，当N等于4时，选定字线sel_WL的相邻字线N-1_WL和N+1_WL可以是字线WL2、WL3、WL5、WL6和WL7或字线WL1、WL2、WL3、WL5和WL6。参照图11，相邻字线N-1_WL和N+1_WL的数目可以为两条，并且省略参照图9和图10提供的重复描述。此外，未选字线unsel_WL表示除了选定字线sel_WL和相邻字线N-1_WL和N+1_WL之外的其余字线。
在验证阶段VFYNOM中，第四电压V4可以被施加到相邻字线N-1_WL和N+1_WL，第四电压V4具有与施加到未选字线unsel_WL的第二电压V2不同的电平。例如，第四电压V4的电平可以高于第二电压V2的电平。
在预充电阶段tl至t2中，第一电压Vl可以被施加到相邻字线N-1_WL和N+1_WL，第一电压Vl与施加到选定字线sel_WL的电压相同。第一电压V1可以是电源电压Vdd(例如，2V)。作为另一示例，可以向相邻字线N-1_WL和N+1_WL施加与施加到选定字线sel_WL的第一电压V1具有不同电平的电压。在未选字线unsel_WL中可以保持第二电压V2。例如，第二电压V2的电平可以高于第一电压V1的电平。
然后，在恢复阶段VFYRCV中，恢复电压Vrcv可以被施加到字线N-1_WL、sel_WL、N+1_WL和unsel_WL。
根据实施例，在验证阶段VFYNOM中，可以在特定时间段内向选定字线sel_WL施加后脉冲。在这种情况下，由于后脉冲引起的耦合，相邻字线N-1_WL和N+1_WL中可能会出现读取干扰Disturb。
根据本实施例，可以向相邻字线N-1_WL和N+1_WL以及选定字线sel_WL施加特定电压而不是读取通过电压Vread，以防止由于向未选字线unsel_WL施加读取通过电压Vread引起的耦合。
参照图2、图3和图12，为了对单元串NS11至NS33进行预充电，可以向所连接的位线BL1至BL3中的每条位线施加位线预充电电压Vpre_BL，或者可以以特定电压电平对连接到单元串NS11至NS33的公共源极线CSL进行预充电。
作为以特定电压电平对公共源极线CSL进行预充电的示例性方法，由于在位线BL1被预充电时在单元串NS11至NS31中流动的单元电流，公共源极线CSL可以被预充电。在这种情况下，未连接到被预充电的位线BL1的单元串NS12至NS33可以因为公共源极线CSL被预充电而被预充电。
作为另一示例，无论位线BL1是否被预充电，CSL预充电电压Vpre_CSL都可以被施加到公共源极线CSL。
首先，描述了如下情况：在利用位线预充电电压Vpre_BL对位线BL1预充电时，由于在单元串NS11至NS31中流动的单元电流而对公共源极线CSL进行预充电。省略了参照图9至图11提供的重复描述。
在预充电阶段tl至t2中，第五电压V5可以被施加到接地选择线GSLl。第五电压V5可以是接地选择晶体管GST的导通电压。因此，当接地选择晶体管GST导通时，并且当利用位线预充电电压Vpre_BL对连接到位线BL1的单元串NS11至NS31进行预充电时，连接到单元串NS11至NS31的公共源极线CSL的电压可以增加。因此，连接到未被施加位线预充电电压Vpre_BL的位线BL2和BL3的单元串NS12至NS33可以被预充电。
参照图3和图13，无论位线BL1是否被预充电，CSL预充电电压Vpre_CSL都可以被施加到公共源极线CSL，因此，所有的单元串NS11至NS33都可以被预充电。CSL预充电电压Vpre_CSL可以由电压发生器产生并且被施加到公共源极线CSL。
在预充电阶段tl至t2中，控制信号BLSHF的关断电平可以被保持。在这种情况下，第六电压V6可以被施加到公共源极线CSL。
如以上参照图12所描述的，在预充电阶段t1至t2中，第五电压V5可以被施加到接地选择线GSL1，并且接地选择晶体管GST可以导通。因此，当在公共源极线CSL中预充电的第六电压V6被施加到所连接的单元串NS11至NS33时，单元串NS11至NS33可以被预充电。
在验证阶段VFYNOM中，可以不向串选择线SSL1至SSL3和接地选择线GSL1至GSL3施加前脉冲。即，在预充电阶段t1至t2中，当前脉冲被施加到未选串选择线unsel_SSL和未选接地选择线unsel_GSL中的至少一者时，具有特定电平的电压可以再次被施加到施加了前脉冲的连接线。
在预充电阶段t1至t2和恢复阶段VFYRCV中施加到选定串选择线sel_SSL和选定接地选择线sel_GSL(在验证阶段VFYNOM中已被施加了具有特定电平的电压)的电压的电平可以被保持。
图14是根据示例实施例的编程循环的概念图。
参照图14，第N编程循环LOOP(N)可以包括验证阶段VERIFY和编程阶段PROGRAM。验证阶段VERIFY可以包括正常验证阶段VFYNOM、恢复阶段VFYRCV和设置阶段BLSETUP，并且编程阶段PROGRAM可以包括编程执行阶段PGMEX。可以在恢复阶段VFYRCV开始之前在正常验证阶段VFYNOM的后部中执行单元串的预充电操作。
图15是示出根据示例实施例的执行预充电操作的时间点的示例图。
参照图15，可以根据ISPP编程方法顺序地执行编程循环LOOP1、LOOP2、LOOP3和LOOPn。
根据本实施例的单元串的预充电不限于在每个编程循环中执行的预充电。即，在n个编程循环中的至少一个编程循环中，单元串可以被预充电至少一次。此外，单元串的预充电操作不需要在连续的编程循环中重复发生。例如，单元串可以在第一编程循环中被预充电，并且单元串可以在第三编程循环中被预充电。
单元串被预充电的次数或间隔可以由预充电管理器确定。例如，可以根据编程循环被执行的计数来确定次数或间隔。
图16是根据示例实施例的存储器件的操作方法的流程图。
参照图2和图16，在操作S110中，存储器件100可以执行选定存储单元的编程操作。例如，可以根据ISPP方法执行编程循环，并且每个编程循环可以包括设置阶段、编程和验证阶段以及恢复阶段。当选定存储单元的编程操作完成时，验证阶段可以开始。
在验证阶段中，在操作S120中，存储器件100可以对包括选定存储单元的单元串进行预充电。根据一个或更多个实施例，存储器件100可以对连接到单元串的位线进行预充电并且对公共源极线CSL进行预充电以对单元串进行预充电。
存储单元阵列1000的连接到一个单元串和一条位线的单元串或所有单元串可以通过预充电管理器1510被预充电。
对单元串预充电的电压电平或对单元串预充电所需的时间可以由预充电管理器1510确定。
单元串的预充电操作可以在任一编程循环中执行。在所有的编程循环中，单元串的预充电操作可以执行至少一次。
当单元串的预充电操作完成时，存储器件100可以执行恢复操作。
图17是根据示例实施例的固态硬盘(SSD)系统的框图。
参照图17，SSD系统2000可以包括主机2100和SSD 2200。SSD 2200可以通过信号连接器从主机2100接收信号SGL并通过电源连接器接收电力PWR。SSD 2200可以包括SSD控制器2210、辅助电源2220以及存储器件2230、2240和2250。存储器件2230、2240和2250可以分别通过通道Ch1、Ch2和Chn连接到SSD控制器2210。存储器件2230、2240和2250可以是垂直堆叠的NAND闪存器件。在这种情况下，存储器件2230至2250中的至少一者可以被实现为如参照图1至图16所描述的对单元串进行预充电并执行恢复操作。
虽然已经参照其实施例具体地示出和描述了实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种非易失性存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接在位线与公共源极线之间的串选择晶体管、多个存储单元以及接地选择晶体管；以及
控制电路，所述控制电路被配置为：对所述多个存储单元当中的选定存储单元执行编程操作，并且在验证阶段中包括的预充电阶段中对包括所述选定存储单元的选定单元串进行预充电，
其中，当向连接到所述选定存储单元的选定位线施加第一预充电电压时，所述选定单元串被预充电。
2.根据权利要求1所述的非易失性存储器件，还包括页面缓冲器，所述页面缓冲器连接到所述选定位线并且包括多个晶体管，所述多个晶体管被配置为向所述选定位线施加所述第一预充电电压。
3.根据权利要求2所述的非易失性存储器件，其中，所述页面缓冲器被配置为：在所述预充电阶段中，将第一控制信号的电平改变为导通电平，将第二控制信号的电平从关断电平改变为所述导通电平，并且将第三控制信号的电平从所述关断电平改变为所述导通电平。
4.根据权利要求2所述的非易失性存储器件，其中，所述页面缓冲器被配置为：在所述预充电阶段中，将第一控制信号的电平改变为导通电平并且将第二控制信号的电平从关断电平改变为所述导通电平。
5.根据权利要求1所述的非易失性存储器件，其中，所述控制电路还被配置为：在所述预充电阶段中，向所述选定存储单元的选定字线施加第一电压，并且向所述多个存储单元的其余存储单元的多条未选字线施加第二电压。
6.根据权利要求5所述的非易失性存储器件，其中，所述第一电压的电平低于所述第二电压的电平。
7.根据权利要求5所述的非易失性存储器件，其中，所述控制电路还被配置为：在所述预充电阶段中，向所述多条未选字线当中的与所述选定字线相邻的多条相邻字线施加第三电压。
8.根据权利要求7所述的非易失性存储器件，其中，所述第三电压的电平等于所述第一电压的电平。
9.根据权利要求1所述的非易失性存储器件，其中，所述控制电路还被配置为：在所述验证阶段的除所述预充电阶段之外的阶段中，持续第一时间向所述存储单元阵列的多个串选择晶体管施加前脉冲电压，持续第二时间向所述多个串选择晶体管施加关断电压，以及在所述预充电阶段中向所述多个串选择晶体管施加导通电压。
10.根据权利要求1所述的非易失性存储器件，其中，所述控制电路还被配置为：在所述验证阶段的除所述预充电阶段之外的阶段中，持续第一时间向连接到所述选定存储单元的选定串选择晶体管施加前脉冲电压，持续第二时间向所述选定串选择晶体管施加关断电压，以及在所述预充电阶段中向所述选定串选择晶体管施加导通电压。
11.根据权利要求1所述的非易失性存储器件，其中，根据所述接地选择晶体管是否导通，所述公共源极线的电压包括第一电压或浮置电压之一。
12.一种非易失性存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接在位线与公共源极线之间的串选择晶体管、多个存储单元以及接地选择晶体管；以及
控制电路，所述控制电路被配置为：对所述多个存储单元当中的选定存储单元执行编程操作，并且在验证阶段中包括的预充电阶段中对包括所述选定存储单元的选定单元串进行预充电，
其中，当向连接到所述选定存储单元的选定公共源极线施加第一预充电电压时，所述选定单元串被预充电。
13.根据权利要求12所述的非易失性存储器件，其中，所述第一预充电电压由电压发生器施加。
14.根据权利要求12所述的非易失性存储器件，还包括页面缓冲器，所述页面缓冲器连接到与所述选定存储单元连接的选定位线并且包括多个晶体管，所述多个晶体管被配置为向所述选定位线施加第二预充电电压，
其中，所述第一预充电电压是从单元电流产生的，所述单元电流基于所述第二预充电电压在连接到所述选定位线的所述多个单元串中流动。
15.根据权利要求12所述的非易失性存储器件，其中，所述控制电路还被配置为：
在所述验证阶段的除所述预充电阶段之外的阶段中，持续第一时间向所述存储单元阵列的多个接地选择晶体管施加前脉冲电压，持续第二时间向所述多个接地选择晶体管施加关断电压，以及
在所述预充电阶段中向所述多个接地选择晶体管施加导通电压。
16.根据权利要求12所述的非易失性存储器件，其中，所述控制电路还被配置为：在所述验证阶段的除所述预充电阶段之外的阶段中，持续第一时间向连接到所述选定存储单元的选定接地选择晶体管施加前脉冲电压，持续第二时间向所述选定接地选择晶体管施加关断电压，以及在所述预充电阶段中向所述选定接地选择晶体管施加导通电压。
17.一种非易失性存储器件的编程方法，所述非易失性存储器件包括多个单元串，其中，所述多个单元串中的每个单元串包括串连连接在位线与公共源极线之间的串选择晶体管、多个存储单元以及接地选择晶体管，所述编程方法包括：
对所述多个存储单元当中的选定存储单元执行编程操作；以及
对所述选定存储单元执行编程验证操作，
其中，所述编程验证操作包括：在恢复阶段之前对包括所述选定存储单元的选定单元串进行预充电，并且
其中，当向连接到所述选定存储单元的选定位线施加第一预充电电压时，或者当向连接到所述选定存储单元的选定公共源极线施加第二预充电电压时，所述选定单元串被预充电。
18.根据权利要求17所述的编程方法，其中，所述第二预充电电压由电压发生器施加，或者由基于所述第一预充电电压产生的单元电流施加。
19.根据权利要求17所述的编程方法，其中，在多个编程循环中的至少一个编程循环中，顺序地执行所述编程操作和所述编程验证操作，以对所述选定存储单元进行编程。
20.根据权利要求17所述的编程方法，其中，每个所述单元串的所述串选择晶体管或所述接地选择晶体管被控制为选择要被预充电的单元串。
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