KR20080016650A - 플래시 메모리 디바이스에서의 선택적 저속 프로그래밍컨버전스 - Google Patents

플래시 메모리 디바이스에서의 선택적 저속 프로그래밍컨버전스 Download PDF

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KR20080016650A
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Abstract

증분적으로 증가한 프로그래밍 펄스들이 메모리 셀들이 연결되는 워드 라인들에 인가되어 복수의 메모리 셀들이 프로그램된다. 각각의 펄스 후에, 검증 동작이 각각의 셀에 대한 문턱 전압을 판정한다. 문턱 전압이 사전 검증 문턱에 도달한 경우, 그 특정 셀에 접속된 비트 라인만이 셀의 Vt의 변화를 저속화하는 중간 전압으로 바이어스된다. 그외의 셀들은 그들의 정상 속도(pace)로 계속해서 프로그램된다. 각각의 셀에 대한 Vt가 사전 검증 레벨에 도달함에 따라, 중간 전압으로 바이어스된다. 모든 비트 라인들은 그들의 문턱 전압들이 검증 전압 문턱에 도달함에 따라 금지 전압으로 바이어스된다.
프로그래밍 컨버전스, 금지 전압, 사전 검증 전압 레벨, 검증 전압 레벨, 검증 전압 문턱

Description

플래시 메모리 디바이스에서의 선택적 저속 프로그래밍 컨버전스{SELECTIVE SLOW PROGRAMMING CONVERGENCE IN A FLASH MEMORY DEVICE}
본 발명은 일반적으로 메모리 디바이스들에 관한 것으로, 특히 본 발명은 플래시 메모리 디바이스에 관한 것이다.
메모리 디바이스는 통상적으로 컴퓨터 또는 그 밖의 전자 장치들에서 내부 반도체 집적 회로들로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리를 포함하는 여러 상이한 유형의 메모리가 존재한다.
플래시 메모리는 한 번에 1 바이트 대신에 블록 단위로 소거 및 재프로그램될 수 있는 메모리 타입이다. 통상의 플래시 메모리는 다수의 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 각각의 메모리 셀들은 전하를 보유할 수 있는 플로팅 게이트 전계-효과 트랜지스터(floating gate field-effect transistor)를 포함한다. 셀들은 일반적으로 블록들로 그룹화된다. 블록 내의 각각의 셀들은 플로팅 게이트를 충전함으로써 임의로 전기적으로 프로그램될 수 있다. 셀 안의 데이터는 플로팅 게이트 내의 전하의 유무에 따라 결정된다. 전하는 블록 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있다.
각각의 메모리 셀은 셀당 단일 비트(즉, SLC(single level cell)) 또는 셀당 다수 비트(즉, MLC(multilevel cell))로서 프로그램될 수 있다. 각 셀의 문턱 전압(Vt)은 셀에 저장되는 데이터를 결정한다. 예를 들면, SLC에서, 0.5V의 Vt는 프로그램된 셀을 나타낼 수 있고, -0.5V의 Vt는 소거된 셀을 나타낼 수 있다. 다중 레벨 셀은 각각이 상이한 상태를 나타내는 다수의 Vt 윈도우를 가질 수 있다. 다중 레벨 셀들은 비트 패턴을 셀에 대한 특정 전압 분포로 할당함으로써 전형적인 플래시 셀의 아날로그 특성을 이용한다. 이러한 기술은 셀에 할당된 전압 범위의 양에 따라, 셀당 둘 또는 그 이상의 비트의 저장을 허용한다.
Vt 분포들이 충분히 이격되어서 하나의 분포를 갖는 높은 전압이 다음의 분포를 갖는 낮은 Vt와 중첩될 가능성을 감소시킨다는 점이 중요하다. 중첩은 집적회로의 잡음 또는 온도 변동들에 기인하여 발생할 수 있다. 다양한 문턱 전압 분포들 사이에 보다 넓은 간격을 생성하는 한가지 방법은 분포들 그 자체를 보다 좁게 만드는 것이다. 이것은 메모리 셀들이 상이한 레이트들로 프로그램하기 때문에 문제가 될 수 있다.
더 빠른 메모리 셀들은 더 적은 프로그래밍 펄스를 요구하기 때문에, 더 느린 메모리 셀들보다 먼저 프로그램될 수 있다. 이것은 더 빠른 셀들에 의해 생성된 더 넓은 분포들 때문에, 더 빠른 셀들에 대한 Vt 분포가 더 느린 셀들의 다른 분 포들과 상이하거나 및/또는 보다 인접하도록 야기할 수 있다.
이 문제를 해결하기 위한 한가지 방법이 Tanaka 등에 의한 미국 특허 번호 6,643,188에 도시되어 있고, Toshiba 및 SanDisk 회사에 양도되어 있다. Tanaka 등은 제1 및 제2 스텝 검증 전압들을 이용하는 2 단계 프로그래밍 방법을 개시하고 있다. 프로그램되는 메모리 셀에 대한 문턱 전압이 일단 제1 스텝 검증 전압에 도달하면, 프로그램되는 모든 셀들에 대한 기입 제어 전압이 변화한다. 이것은 모든 메모리 셀들의 프로그래밍을 늦어지게 한다.
이 접근법과 관련한 한가지 문제점은 이것이 프로그래밍 처리량을 감소시킨다는 점이다. 프로그램되는 모든 셀들에 대한 프로그래밍 속도를 저하시키는 것은, 고속 셀이든, 저속 셀이든 간에 모든 셀들을 프로그램하는데 소요되는 시간을 증가시킨다.
보다 협소한 분포를 생성하기 위해 사용될 수 있는 또 다른 방법은, 셀이 프로그램된 상태에 근접함에 따라서, 프로그래밍 펄스 스텝 전압을 조정하는 것이다. 그러나, 이것은 또한 모든 비트들에 대한 프로그래밍을 늦어지게 하므로 프로그래밍 처리량을 감소시킨다. 이것은 특히 소량의 증분으로 인하여 도달하기에 오랜 시간이 소요되는 추가적인 프로그래밍 펄스들을 요구하는 더 높은 분포들에 대해서 특히 그렇다.
전술한 이유들로 인하여, 그리고 본 명세서를 읽고 이해함에 따라 본 기술분야의 당업자에게는 명백할 이하에 언급될 그외의 이유들로 인하여, 본 기술분야에 서 메모리 디바이스의 프로그래밍 처리량을 감소시키지 않고 협소한 Vt 분포들을 생성하는 방법에 대한 요구가 있다.
도 1은 본 발명의 플래시 메모리 어레이의 일 실시예에 대한 개략도를 도시한다.
도 2는 본 발명의 선택적 저속 프로그래밍 방법의 일 실시예의 흐름도를 도시한다.
도 3은 본 발명의 Vt 분포들의 일 실시예의 다이어그램을 도시한다.
도 4는 도 2의 실시예에 따른 프로그래밍 펄스들, 데이터 비트 전압 레벨들, 및 비트 라인 전압 레벨들의 일 실시예의 플롯(plot)을 도시한다.
도 5는 본 발명의 메모리 시스템의 일 실시예의 간략화된 블럭도를 도시한다.
본 발명의 이하의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면이 참조될 것이며, 이 도면들은 본 발명이 구현될 수 있는 구체적인 실시예들을 예로써 도시한다. 도면들에서, 유사한 숫자들은 몇몇 뷰(view)를 통해 실질적으로 유사한 컴포넌트들을 기술한다. 이러한 실시예들은 본 기술 분야의 당업자가 본 발명을 실행할 수 있도록 충분히 자세하게 기술된다. 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 및 전기적 변경이 본 발명의 범주를 벗어나지 않고 이루 어질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 의미로 고려되어선 안되며, 본 발명의 범주는 첨부된 청구범위들 및 그 균등물들에 의해서만 정의된다.
도 1은 본 발명의 주(main) NAND 플래시 메모리 어레이에 대한 일 실시예의 개략도를 도시한다. 도 1의 메모리 어레이는, 명료성을 위해, 메모리 어레이에 통상적으로 요구되는 모든 구성요소들을 도시하지 않는다. 예를 들어, 실제로 요구되는 비트 라인들의 수가 메모리 밀도에 의존하는 경우, 오직 2개의 비트 라인들(BL1 및 BL2)만이 도시된다. 비트 라인들은 후속하여 (BL1 - BLN)으로서 지칭된다.
어레이는 시리즈(series) 열(column)들(104, 105)로 배열된 플로팅 게이트 셀들(101)의 어레이로 구성된다. 각각의 플로팅 게이트 셀들(101)은 각각의 시리즈 체인(104, 105)에서 드레인에서 소스로 연결된다. 다수의 시리즈 스트링들(104, 105)을 가로지르는 워드 라인들(WL0 - WL31)은 하나의 행(row) 내의 모든 플로팅 게이트 셀의 제어 게이트들에 연결되어 그들의 동작을 제어한다. 비트 라인들(BL1 - BLN)은 최종적으로 각 셀의 상태를 검출하는 감지 증폭기(도시되지 않음)에 연결된다.
동작시, 워드 라인들(WL0 - WL31)은 기록 또는 판독될 시리즈 체인(104, 105) 내의 개별 플로팅 게이트 메모리 셀을 선택하고, 각각의 시리즈 스트링(104, 105) 내의 나머지 플로팅 게이트 메모리 셀들을 통과 모드(pass through mode)로 동작시킨다. 플로팅 게이트 메모리 셀들의 각각의 시리즈 스트링(104, 105)은 소스 선택 게이트(116, 117)에 의해 소스 라인(106)에 연결되고, 드레인 선택 게이 트(112, 113)에 의해 개별 비트 라인(BL1 - BLN)에 연결된다. 소스 선택 게이트들(116, 117)은 그들의 제어 게이트들에 연결된 소스 선택 게이트 제어 라인 SG(S)(118)에 의해 제어된다. 드레인 선택 게이트들(112, 113)은 드레인 선택 게이트 제어 라인 SG(D)(114)에 의해 제어된다.
통상적인 종래 기술의 프로그래밍 동작 동안에, 프로그램될 플래시 메모리 셀에 대해 선택된 워드 라인은 소정의 프로그래밍 전압(예를 들어, 약 16V)보다 큰 초기 전압에서 시작하는 일련의 증가하는 전압 프로그래밍 펄스들로 바이어스된다. 각각의 프로그래밍 펄스 후에, 0V의 워드 라인 전압으로 검증 동작이 행해져서 셀의 문턱 전압 Vt가 적절히 프로그램된 레벨(예를 들어, 0.5V)까지 증가하였는지 여부를 판정한다.
남아있는 셀들에 대한 선택되지 않은 워드 라인들은 통상적으로 프로그램 동작 동안의 프로그래밍 전압(예를 들어, 약 10V)보다 낮은 전압으로 바이어스된다. 일 실시예에서, 선택되지 않은 워드 라인 전압들은 접지 전위 보다 큰 임의의 전압일 수 있다. 메모리 셀들 각각은 실질적으로 마찬가지의 방식으로 프로그램된다.
본 발명의 메모리 어레이는 메모리 블럭들로 분할된다. 메모리 블럭들의 양은 통상적으로 메모리 디바이스의 크기(즉, 512MB, 1GB)에 의해 결정된다. 각각의 메모리 블럭은 64페이지들로 구성된다.
도 1에 도시된 어레이는 NAND 아키텍쳐 어레이에 대한 것이다. 그러나, 본 발명의 실시예들은 임의의 하나의 유형의 어레이 아키텍쳐에 한정되지 않는다. 예 를 들어, 본 발명은 NOR 또는 AND 아키텍쳐 어레이들에서도 적절하게 동작할 수 있다.
도 2는 본 발명의 선택적 저속 프로그래밍 컨버전스 방법에 대한 일 실시예의 흐름도를 도시한다. 하나 이상의 메모리 셀들에 데이터를 기입하는 명령이 수신된다(201). 데이터는 단일 비트 또는 다중 비트들일 수 있다.
전술한 바와 같이, 프로그래밍 펄스가 생성되어, 선택된 워드 라인에 인가된다(203). 다음에, 프로그램 검증 동작이 행해져서(205) 셀이 적절하게 프로그램되었는지의 여부를 판정한다(207). 검증 동작은 간단히 셀을 판독하여 그 내용을 판정하고 원하는 데이터와 판독 데이터의 비교를 판정하는 것이다.
셀이 프로그램되었다면, 그의 드레인 연결(즉, 접속되는 비트 라인)은 프로그램 금지 전압으로 바이어스된다(215). 일 실시예에서, VBL은 프로그래밍 동안에 사용되는 0V 비트 라인 바이어싱으로부터 Vcc까지 증가한다. 대안적 실시예들은 VBL에 대해 그외의 금지 전압들을 사용할 수 있다.
셀이 원하는 데이터로 여전히 프로그램되지 않는다고 검증 동작에서 판정하면(207), 셀에 대한 문턱 전압이 조사되어, 그 특정 상태에 대한 사전 검증 전압 레벨에 도달하였는지의 여부를 판정한다(209). 각각의 상태는 사전 검증 전압 레벨을 가지며, 그 특정 상태에 대한 문턱 전압이 그 레벨에 도달한 경우, 셀에 연결된 비트 라인을 바이어싱함으로써(211) 그 특정 셀의 프로그래밍이 늦어진다.
종래 기술과는 달리, 본 발명의 방법은 셀에 프로그램되는 특정 상태에 대한 사전 검증 문턱을 통과한 각각의 셀을 프로그래밍하는 것을 선택적으로 느리게 한다. 프로그램되는 그외의 셀들은 비트 라인 바이어싱에 영향받지 않고 그들의 정상 프로그래밍 속도로 프로그램되도록 된다. 이것은 프로그래밍 처리량의 감소없이 Vt 분포를 협소하게 하는 효과를 갖는다.
도 3에 도시되고 후속하여 논의되는 바와 같이, 사전 검증 전압 레벨은 검증 전압 레벨보다 작다. 예를 들어, 제1 프로그램된 상태(즉, "10")은 0.3V의 사전 검증 전압 및 0.5V의 검증 전압 레벨을 가질 수 있다. 대안적 실시예들은 그외의 전압들 및 사전 검증과 검증 전압들 간의 상이한 전압 차들을 이용할 수 있다.
비트 라인의 바이어싱은 메모리 셀 트랜지스터에 걸친 전압 강하를 감소시키므로, 셀에 인가된 유효 프로그래밍 전압을 감소시킨다. 프로그래밍 전압이 낮아질수록, 그 셀에 대한 Vt의 움직임은 느려진다. 일 실시예에서, 비트 라인 바이어스 전압(VBL)은 0.5에서 0.9의 범위에 있다. 그러나, 본 발명은 임의의 하나의 전압 또는 전압들의 범위에 한정되지 않는다.
비트 라인 전압 VBL이 증가한 후(211), 이전의 펄스보다 증분적으로 더 큰 또 다른 프로그래밍 펄스를 생성함으로써(203) 프로그래밍 프로세스가 반복된다. 일 실시예에서, 프로그래밍 펄스들은 200mV 스텝 전압만큼 증가한다. 이 스텝 전압은 단지 도시하기 위한 것일 뿐이며, 본 발명은 프로그래밍 펄스 레벨들을 증가시키는 임의의 스텝 전압을 사용할 수 있다.
그러나, VBL이 증가한 것에 기인하여 메모리 셀 트랜지스터에 걸친 전압 강하가 이제 감소되었으므로, 증가된 프로그래밍 펄스 전압은 셀을 프로그래밍할 때 감소된 효과를 가질 것이다. 셀에서 그 특정 상태를 프로그래밍하는 동작은 그 셀이 프로그램되고 VBL이 금지 전압까지 증가할 때까지 계속된다.
사전 검증 전압 레벨에 도달하지 못했다면(207), 스텝 전압만큼 프로그래밍 펄스 전압이 증가되고(213) 증분적으로 증가하는 프로그래밍 펄스가 셀의 워드 라인에 인가된다(203). 프로그래밍 프로세스는 사전 검증 전압 레벨에 도달할 때까지(209) 반복되고, 비트 라인 전압은 프로그래밍을 저속화하도록 조정되고(211), 셀은 비트 라인 전압이 증가하여 금지 전압(215)이 되도록 최종적으로 프로그램된다(207).
도 2의 방법이 각각의 비트에 선택적인 방식으로 행해진다. 비트가 사전 검증 전압에 도달한 경우, 모든 셀들의 비트 라인에 바이어스하는 대신, 단지 각각의 셀이 사전 검증 전압에 도달하는 경우에만, 그 특정 비트 라인 전압이 증가되어 프로그래밍 속도를 낮춘다.
다중-레벨 셀들을 이용하는 메모리 디바이스에서, 비트들은 동일한 페이지 어드레스 또는 다중 페이지 어드레스들에 배치될 수 있다. 비트들이 동일한 페이지 어드레스에 있는 경우, 양쪽 비트들은 동시에 변경될 수 있다. 다시 말해서, 동일한 페이지 어드레스 프로그래밍 프로세스는 "11"의 소거된 상태로부터 "00"의 프로그램된 상태로 직접 진행할 수 있다. 다중 비트들 중 하나 이상의 비트가 상 이한 페이지 어드레스들에 존재한다면, 한번에 오직 하나의 비트만이 변경된다. 예를 들어, "11"의 소거된 상태로부터 "00"의 프로그램된 상태로 진행하기 위해, 이들 상태들이 매핑된(mapped) 위치에 따라, 상태 "10" 또는 상태 "01" 중 하나를 거쳐 진행하는 것이 필요하다. 본 발명의 선택적 저속 프로그래밍 컨버전스 방법은 이들 실시예들 어느 것에서든 동작한다.
도 3은 본 발명의 Vt 분포들(301 - 304)의 일 실시예의 다이어그램을 도시한다. 다이어그램에서 소거된 상태 "11"(301)은 음의(negative) Vt에 있음을 도시한다. 상태들 "10"(302), "00"(303), 및 "01"(304)는 각각 증가하는 Vt 분포들을 가진다.
전술한 바와 같이 각각의 "소거되지 않은" 분포(302 - 303)는 관련된 사전 검증 전압(PVFY1 - PVFY3)을 갖는다. 각각의 "소거되지 않은" 상태(302 - 304)는 또한 사전 검증 전압보다 큰 검증 전압(VFY1 - VFY3)을 갖는다.
도 3의 다이어그램은 도시를 위한 것일 뿐이며, 본 발명의 선택적 저속 프로그래밍 컨버전스 방법은 단지 도시된 상태들의 양 또는 각 상태의 특정 매핑된 Vt 위치에 한정되지 않는다. 본 발명은 분포의 특정 이진 코딩에 관한 것이 아니고, 일반적으로 포괄적인 분포로부터 더 높은 Vt를 갖는 상이한 분포로의 천이에 관한 것이다.
예를 들어, 대안적 실시예에서, 다중 레벨 셀들은 3 비트 이상을 가질 수 있 으므로, 추가적인 분포들을 필요로 한다. 또 다른 실시예에서, 각각의 상태는 상이한 위치에 매핑될 수 있다. 예를 들어, 상태 "10"은 더 높은 Vt 분포에 매핑될 수 있고 상태 "01"은 더 낮은 Vt 분포에 매핑될 수 있다. 본 발명의 실시예들은 임의의 그러한 경우들에서 적절하게 동작할 수 있다.
도 4는 도 2의 선택적 저속 프로그래밍 컨버전스 방법에 따른 결과적인 데이터 비트 전압 레벨들 및 비트 라인 전압 레벨들을 갖는 프로그래밍 펄스들의 일 실시예의 플롯(plot)을 도시한다. 하부의 플롯은, 기저 축을 따라 Vstep만큼 증가하는 각각의 펄스의 전압 레벨을 갖는 프로그래밍 펄스들을 도시한다. 도시된 실시예는 200mV의 Vstep을 이용한다. 그러나, 본 발명은 임의의 하나의 스텝 전압에 한정되지 않는다.
원들(circles)은 상이한 레이트로 프로그램되는 2 비트를 나타낸다. 짙은 원은 흰색 원보다 빠른 레이트로 프로그램된다. 원들의 상향 이동은 Vt의 증가를 나타낸다. PVFY1 문턱 전압 전에, 더 느린 비트가 200mV의 ΔVt로 증가한다. 짙은 원(즉, 더 빠른 비트)는 사전 검증 전압에 먼저 도달한다. 도시된 실시예에서, 이것은 도 3에서 논의된 PVFY1으로서 도시된다. 그러나, 이것은 또한 PVFY2 - PVFY3과 같은 임의의 그외의 사전 검증 레벨들이 될 수 있다.
더 빠른 비트가 사전 검증 전압 문턱에 도달한 경우, 상부 그래프는 약 0.6V의 전압이 비트 라인에 인가됨을 도시한다. 더 느린 비트의 비트 라인은 여전히 0V에 있다.
중간의 그래프는 "더 빠른" 비트가, 스텝 전압이 200mV인 경우, ΔVt=200*K (여기서 0<K<1)로 표현될 수 있는 더 느린 레이트로 증가함을 도시한다. 대안적 스텝 전압들은 상이한 ΔVt를 가질 수 있다.
일단 느린 비트와 빠른 비트 모두 검증 전압 문턱 VFY1에 도달하면, 상부 그래프는 Vcc의 금지 전압이 비트 라인에 인가됨을 도시한다. 다음에 중간의 그래프는 각 비트의 Vt의 증가가 프로그래밍 동작의 종료로 인하여 중지되었음을 도시한다.
도 5는 프로세서(510)에 연결된 본 발명의 일 실시예의 메모리 디바이스(500)의 기능적 블럭도를 도시한다. 프로세서(510)는 마이크로프로세서, 프로세서, 또는 소정의 다른 유형의 제어 회로일 수 있다. 메모리 디바이스(500) 및 프로세서(510)은 전자 시스템(520)의 일부를 형성한다. 메모리 디바이스(500)는 간략화되어 본 발명을 이해하는데 있어 도움이 되는 메모리의 특징들에 집중한다.
메모리 디바이스는 메모리 셀들의 어레이(530)를 포함한다. 일 실시예에서, 메모리 셀들은 비-휘발성 플로팅-게이트 메모리 셀들이고 메모리 어레이(530)는 행들 및 열들의 뱅크들로 배열된다.
어드레서 버퍼 회로(540)가 제공되어 어드레스 입력 연결들 A0 - Ax(542)에 제공된 어드레스 신호들을 래치한다. 어드레스 신호들은 행 디코더(544) 및 열 디코더(546)에 의해 수신되고 디코드되어 메모리 어레이(530)을 액세스한다. 본 기 술 분야의 통상의 지식을 가진 자라면, 본 발명의 이점으로, 어드레스 입력 접속의 수는 메모리 어레이(530)의 밀도 및 아키텍쳐에 의존한다는 것을 이해할 수 있을 것이다. 즉, 메모리 셀 수가 증가하고 뱅크 및 블럭 수가 증가하면 어드레스들의 수가 증가한다.
메모리 디바이스(500)은 감지/래치 회로(550)를 이용하여 메모리 어레이 열들의 전압 및 전류의 변화를 감지함으로써 메모리 어레이(530)의 데이터를 판독한다. 일 실시예에서, 감지/래치 회로가 메모리 어레이(530)으로부터의 데이터의 행을 판독하고 래치하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(560)가 복수의 데이터 연결들(562)를 통해 제어기(510)과의 양방향 통신을 위해 포함된다. 기입 회로(555)가 제공되어 메모리 어레이에 데이터를 기입한다.
제어 회로(570)는 프로세서(510)로부터의 제어 연결들(572) 상에 제공된 신호들을 디코드한다. 이들 신호들은, 데이터 판독, 데이터 기입, 및 소거 동작들을 포함하는 메모리 어레이(530)의 동작들을 제어하는데 사용된다. 일 실시예에서, 제어 회로(570)는 본 발명의 선택적 저속 프로그래밍 컨버전스 방법의 실시예들을 실행한다. 제어 회로(570)는 상태 머신, 시퀀서, 또는 소정의 다른 유형의 제어기일 수 있다.
도 5에 도시된 플래시 메모리 디바이스는 간략화되어 메모리의 특징들의 기본적 이해를 용이하게 한다. 플래시 메모리들의 내부 회로 및 기능들의 더욱 상세한 이해는 본 기술분야의 당업자에게 주지되어 있다.
요약하면, 본 발명의 실시예들은 프로그래밍 처리량을 감소시키지 않고 Vt 분포들의 폭을 감소하기 위해 개선된 방법을 제공한다. 이것은 각각의 셀의 Vt가 프로그램 검증 동작에 사용되는 검증 전압 레벨보다 작은 사전 검증 전압 레벨에 도달함에 따라, 프로그램되는 각각의 셀의 비트 라인들을 선택적으로 바이어스함으로써 달성된다.
본 발명의 실시예들은 임의의 하나의 유형의 메모리 기법에 한정되지 않는다. 예를 들면, 본 발명의 회로들 및 방법들은 NOR-유형의 플래시 메모리 디바이스, NAND-유형의 플래시 메모리 디바이스, 또는 그러한 메모리 어레이로 구성될 수 있는 임의의 다른 유형의 메모리 디바이스에서 구현될 수 있다.
비록 본 명세서에는 특정 실시예들이 도시되고 설명되었으나, 본 기술 분야의 통상적 기술수준을 가진 자라면 동일 목적을 달성하기 위하여 계산된 임의의 구성이 도시된 특정 실시예를 대체할 수 있음을 이해할 수 있을 것이다. 본 발명의 많은 응용들은 당업자에게는 명백할 것이다. 따라서, 본 출원은 본 발명의 모든 응용 또는 변형을 포함하도록 의도된다. 본 발명은 명백히 이하의 특허청구범위 및 그 균등물에 의해서만 제한받는 것을 의도한다.

Claims (22)

  1. 워드 라인들에 의해 연결된 행(row)들과 비트 라인들에 의해 연결된 열(column)들을 갖는 메모리 셀들의 어레이를 포함하는 메모리 디바이스에서의 선택적 저속 프로그래밍 컨버전스(convergence) 방법으로서,
    복수의 메모리 셀 각각에 대해 문턱 전압을 증가시키는 단계; 및
    관련된 메모리 셀의 상기 문턱 전압이 두개의 검증 문턱 전압들 중 제1 검증 문턱 전압에 도달하는 경우, 비트 라인만이 바이어스되도록 상기 복수의 메모리 셀에 연결된 비트 라인들을 선택적으로 바이어스하는 단계 - 상기 제1 검증 문턱 전압은 상기 제2 검증 문턱 전압보다 작음 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 문턱 전압을 증가시키는 단계는, 프로그램되는 상기 메모리 셀에 연결된 소정의 워드 라인 상에 복수의 프로그래밍 펄스를 생성하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 제1 검증 문턱 전압보다 작은 문턱 전압을 갖는 메모리 셀들을 계속해서 프로그램하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    프로그램되는 각각의 메모리 셀에 대해 상기 문턱 전압을 결정하기 위해 검증 동작을 행하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 메모리 디바이스는 플래시 메모리 디바이스를 포함하는 방법.
  6. 제5항에 있어서,
    상기 플래시 메모리 디바이스는 NAND 유형의 플래시 메모리 또는 NOR 유형의 플래시 메모리 중의 하나인 방법.
  7. 제1항에 있어서,
    상기 제2 검증 문턱 전압은 상기 메모리 셀이 프로그램될 것으로 간주되는 문턱 전압인 방법.
  8. 제1항에 있어서,
    상기 문턱 전압은, 복수의 가능한 다중 레벨 상태 중 하나가 상기 메모리 셀로 프로그램 가능함을 나타내는 문턱 전압 분포의 일부분인 방법.
  9. 제1항에 있어서,
    복수의 메모리 셀 각각에 대해 프로그래밍 동작을 행하는 단계; 및
    상기 복수의 메모리 셀 각각에 대해 검증 동작을 행하여 셀의 개별 문턱 전압을 판정하는 단계
    를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 프로그래밍 동작을 행하는 단계는, 스텝 전압만큼 증분적으로 증가하는 복수의 프로그래밍 전압 펄스를 발생하는 단계를 포함하는 방법.
  11. 제9항에 있어서,
    상기 비트 라인과 관련된 메모리 셀이 상기 제2 검증 문턱 전압과 적어도 동일한 문턱 전압을 갖는 것에 응답하여 상기 복수의 메모리 셀에 연결된 비트 라인들을 금지 전압을 이용하여 선택적으로 바이어스하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 금지 전압은 공급 전압인 방법.
  13. 메모리 디바이스로서,
    행들은 워드 라인들에 의해 연결되고 열들은 비트 라인들에 의해 연결되도록 상기 행들과 상기 열들로 배열되는 메모리 셀들의 어레이 - 각각의 메모리 셀은 관련된 문턱 전압을 가짐 - ; 및
    상기 메모리 셀들의 어레이에 대한 프로그래밍을 제어하는 제어 회로 - 상기 제어 회로는 프로그램될 메모리 셀들의 세트의 관련된 문턱 전압들을 증가시키는 복수의 프로그래밍 펄스의 발생을 제어하도록 구성되고, 상기 제어 회로는 제1 검증 문턱 전압 이상이고 제2 검증 문턱 전압 미만인 문턱 전압을 갖는 메모리 셀과 관련된 비트 라인만을 바이어스하는 것을 선택적으로 제어하도록 더 구성됨 - ;
    를 포함하는 메모리 디바이스.
  14. 제13항에 있어서,
    메모리 셀들의 상기 어레이는 플로팅 게이트 전계 효과 트랜지스터들로 구성되는 메모리 디바이스.
  15. 제13항에 있어서,
    상기 제2 검증 문턱 전압 이상인 문턱 전압은 프로그램된 메모리 셀을 나타내는 메모리 디바이스.
  16. 제13항에 있어서,
    상기 제어 회로는, 상기 제2 검증 문턱 전압 미만의 문턱 전압들에 응답하여, 이전의 프로그래밍 펄스로부터 소정의 스텝 전압만큼 증가하는 추가의 프로그 래밍 펄스들의 발생을 제어하도록 더 구성되는 메모리 디바이스.
  17. 제13항에 있어서,
    상기 메모리 디바이스는 NAND 플래시 메모리 디바이스인 메모리 디바이스.
  18. 제13항에 있어서,
    상기 제어 회로는, 아직 상기 제1 검증 문턱 전압에 도달하지 못한 문턱 전압들을 갖는 메모리 셀들과 관련된 모든 비트 라인들을 0V로 바이어스하도록 더 구성되는 메모리 디바이스.
  19. 메모리 시스템으로서,
    메모리 프로그램 신호들을 발생하는 프로세서; 및
    상기 메모리 프로그램 신호들에 응답하여 동작하는 상기 프로세서에 연결된 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는,
    행들이 워드 라인들에 의해 연결되고 열들이 비트 라인들에 의해 연결되도록 상기 행들 및 상기 열들로 배열되는 메모리 셀들의 어레이 - 각각의 메모리 셀은 관련된 문턱 전압을 가짐 - ; 및
    상기 메모리 셀들의 어레이에 대한 프로그래밍을 제어하는 제어 회로 - 상기 제어 회로는, 프로그램될 메모리 셀들의 세트의 관련된 문턱 전압들을 증가시키는 복수의 프로그래밍 펄스의 생성을 제어하도록 구성되고, 상기 제어 회로는 제1 검증 문턱 전압 이상이고 제2 검증 문턱 전압 미만인 문턱 전압을 갖는 메모리 셀과 관련된 비트 라인만을 바이어스하는 것을 선택적으로 제어하도록 더 구성됨 -
    를 포함하는 메모리 시스템.
  20. 워드 라인들에 의해 연결된 행들 및 비트 라인들에 의해 연결된 열들을 갖는 메모리 셀들의 행렬을 포함하는 플래시 메모리 디바이스에서의 선택적 저속 프로그래밍 컨버전스 방법으로서,
    세트의 각각의 메모리 셀이 문턱 전압 분포를 갖는 다중 레벨 메모리 셀들의 세트 각각에 대해 프로그래밍 동작을 행하는 단계 - 상기 프로그래밍 동작은 이전의 펄스로부터 증분적으로 증가하고 메모리 셀들의 상기 세트에 연결된 각각의 워드 라인에 인가되는 복수의 프로그래밍 펄스, 각각의 프로그래밍 펄스에 응답하여 증가하는 상기 문턱 전압 분포를 포함함 - ;
    각각의 프로그래밍 펄스 이후에, 검증 동작을 각각의 메모리 셀에 행하여 셀의 문턱 전압 분포를 판정하는 단계;
    사전 검증 문턱 전압 이상이고 검증 문턱 전압 미만인 문턱 전압 분포에서 최대 전압을 갖는 메모리 셀과 관련된 각각의 비트 라인만을 제1 바이어스 전압으로 선택적으로 바이어스하는 단계 - 상기 제1 바이어스 전압은 0V 보다 크고 공급 전압 미만임 - ; 및
    상기 검증 문턱 전압과 적어도 동일한 문턱 전압 분포에서 최대 전압을 갖는 메모리 셀과 관련된 각각의 비트 라인만을 금지 전압으로 선택적으로 바이어스하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    상기 제1 바이어스 전압은 0.5V에서 0.9V의 범위에 존재하는 전압을 포함하는 방법.
  22. 제20항에 있어서,
    상기 문턱 전압 분포는 상기 메모리 셀로 프로그램된 복수의 상태 중 하나를 나타내는 방법.
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