CN113658621A - 半导体集成电路及半导体存储装置 - Google Patents

半导体集成电路及半导体存储装置 Download PDF

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Abstract

本发明的一实施方式提供一种能够将数据信号从输入电路恰当地传送到后段电路的半导体集成电路及半导体存储装置。根据一实施方式，提供一种具有输入电路的半导体集成电路。输入电路具有第1放大器及第2放大器。第2放大器电连接于第1放大器。第2放大器具有第1晶体管、第2晶体管、第3晶体管、第4晶体管及时间常数附加电路。第1晶体管的栅极电连接于第1放大器的第1节点。第2晶体管的栅极电连接于第1放大器的第2节点。第3晶体管配置在第1晶体管的漏极侧。第4晶体管配置在第2晶体管的漏极侧。时间常数附加电路电连接于第3晶体管的栅极与第3晶体管的漏极及第4晶体管的栅极之间。

Description

半导体集成电路及半导体存储装置
[相关申请]
本申请享有以日本专利申请2020-79147号(申请日：2020年4月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体集成电路及半导体存储装置。
背景技术
包含输入电路的半导体集成电路中，有时由输入电路接收数据信号，并将所接收到的数据信号从输入电路传送到后段电路以用于指定的动作。此时，期待将数据信号从输入电路恰当地传送到后段电路。
发明内容
一实施方式提供一种能够将数据信号从输入电路恰当地传送到后段电路的半导体集成电路及半导体存储装置。
根据一实施方式，提供一种具有输入电路的半导体集成电路。输入电路具有第1放大器及第2放大器。第2放大器电连接于第1放大器。第2放大器具有第1晶体管、第2晶体管、第3晶体管、第4晶体管及时间常数附加电路。第1晶体管的栅极电连接于第1放大器的第1节点。第2晶体管的栅极电连接于第1放大器的第2节点。第3晶体管配置在第1晶体管的漏极侧。第4晶体管配置在第2晶体管的漏极侧。时间常数附加电路电连接于第3晶体管的栅极与第3晶体管的漏极及第4晶体管的栅极之间。
附图说明
图1是表示包含半导体存储装置的存储系统的构成的图，所述半导体存储装置具有实施方式的半导体集成电路。
图2是表示包含实施方式的半导体集成电路的半导体存储装置的构成的图。
图3是表示实施方式中的输入输出电路的构成的图。
图4是表示实施方式中的输入电路及数据锁存器的构成的图。
图5是表示实施方式中的输入电路的构成的图。
图6(a)～(c)是表示实施方式中的输入电路的动作的波形图。
图7(a)～(d)是表示实施方式中的输入电路的一部分及其等效电路的构成的图。
图8是表示实施方式中的输入电路的频率特性的图。
图9(a)～(d)是表示实施方式中的输入电路的动作的波形图。
图10是表示实施方式的第1变化例中的输入电路的构成的图。
图11是表示实施方式的第2变化例中的输入电路的构成的图。
图12是表示实施方式的第3变化例中的输入电路的构成的图。
具体实施方式
以下，参照附图，对实施方式的半导体集成电路详细地进行说明。此外，本发明并不受该实施方式限定。
(实施方式)
实施方式的半导体集成电路具有输入电路。半导体集成电路中，有时由输入电路接收数据信号，并将所接收到的数据信号以时脉同步的方式锁存以用于指定的动作。例如，半导体集成电路可以用作具有存储单元阵列的半导体存储装置120中的周边电路。另外，半导体存储装置120可以应用于如图1所示的存储系统100。图1是表示包含半导体存储装置120的存储系统100的构成的图，所述半导体存储装置120具有半导体集成电路。
存储系统100例如与外部的主机(未图示)以能够进行通信的方式连接，能够作为面向主机的外部存储装置发挥功能。
如图1所示，存储系统100具有控制器110及半导体存储装置120。控制器110从主机接收命令，并基于所接收到的命令控制半导体存储装置120。具体来说，控制器110将主机指示写入的数据写入到半导体存储装置120中，将主机指示读出的数据从半导体存储装置120中读出并发送到主机。控制器110经由存储总线连接于半导体存储装置120。半导体存储装置120具有排列多个存储单元而成的存储单元阵列，例如是非易失地存储数据的非易失性存储器。
存储总线针对按照存储器接口的各种信号/CE、CLE、ALE、/WE、RE、/RE、/WP、/RB、DQS、/DQS、及DQ＜7：0＞，经由各自的信号线进行收发。信号/CE是用来启动半导体存储装置120的信号。信号CLE是在信号CLE为“H(高(High))”电平期间，通知半导体存储装置120流到半导体存储装置120的信号DQ＜7：0＞为指令。信号ALE是在信号ALE为“H”电平期间，通知半导体存储装置120流到半导体存储装置120的信号DQ＜7：0＞为地址。信号/WE是在信号/WE为“L(低(Low))”电平期间，指示将流到半导体存储装置120的信号DQ＜7：0＞撷取到半导体存储装置120中。信号RE及/RE是互补信号，指示半导体存储装置120输出信号DQ＜7：0＞。信号/WP是指示半导体存储装置120禁止数据写入及抹除。信号/RB表示半导体存储装置120处于就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号DQS及/DQS是互补信号，用作选通信号，选通信号用来控制信号DQ＜7：0＞所涉及的半导体存储装置120的动作时间点。信号DQ＜7：0＞例如为8比特的数据信号。数据信号DQ＜7：0＞是半导体存储装置120与控制器110之间收发的数据的实体，包含指令CMD、地址ADD及数据DAT。数据DAT包含写入数据、及读出数据。
控制器110具备处理器(CPU：Central Processing Unit，中央处理器)111、内置存储器(RAM：Random Access Memory，随机存取存储器)112、ECC(Error Check andCorrection，错误检测和校正)电路113、存储器接口电路114、缓冲存储器115及主机接口电路116。
处理器111对控制器110整体的动作进行控制。处理器111例如响应从主机接收到的数据的读出命令，对半导体存储装置120发出基于存储器接口的读出命令。该动作在写入及抹除的情况下也一样。另外，处理器111具有针对来自半导体存储装置120的读出数据执行各种运算的功能。
内置存储器112例如为DRAM(Dynamic RAM，动态随机存取存储器)等半导体存储器，用作处理器111的作业区域。内置存储器112保存用来管理半导体存储装置120的固件及各种管理表等。
ECC电路113进行错误检测及错误校正处理。更具体来说，当进行数据写入时，基于从主机接收到的数据，对每个某数量的数据组产生ECC码。另外，当进行数据读出时，基于ECC码进行ECC解码，检测有无错误。而且，当检测出错误时，特定出其比特位置，并对错误进行校正。
存储器接口电路114经由存储总线与半导体存储装置120连接，负责与半导体存储装置120间的通信。存储器接口电路114根据处理器111的指示，将指令CMD、地址ADD及写入数据发送到半导体存储装置120中。另外，存储器接口电路114从半导体存储装置120接收读出数据。
缓冲存储器115暂时保存控制器110从半导体存储装置120及主机接收到的数据等。缓冲存储器115例如也用作暂时保存来自半导体存储装置120的读出数据、及针对读出数据的运算结果等的存储区域。
主机接口电路116与主机连接，负责与主机间的通信。主机接口电路116例如将从主机接收到的命令及数据分别传送到处理器111及缓冲存储器115中。
半导体存储装置120可以如图2所示那样构成。图2是表示半导体存储装置120的构成的图。
半导体存储装置120具有存储单元阵列121、半导体集成电路132、输入输出用引脚群130及逻辑控制用引脚群131。半导体集成电路132配置在存储单元阵列121的周边。半导体集成电路132电连接于存储单元阵列121与输入输出用引脚群130及逻辑控制用引脚群131之间。
半导体集成电路132具有输入输出电路122、逻辑控制电路123、寄存器124、定序器125、电压产生电路126、驱动器组件127、行解码器128及感测放大器模块129。
存储单元阵列121包含与字线及位线建立关联的多个非易失性存储单元(未图示)。多个非易失性存储单元以所谓的页为单位进行写入处理及读出处理，并以包含多个页的所谓的物理块BLK(BLK0、BLK1、…)为单位进行抹除处理。各物理块BLK具有多个串单元SU0～SU3。各串单元SU0～SU3作为物理块BLK中的驱动单元发挥功能。各串单元SU0～SU3包含多个存储器串。各存储器串MST包含分别作为非易失性存储单元发挥功能的多个存储单元晶体管。
输入输出电路122与控制器110之间收发数据信号DQ＜7：0＞、以及选通信号DQS及/DQS。输入输出电路122基于选通信号DQS及/DQS，确定数据信号DQ＜7：0＞内的指令及地址，并将它们传送到寄存器124中。输入输出电路122基于选通信号DQS及/DQS，确定写入数据及读出数据，并与感测放大器模块129之间收发这些数据。
逻辑控制电路123从控制器110接收信号/CE、CLE、ALE、/WE、RE、/RE及/WP。另外，逻辑控制电路123将信号/RB传送到控制器110中，从而向外部通知半导体存储装置120的状态。
寄存器124保存指令及地址。寄存器124将地址传送到行解码器128及感测放大器模块129中，并且将指令传送到定序器125中。
定序器125接收指令，根据基于所接收到的指令的序列，对半导体存储装置120整体进行控制。
电压产生电路126基于来自定序器125的指示，产生数据的写入、读出及抹除等动作所需的电压。电压产生电路126将所产生的电压供给到驱动器组件127中。
驱动器组件127包含多个驱动器，基于来自寄存器124的地址，将来自电压产生电路126的各种电压供给到行解码器128及感测放大器模块129中。驱动器组件127例如基于地址中的行地址，向行解码器128供给各种电压。
行解码器128从寄存器124接收地址中的行地址，选择基于该行地址的行的存储单元。而且，向所选择的行的存储单元，经由行解码器128传送来自驱动器组件127的电压。
感测放大器模块129在数据读出时，感测从存储单元读出到位线的读出数据，并将所感测到的读出数据传送到输入输出电路122中。感测放大器模块129在数据写入时，将经由位线写入的写入数据传送到存储单元中。另外，感测放大器模块129从寄存器124接收地址中的列地址，并输出基于该列地址的列的数据。
输入输出用引脚群130将从控制器110接收到的数据信号DQ＜7：0＞、以及选通信号DQS及/DQS传送到输入输出电路122中。另外，输入输出用引脚群130将从输入输出电路122发送来的数据信号DQ＜7：0＞传送到半导体存储装置120的外部。
逻辑控制用引脚群131将从控制器110接收到的信号/CE、CLE、ALE、/WE、RE、/RE、及/WP传送到逻辑控制电路123中。另外，逻辑控制用引脚群131将从逻辑控制电路123发送来的信号/RB传送到半导体存储装置120的外部。
半导体存储装置120中的输入输出电路122可以如图3所示那样构成。图3是用来对输入输出电路122的功能构成进行说明的框图。
如图3所示，输入输出电路122包含输入电路221＜7：0＞、输出电路222＜7：0＞、输入电路223、输出电路224及数据锁存器225＜7：0＞。输入电路221＜k＞是数据信号DQ＜k＞用的输入电路。输入电路223是选通信号DQS、/DQS用的输入电路。
对输入电路221＜k＞及输出电路222＜k＞组中，例如分配数据信号DQ＜k＞(0≦k≦7)。也就是说，输入电路221＜k＞及输出电路222＜k＞组与外部的控制器110之间，能够经由输入输出用引脚群130内的引脚130＜k＞进行数据信号DQ＜k＞的通信。输入电路221＜k＞如果接收到数据信号DQ＜k＞，便产生数据信号DQ2＜k＞，并将其送出到对应的数据锁存器225＜K＞中。
输入电路223及输出电路224组与外部的控制器110之间，能够经由输入输出用引脚群130内的引脚130_dqs进行选通信号DQS及/DQS的通信。输入电路223如果接收到选通信号DQS及/DQS，便产生选通信号/DQS2及DQS2，并将这些信号送出到数据锁存器225＜7：0＞中。
数据锁存器225＜7：0＞如果从对应的输入电路221＜7：0＞分别接收到数据信号DQ2＜7：0＞，并且从输入电路223接收到选通信号/DQS2及DQS2，便基于这些信号将数据信号DQ＜7：0＞内所包含的数据锁存。
此外，输入电路221、223也被称为输入缓冲器或输入接收器。
输入输出电路122中的输入电路221、223及数据锁存器225可以如图4所示那样构成。图4是用来对输入电路221、223及数据锁存器225的构成进行说明的电路图。
输入电路221包含比较器COMP1及反相器群IG1。输入电路223包含比较器COMP2、以及反相器群IG2及IG3。
比较器COMP1包含被供给数据信号DQ的第1输入端、被供给参照信号VREF的第2输入端、及连接于反相器群IG1的输入端的输出端。参照信号VREF是具有固定值的基准电压，用作数据信号DQ的逻辑判定阈值。比较器COMP1对数据信号DQ与参照信号VREF进行比较，并输出数据信号DQ1，该数据信号DQ1是对应于数据信号DQ将其振幅放大所得。反相器群IG1包含串联连接的多个反相器INV-1～INV-3，最终段的反相器INV-3的输出节点成为输出数据信号DQ2的输出端。反相器群IG1在例如包含奇数个反相器的情况下，产生从比较器COMP1输出的数据信号DQ1逻辑反转所得的数据信号DQ2，并将其从输出端输出。
比较器COMP2包含被供给选通信号DQS的第1输入端、被供给选通信号/DQS的第2输入端、连接于反相器群IG2的输入端的第1输出端、及连接于反相器群IG3的输入端的第2输出端。比较器COMP2对选通信号DQS与选通信号/DQS进行比较，并从第1输出端输出对应于选通信号/DQS将其振幅放大所得的选通信号/DQS1，从第2输出端输出对应于选通信号DQS将其振幅放大所得的选通信号DQS1。反相器群IG2及IG3分别包含串联连接的多个反相器INV，最终段的反相器INV的输出节点成为输出选通信号/DQS2及DQS2的输出端。反相器群IG2及IG3分别包含串联连接的多个反相器INV，最终段的反相器INV的输出节点成为输出选通信号/DQS2及DQS2的输出端。反相器群IG2及IG3在分别例如包含偶数个反相器的情况下，分别产生与从比较器COMP2输出的选通信号/DQS1、DQS1逻辑相同的选通信号/DQS2及DQS2。选通信号/DQS2及DQS2例如为逻辑彼此相反的信号。
数据锁存器225包含锁存电路225e及锁存电路225o。锁存电路225e及锁存电路225o构成为以彼此相反的逻辑分别接收选通信号/DQS2及DQS2。由此，锁存电路225e及锁存电路225o将数据信号DQ2内所包含的数据中彼此相邻的数据交替地锁存。也就是说，在锁存电路225e将数据信号DQ2内所包含的第偶数个数据锁存的情况下，锁存电路225o将数据信号DQ2内所包含的第奇数个数据锁存。
半导体集成电路132中，对于输入输出电路122要求高速化及低耗电化。
如果为了满足高速化的要求，将高速的数据信号DQ输入到输入电路221，便有可能因从输入电路221传送到数据锁存器225的数据信号DQ2的抖动，导致无法充分地确保数据锁存过程中的设置时间及保持时间，从而锁存错误的数据值。
对此，如果增加供给到输入电路221的电源电流，便能够以高增益、宽频带将输入数据信号DQ放大，从而能够提高输出数据信号VOUT的压摆率，因此能够抑制传送到数据锁存器225的数据信号DQ2的抖动。在此情况下，难以满足对输入输出电路122的低耗电化要求。期待既抑制抖动又兼顾抑制消耗电力，从而将数据信号从输入电路221恰当地传送到作为后段电路的数据锁存器225。
因此，本实施方式中，通过在半导体集成电路132中，在输入电路221的比较器COMP1内追加时间常数附加电路，提升内部信号传输的特性，来实现既抑制抖动又兼顾抑制消耗电力。
具体来说，在输入电路221的比较器COMP1内设置第一放大器及第二放大器，并在第二放大器内的负载电路与中间节点之间追加时间常数附加电路。时间常数附加电路将时间常数附加于负载电路与中间节点之间，以便提升从负载电路到中间节点的信号传输的特性。例如，时间常数附加电路以信号波形的相位超前的方式，在负载电路与中间节点之间附加时间常数。由此，能够使第二放大器内的数据信号从负载电路到中间节点的波形转换变得陡峭，从而提高压摆率。也就是说，能够以高增益、宽频带将输入数据信号DQ放大，而不增加供给到输入电路221的电源电流，从而能够提高输出数据信号DQ1的压摆率。结果，能够抑制输送到数据锁存器225的数据信号DQ2的抖动，因此既能抑制抖动又能兼顾抑制消耗电力。也就是说，能够将数据信号从输入电路221恰当地传送到作为后段电路的数据锁存器225。
更具体来说，输入电路221例如可以如图5所示那样构成。图5是表示输入电路221的构成例的图。在输入电路221中，比较器COMP1具有第一放大器10及第二放大器20。第二放大器20电连接于第一放大器10。
第一放大器10是单端输入、差动输出型放大器。第一放大器10具有差动电路11及负载电路12。差动电路11配置在电源电位与负载电路12之间。负载电路12配置在差动电路11与接地电位之间。差动电路11及负载电路12经由节点N1、N2彼此电连接。节点N1、N2分别对应于差动中的N侧、P侧。第一放大器10接收数据信号DQ及参照信号VREF，产生对应于数据信号DQ的差动信号IMN、IMP，并将这些信号经由节点N1、N2输出到第二放大器20。
例如，如图6(a)、图6(b)所示，第一放大器10根据数据信号DQ低于参照信号VREF的情况，使P侧的信号IMP高于参照信号VREF，使N侧的信号IMN低于参照信号VREF。第一放大器10根据数据信号DQ高于参照信号VREF的情况，使P侧的信号IMP低于参照信号VREF，使N侧的信号IMN高于参照信号VREF。由此，第一放大器10使作为单信号的数据信号DQ差动信号化为P侧的信号IMP及N侧的信号IMN。
图5所示的差动电路11具有晶体管M5、晶体管M6及电流源CS。晶体管M5及晶体管M6构成差动对。晶体管M5及晶体管M6分别可以由PMOS(P-channel Metal OxideSemiconductor，P沟道金属氧化物半导体)晶体管所构成。晶体管M5利用栅极接收参照信号VREF，且漏极电连接于节点N1，源极电连接于电流源CS的一端。晶体管M6利用栅极接收数据信号DQ，且漏极电连接于节点N2，源极电连接于电流源CS的一端。晶体管M6的栅极构成比较器COMP1中的数据信号DQ的输入节点，晶体管M5的栅极构成比较器COMP1中的参照信号VREF的输入节点。电流源CS的另一端电连接于电源电位。电流源CS可以由PMOS晶体管等晶体管M10所构成。晶体管M10利用栅极接收指定的偏压信号，且漏极电连接于晶体管M5及晶体管M6，源极电连接于电源电位。
负载电路12具有元件Z11及元件Z12。元件Z11及元件Z12分别可以由电阻元件所构成，也可以由栅极被供给指定的偏压的NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)晶体管所构成。元件Z11的一端电连接于节点N1，另一端电连接于接地电位。元件Z12的一端电连接于节点N2，另一端电连接于接地电位。
第二放大器20是差动输入、单端输出型放大器。第二放大器20具有差动电路21、负载电路22、负载电路23及时间常数附加电路24。差动电路21配置在电源电位与负载电路22、23之间。负载电路22是差动中的N侧的负载电路，且是对应于N侧的信号IMN的负载电路。负载电路23是差动中的P侧的负载电路，且是对应于P侧的信号IMP的负载电路。负载电路22及负载电路23分别配置在差动电路21与接地电位之间。差动电路21及负载电路22经由节点N4彼此电连接。差动电路21及负载电路23经由节点N3彼此电连接。节点N3构成比较器COMP1中的输出节点。
时间常数附加电路24配置在负载电路22及节点N5之间，且电连接于负载电路22及节点N5之间。节点N5电连接于节点N4、时间常数附加电路24及负载电路23，构成第二放大器20中的中间节点。由此，时间常数附加电路24将时间常数附加于负载电路22与节点N5之间，从而能够提升从节点N4经由节点N5(中间节点)到节点N3(输出节点)的信号传输的特性。
差动电路21具有晶体管M1、晶体管M2、元件Z1及元件Z3。晶体管M1及晶体管M2构成差动对。晶体管M1及晶体管M2分别可以由PMOS晶体管所构成。晶体管M1利用栅极接收N侧的信号IMN，且漏极电连接于节点N4，源极电连接于元件Z1的一端。元件Z1的一端电连接于晶体管M1，另一端电连接于电源电位。晶体管M2利用栅极接收P侧的信号IMP，且漏极电连接于节点N3，源极电连接于元件Z3的一端。元件Z3的一端电连接于晶体管M2，另一端电连接于电源电位。
负载电路22具有晶体管M3及元件Z2。晶体管M3可以由NMOS晶体管所构成。晶体管M3的栅极经由时间常数附加电路24电连接于节点N5，漏极电连接于节点N4，源极电连接于元件Z2的一端。元件Z2的一端电连接于晶体管M3，另一端电连接于接地电位。
负载电路23具有晶体管M4及元件Z4。晶体管M4可以由NMOS晶体管所构成。晶体管M4的栅极电连接于节点N5，漏极电连接于节点N3，源极电连接于元件Z4的一端。元件Z4的一端电连接于晶体管M4，另一端电连接于接地电位。
晶体管M3及晶体管M4经由时间常数附加电路24构成电流镜电路。相对于流过节点N4的电流，与指定的镜比相对应的电流流到节点N3。也就是说，N侧的信号IMN以晶体管M1→节点N4→负载电路22(晶体管M3)及时间常数附加电路24→节点N5→负载电路23(晶体管M4)→节点N3路径传输到节点N3，P侧的信号IMP以晶体管M2→节点N3路径传输到节点N3。N侧的信号与P侧的信号的差量以输出数据信号DQ1的形式，从节点N3输出到反相器INV-1。
此外，反相器INV-1具有反相连接的晶体管M21、M22及元件Z5、Z6。晶体管M21由PMOS晶体管所构成，且栅极电连接于节点N3，漏极电连接于节点N11，源极电连接于元件Z5的一端。元件Z5的一端电连接于晶体管M21，另一端电连接于电源电位。晶体管M22由NMOS晶体管所构成，且栅极电连接于节点N3，漏极电连接于节点N11，源极电连接于元件Z6的一端。元件Z6的一端电连接于晶体管M22，另一端电连接于接地电位。
例如，如图6(b)、图6(c)所示，第二放大器20根据N侧的信号IMN低于P侧的信号IMP的情况，使输出数据信号DQ1大幅低于参照信号VREF'。第二放大器20根据N侧的信号IMN高于P侧的信号IMP的情况，使输出数据信号DQ1大幅高于参照信号VREF'。由此，第二放大器20使作为差动信号的P侧的信号IMP及N侧的信号IMN单信号化为输出数据信号DQ1。
此时，图5所示的时间常数附加电路24将时间常数附加于晶体管M3与节点N5之间。时间常数附加电路24与负载电路22构成为使从节点N4所观测到的等效阻抗变得具有感应性。时间常数附加电路24具有电阻元件R1，等效地进而具有寄生电容Cp。电阻元件R1的一端电连接于晶体管M3的栅极，另一端电连接于节点N5。电阻元件R1具有kΩ级的电阻值，例如具有数kΩ左右的电阻值。寄生电容Cp是线路LN1及晶体管M3与接地电位之间寄生地形成的等效电容成分。线路LN1将晶体管M3的栅极与电阻元件R1的一端电连接。
例如，如图7(a)所示，晶体管M3等效地作为互导gm(M3)发挥功能。关于在晶体管M3的栅极连接着电阻元件R1的一端及寄生电容Cp的一端的构成，如图7(b)所示等效地作为如下构成发挥功能，即，感应元件L及电阻元件R的串联与线路LN2并联连接。也就是说，时间常数附加电路24与负载电路22实质上作为感应元件L发挥功能。
此时，感应元件L的电感值以如下数式1表示，电阻元件R的电阻值以如下数式2表示。
L＝(Cp·R1)/(gm(M3))…数式1
R＝1/(gm(M3))…数式2
数式1中，Cp表示寄生电容Cp的电容值，R1表示电阻元件R1的电阻值。数式1及数式2中，gm(M3)表示晶体管M3的互导值。
图7(c)中示出包含图7(b)所示的构成在内且进而包含晶体管M1的构成。该构成中，晶体管M1等效地作为互导gm(M1)发挥功能。将线路LN2与接地电位之间寄生地产生的电容成分与连接于Vout的元件的合成电容设为CL，将输入到晶体管M1的栅极的信号设为Vin，将从节点N5输出的信号设为Vout。关于在晶体管M1的漏极经由节点N4连接着感应元件L及电阻元件R的串联连接、以及线路LN2的构成，如图7(d)所示等效地作为如下构成发挥功能，即，在接地电位及节点N5间并联连接着电流值为gm(M1)·Vin的电流源、感应元件L及电阻元件R的串联连接、以及寄生电容CL。图7(d)所示的构成中，输入信号Vin及输出信号Vout间的传输函数H(s)以如下数式3表示。
H(s)＝-gm(M1)·{(R+sL)/(s2LCL+sRCL+1)}…数式3
另一方面，从图7(d)中省略感应元件L所得的构成中，输入信号Vin及输出信号Vout间的传输函数H(s)以如下数式4表示。
H(s)＝-gm(M1)·{R/(sRCL+1)}…数式4
根据数式4可知，从图7(d)中省略感应元件L所得的构成的频率特性中，如图8中单点链线所示，存在1个极点，而不存在零点。图8是表示数式3、4的频率特性的图，纵轴表示电路的增益，横轴表示频率的大小。图8中单点链线所表示的频率特性呈现在所需频率fN处信号强度衰减的趋势。
相对于此，根据数式3，图7(d)所示的构成的频率特性中，零点与极点各增加1个，如图8中实线所示，在略低于频率fN的低频率侧，增益的衰减得到抑制，从而能够在所需频率fN处确保增益。例如，零点的频率为略低于频率fN的低频率，在零点的频率附近呈现增益略微增加的趋势，极点的频率为频率fN附近，在极点的频率处转换为增益减少的趋势。根据图8中实线所示的频率特性可知，在所需频率fN处能够抑制信号强度的衰减。
如图9所示，从信号波形的角度来看该输入电路。图9是表示实施方式中的输入电路的动作的波形图。图9(a)是输入到第一放大器10的数据信号DQ及参照信号VREF的波形。图9(b)是晶体管M3的栅极电位的波形。图9(c)是节点N5的电位的波形，也可以看作是晶体管M4的栅极电位的波形。图9(d)是输出数据信号DQ1的波形，也可以看作是节点N3的电位的波形。
在图9(a)所示的时间点t1～t4的期间内，比较器COMP1所接收到的数据信号DQ从L电平VL1向H电平VH1转变。
暂且考虑从图5中省略时间常数附加电路24的构成。该构成中，如图9(b)中单点链线所示，在迟于时间点t1～t4的时间点t2～t6的期间内，负载电路22的晶体管M3的栅极电位从H电平VH2向L电平VL2转变。另外，如图9(c)中单点链线所示，在时间点t2～t6的期间内，节点N5的电位从H电平VH3向L电平VL3转变。与此相对应，如图9(d)中单点链线所示，在迟于时间点t2～t6的时间点t3～t8的期间内，输出数据信号DQ1从L电平VL4向H电平VH4转变。
相对于此，在包含时间常数附加电路24的图5的构成中，如图9(b)中实线所示，晶体管M3的栅极电位的波形的斜率变得更加平缓，如图9(c)中实线所示，能够使节点N5的电位的波形下冲，从而能够使其斜率变得更加陡峭。也就是说，晶体管M3的栅极电位在更迟的时间点t2～t8的期间内，从H电平VH2向L电平VL2转变，节点N5的电位在更早的时间点t2～t5的期间内，从H电平VH3向L电平VL3转变。与此相对应，如图9(d)中实线所示，在更早的时间点t3～t7的期间内，输出数据信号DQ1从L电平VL4向H电平VH4转变。
也就是说，能够以高增益、宽频带将输入数据信号DQ放大，而不增加供给到输入电路221的电源电流，从而能够提高输出数据信号DQ1波形的上升的压摆率。结果，以较低的耗电便能够抑制传送到数据锁存器225的数据信号DQ2的抖动。
另外，在图9(a)所示的时间点t11～t14的期间内，由比较器COMP1所接收到的数据信号DQ从H电平VH1向L电平VL1转变。
暂且考虑从图5中省略时间常数附加电路24的构成。该构成中，如图9(b)中单点链线所示，在迟于时间点t11～t14的时间点t12～t16的期间内，负载电路22的晶体管M3的栅极电位从L电平VL2向H电平VH2转变。另外，如图9(c)中单点链线所示，在时间点t12～t16的期间内，节点N5的电位从L电平VL3向H电平VH3转变。与此相对应，如图9(d)中单点链线所示，在迟于时间点t12～t16的时间点t13～t18的期间内，输出数据信号DQ1从H电平VH4向L电平VL4转变。
相对于此，在包含时间常数附加电路24的图5的构成中，如图9(b)中实线所示，晶体管M3的栅极电位的波形的斜率变得更加平缓，如图9(c)中实线所示，能够使节点N5的电位的波形过冲，从而能够使其斜率变得更加陡峭。也就是说，晶体管M3的栅极电位在更迟的时间点t12～t18的期间内，从L电平VL2向H电平VH2转变，节点N5的电位在更早的时间点t12～t15的期间内，从L电平VL3向H电平VH3转变。与此相对应，如图9(d)中实线所示，在更早的时间点t13～t17的期间内，输出数据信号DQ1从H电平VH4向L电平VL4转变。
也就是说，能够以高增益、宽频带将输入数据信号DQ放大，而不增加供给到输入电路221的电源电流，从而能够提高输出数据信号DQ1波形的下降的压摆率。结果，以较低的耗电便能够抑制传送到数据锁存器225的数据信号DQ2的抖动。
如上所述，实施方式中，在半导体集成电路132中，在输入电路221的比较器COMP1的第二放大器20内的负载电路22与中间节点N5之间追加时间常数附加电路24。时间常数附加电路24将时间常数附加于负载电路22与中间节点N5之间，以便提升从负载电路22到中间节点N5的信号传输的特性。由此，能够以高增益、宽频带将输入数据信号DQ放大，而不增加供给到输入电路221的电源电流，从而能够提高输出数据信号DQ1波形的压摆率。结果，以较低的耗电便能够抑制传送到数据锁存器225的数据信号DQ2的抖动。也就是说，半导体集成电路132中，既能抑制抖动又能兼顾抑制消耗电力。
此外，时间常数附加电路24中的电阻元件R1也可以是电阻值可以根据指定的控制信号改变的可变电阻元件。例如，通过准备多组电阻元件及开关的串联连接，并将这多组并联连接构成电阻元件R1，能够使电阻元件R1为可变电阻元件。
或者，也可以在输入电路221i的比较器COMP1i的第二放大器20i中，如图10所示，时间常数附加电路24i进而具有电容元件C1。图10是表示实施方式的第1变化例中的输入电路221i的构成的图。电容元件C1的一端电连接于线路LN1，另一端电连接于接地电位。根据该构成，时间常数附加电路24i也能够将时间常数附加于负载电路22与中间节点N5之间，以便提升从负载电路22到中间节点N5的信号传输的特性。
或者，也可以在输入电路221j的比较器COMP1j的第一放大器10j及第二放大器20j中，如图11所示，使各放大器的各晶体管的极性相对于图5反转。图11是表示实施方式的第2变化例中的输入电路221j的构成的图。
第一放大器10j中，差动电路11j的晶体管M5j及晶体管M6j分别可以由NMOS晶体管所构成。电流源CSj可以由NMOS晶体管等晶体管M10j所构成。晶体管M10j的源极电连接于接地电位。负载电路12的元件Z11j及元件Z12j各自的另一端电连接于电源电位。
第二放大器20j中，差动电路21j的晶体管M1j及晶体管M2j分别可以由NMOS晶体管所构成。元件Z1j及元件Z3j各自的另一端电连接于接地电位。负载电路22j的晶体管M3j可以由PMOS晶体管所构成。元件Z2j的另一端电连接于电源电位。负载电路23j的晶体管M4j可以由PMOS晶体管所构成。元件Z4j的另一端电连接于电源电位。时间常数附加电路24j具有寄生电容Cpj代替寄生电容Cp(参照图5)。寄生电容Cpj是线路LN1及晶体管M3j与GND电位之间寄生地形成的等效电容成分。
根据该构成，时间常数附加电路24j也能够将时间常数附加于负载电路22j与中间节点N5之间，以便提升从负载电路22j到中间节点N5的信号传输的特性。
或者，输入电路221的比较器COMP1也可以是图5所示的第一放大器10与图11所示的第二放大器20j组合而成的构成。根据该构成，时间常数附加电路24j也能够将时间常数附加于负载电路22j与中间节点N5之间，以便提升从负载电路22j到中间节点N5的信号传输的特性。
或者，输入电路221的比较器COMP1也可以是图11所示的第一放大器10j与图5所示的第二放大器20组合而成的构成。根据该构成，时间常数附加电路24也能够将时间常数附加于负载电路22与中间节点N5之间，以便提升从负载电路22到中间节点N5的信号传输的特性。
或者，也可以在输入电路221k的比较器COMP1k中，如图12所示，第一放大器10k为差动输入、差动输出型放大器。第一放大器10k具有差动电路11k代替差动电路11(参照图5)。差动电路11k利用晶体管M5的栅极接收数据信号/DQ代替参照信号VREF。数据信号/DQ是与利用晶体管M6的栅极所接收的数据信号DQ极性相反的信号。例如，第一放大器10k根据数据信号DQ低于数据信号/DQ的情况，使P侧的信号IMP高于参照信号VREF，使N侧的信号IMN低于参照信号VREF。第一放大器10k根据数据信号DQ高于数据信号/DQ的情况，使P侧的信号IMP低于参照信号VREF，使N侧的信号IMN高于参照信号VREF。由此，第一放大器10k根据差动信号DQ、/DQ产生差动信号IMP、IMN并将这些信号供给到第二放大器20。第二放大器20的动作与实施方式相同。也就是说，根据该构成，时间常数附加电路24也能够将时间常数附加于负载电路22与中间节点N5之间，以便提升从负载电路22到中间节点N5的信号传输的特性。
对本发明的若干实施方式进行了说明，但这些实施方式仅作为例被提出，并不意在限定发明范围。这些新颖的实施方式可以通过其它各种方式实施，在不脱离发明主旨的范围内可以进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，并且也包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
10、10j、10k:第一放大器
20、20i、20j:第二放大器
24、24i、24j:时间常数附加电路
120:半导体存储装置
132:半导体集成电路
221:输入电路。

Claims (8)

1.一种半导体集成电路，
具备输入电路，所述输入电路具有第1放大器、及电连接于所述第1放大器的第2放大器，且
所述第2放大器
具有：
第1晶体管，栅极电连接于所述第1放大器的第1节点；
第2晶体管，栅极电连接于所述第1放大器的第2节点；
第3晶体管，配置在所述第1晶体管的漏极侧；
第4晶体管，配置在所述第2晶体管的漏极侧；及
时间常数附加电路，电连接于所述第3晶体管的栅极与所述第3晶体管的漏极及所述第4晶体管的栅极之间。
2.根据权利要求1所述的半导体集成电路，其中
所述时间常数附加电路具有电阻元件，所述电阻元件的一端电连接于所述第3晶体管的栅极，另一端电连接于所述第3晶体管的漏极及所述第4晶体管的栅极。
3.根据权利要求2所述的半导体集成电路，其中
所述时间常数附加电路进而具有电容元件，所述电容元件的一端电连接于所述第3晶体管的栅极。
4.根据权利要求1至3中任一项所述的半导体集成电路，其中
所述第3晶体管及所述第4晶体管经由所述时间常数附加电路构成电流镜电路。
5.根据权利要求1至3中任一项所述的半导体集成电路，其中
所述第1放大器
具有：
第5晶体管，漏极电连接于所述第1节点，且利用栅极接收参照信号；及
第6晶体管，漏极电连接于所述第2节点，且利用栅极接收数据信号。
6.根据权利要求1至3中任一项所述的半导体集成电路，其中
所述第1放大器
具有：
第5晶体管，漏极电连接于所述第1节点，且利用栅极接收第1数据信号；及
第6晶体管，漏极电连接于所述第2节点，且利用栅极接收第2数据信号。
7.根据权利要求1至3中任一项所述的半导体集成电路，其
进而具备电连接于所述第2放大器的反相器。
8.一种半导体存储装置，其具备：
存储单元阵列、及
配置在所述存储单元阵列的周边的根据权利要求1至7中任一项所述的半导体集成电路。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187423A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Input buffer for semiconductor memory device and flash memory device including the same
CN107516541A (zh) * 2016-06-17 2017-12-26 东芝存储器株式会社 半导体存储装置
CN108109649A (zh) * 2011-08-29 2018-06-01 瑞萨电子株式会社 半导体集成电路器件
CN108630264A (zh) * 2017-03-15 2018-10-09 东芝存储器株式会社 半导体存储装置
CN109509501A (zh) * 2017-09-14 2019-03-22 东芝存储器株式会社 半导体存储装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2205210B (en) * 1987-05-27 1991-04-24 Mitsubishi Electric Corp Amplifier circuit including single capacitor for dc differential-input balance
JP5094441B2 (ja) 2008-01-21 2012-12-12 株式会社日立製作所 演算増幅器
US8766746B2 (en) 2011-09-21 2014-07-01 Fujitsu Limited Active inductor
US9588533B2 (en) 2012-07-31 2017-03-07 Entropic Communications, Llc High unity gain bandwidth voltage regulation for integrated circuits
US9431968B2 (en) 2013-03-15 2016-08-30 Integrated Device Technology, Inc. Methods and apparatuses for slew rate enhancement of amplifiers
US9356562B2 (en) 2014-01-30 2016-05-31 Apple Inc. Family of slew-enhanced operational transconductance amplifiers
US9767888B1 (en) 2016-12-30 2017-09-19 Cadence Design Systems, Inc. Methods and devices for high-sensitivity memory interface receiver
JP2019169208A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置
US10840012B2 (en) * 2018-11-21 2020-11-17 Eaton Intelligent Power Limited Single input circuit for receiving output from a di/dt sensor or current transformer and circuit breaker including same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108109649A (zh) * 2011-08-29 2018-06-01 瑞萨电子株式会社 半导体集成电路器件
US20150187423A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Input buffer for semiconductor memory device and flash memory device including the same
CN107516541A (zh) * 2016-06-17 2017-12-26 东芝存储器株式会社 半导体存储装置
CN108630264A (zh) * 2017-03-15 2018-10-09 东芝存储器株式会社 半导体存储装置
CN109509501A (zh) * 2017-09-14 2019-03-22 东芝存储器株式会社 半导体存储装置

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