CN108109649A - 半导体集成电路器件 - Google Patents

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Abstract

本发明涉及一种半导体集成电路器件。本发明公开了一种改善差分放大电路输出信号特性的方法。在输入数据信号为“Low”电平时，流经晶体管16的电流I1的电流将会减少，且电阻14和电阻14a的连接部(节点D)的电位将变高。将所述电位输入(负反馈)到晶体管18的栅极而使该栅极电位变高，由此便可调大尾电流量I_TAIL。在输入数据信号为“High”电平时，由于电流I1的电流过多而使节点D的电位下降。因此，晶体管18的栅极电位(负反馈)将下降，而可调小尾电流量I_TAIL。所以，可通过输入波形的上升沿和下降沿来缩短与输出波形之间的延迟时间的差。

Description

半导体集成电路器件
本申请是申请号为201210309382.7、申请日为2012年8月28日、名称为“半导体集成电路器件”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体集成电路器件，尤其是涉及一种用于连接其他半导体集成电路器件的接口电路的有效的技术。
背景技术
在将SDRAM(Synchronous Dynamic Random Access Memory)等半导体集成电路器件连接到微机等半导体集成电路器件上时，各个器件内必须具备接口电路。所述接口电路是按照各类SDRAM的国际标准规格的规定来设计的。
SDRAM的标准规格有DDR(Double Data Rate:双数据速率)规格、DDR2规格、DDR3规格、LPDDR(Low Power Double Data Rate：低功耗双数据速率)规格及LPDDR2规格等。
DDR规格具有在时钟信号的上升和下降时可同时进行数据读写的DDR功能，并可以以SDRAM的内部的时钟频率的2倍的速度传送数据。
由于DDR2规格中，向外部输出时的时钟频率为SDRAM的内部时钟频率的2倍的速度，所以可以4倍的速度进行数据传送。DDR3规格中，向外部输出时时钟频率为SDRAM的内部的时钟频率的4倍的速度，所以可以8倍的速度进行数据传送。
近年来，SDRAM的数据传送速度正向高速化进化，同时，也要求更高可靠性的数据传送技术。在具有DDR功能的SRAM中，为了在时钟信号的Rise边沿(波形上升沿)和Fall边沿(波形下降沿)两边读取数据，不仅需要考虑时钟信号的Rise边沿和数据的Rise边沿以及Fall边沿两者之间的定时容限，还需考虑时钟信号的Fall边沿和数据的Rise边沿以及Fall边沿之间的定时容限。
而且，在LPDDR2规格时，外部时钟信号的频率最高为533MHz(数据传送速度为1066Mbps)，DDR3SDRAM时限定为最高只可达到外部时钟信号的频率800MHz(数据传送速度为1600Mbps)。随着数据传送速度的高速化而导致数据传送期间变短，因此越来越难于确保定时容限。
专利文献1日本特开2000－156082号公报
发明内容
对于具有DDR功能的SDRAM的接口电路中，如专利文献1所记载的，使用了具有差分放大电路的输入缓冲器电路。其中，所述差分放大电路一端的输入端子接收单端输入信号，而另一端输入端子接收基准电压。
所述差分放大电路中，在输入信号的电压比基准电压时大(输入信号为“High”电平)及小(输入信号为“Low”电平)时，差分放大器的输出信号的特性也有所不同。具体地说就是，差分放大电路中，从输入信号的波形的上升沿开始到对其响应且输出信号的波形发生变化为止的响应时间与从输入信号的波形下降沿开始到对其响应且输出信号的波形发生变化为止的响应时间之间，存在差异。
半导体集成电路器件通过多条用于传送数据的信号线与SDRAM连接。因此，半导体集成电路器件的接口电路中，每条总线上都设有输入缓冲器电路。为了在半导体集成电路器件内正确读取多个位的数据，优选在多个输入缓冲器电路在几乎相同时序里分别输出输出信号。
但是，如上所述的差分放大电路中，如果在输入信号的波形的上升沿和下降沿之间的响应时间存在差异时，则在多个输入缓冲器电路之间，所述输出信号的时序将出现偏差，从而导致引脚之间出现歪斜。这是造成定时容限降低的原因之一。
因此，本发明的目的是改善差分放大电路的输出信号的特性。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书所公开的发明中具有代表性的实施方式的概要。本发明的差分放大电路具有接收来自外部连接端子的输入信号的第1差分输入部和接收基准电压的第2差分输入部，而且，所述差分放大电路检测第1差分输入部中产生的电流并反馈到尾电流源以及控制尾电流。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所获得的效果。简单说，本发明可以改善差分放大电路的输出信号的特性。
附图说明
图1所示的是本发明实施方式1中的半导体集成电路器件1以及半导体集成电路器件2的结构之一例的框图。
图2所示的是图1中的半导体集成电路器件1和半导体集成电路器件2的连接部分的说明图。
图3A和图3B所示的是图2的I/O模块中的结构之一例的说明图。
图4所示的是本发明者研究时用作I/O模块的输入缓冲器之一例的说明图。
图5A至图5C所示的是图4的差分放大器电路中DC特性之一例的说明图。
图6所示的是图4的差分放大器电路中输入波形和输出波形之一例的说明图。
图7所示的是图3A和图3B的输入缓冲器中的结构之一例的以往电路图。
图8A至图8C所示的是图7的差分放大器电路中DC特性之一例的说明图。
图9所示的是图7的差分放大器电路中输入波形及输出波形的时序之一例的说明图。
图10所示的是本发明的实施方式1中输入缓冲器之一例的说明图。
图11所示的是本发明的实施方式2中被输入时钟信号的I/O模块的结构之一例的说明图。
图12所示的是本发明的实施方式3中被输入时钟信号的I/O模块结构之一例的说明图。
图13所示的是图12的I/O模块中设定的延迟调整电路的运行例的说明图。
图14所示的是本发明的实施方式1中差分放大电路的基本结构的说明图。
符号说明
1 半导体集成电路器件
1a I/O区域
2 半导体集成电路器件
2a I/O模块部
2a1～2a9 I/O模块
2b 存储器内部电路
3 内核区域
4 CPU
5 RAM
6 存储器接口控制器
61～69 触发器部
7 基准电压生成电路
8 I/O模块部
81～89 I/O模块
9 输入缓冲器
10 输出缓冲器
11 差分放大电路
12 差分放大电路
13 逆变器
14 电阻
14a 电阻
15 电阻
16 晶体管
17 晶体管
18 晶体管
19 晶体管
20 晶体管
21 晶体管
22 晶体管
23 晶体管
24 晶体管
25 晶体管
26 晶体管
27 晶体管
28 晶体管
29 晶体管
30 输入缓冲器
31 输入缓冲器
32 输出缓冲器
33 输出缓冲器
34 延迟调整电路
35 逆变器
36 逆变器
37 逆变器
38 逆变器
39 逆变器
40 逆变器
PAD 焊垫
P1 焊垫
P2 焊垫
100 输入缓冲器
101 差分放大电路
102 差分放大信号
103 逆变器
104 电阻
105 电阻
106 晶体管
107 晶体管
108 晶体管
109 晶体管
110 晶体管
111 晶体管
112 晶体管
113 晶体管
114 晶体管
115 晶体管
116 晶体管
具体实施方式
下面参照附图来说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。
(实施方式1)
图1所示的是本发明实施方式1中的半导体集成电路器件1以及半导体集成电路器件2的结构之一例的框图。图2所示的是图1中的半导体集成电路器件1和半导体集成电路器件2的连接部分的说明图。图3A和图3B所示的是图2的I/O模块中的结构之一例的说明图。图4所示的是本发明研究时用作I/O模块的输入缓冲器之一例的说明图。图5A至图5C所示的是图4的差分放大器电路中DC特性之一例的说明图。图6所示的是图4的差分放大器电路中输入波形和输出波形之一例的说明图。图7所示的是图3A和图3B的输入缓冲器中的结构之一例的以往电路图。图8A至图8C所示的是图7的差分放大器电路中DC特性之一例的说明图。图9所示的是图7的差分放大器电路中输入波形及输出波形的时序之一例的说明图。
下面详细说明实施方式的内容。
实施方式1中，如图1所示，具有微机等的半导体集成电路器件1与半导体集成电路器件2连接。所述半导体集成电路器件2例如可为具有DDR、DDR2、DDR3、LPDDR2等DDR功能的SDRAM、或者具有DDR功能的闪存、MRAM(Magnetic Random Access Memory，磁性随机存储器)，FeRAM(Ferroelectric Random Access Memory，铁电随机存储器)等的非易失性存储器。一般情况下，半导体集成电路器件1和半导体集成电路器件2分别以不同的封装安装在印刷基板上而相互连接，例如，可作为多芯片模块而在一个封装内进行连接。
半导体集成电路器件1的4个边部上分别设置有I/O区域1a。半导体集成电路器件1中，内核区域3以被I/O区域1a包围的方式形成。另外，图1中除了示出结构外还示出了布局(配置)情况。
内核区域3为具有多个内部电路的结构。如CPU4、RAM5、存储器接口控制器6、以及基准电压生成电路7(图2)等。
CPU4主要控制半导体集成电路器件1。RAM5是一种易失性半导体存储器，主要用于临时保存数据。
另外，I/O区域1a中，分别设置有与外部进行信号输入输出的多个I/O模块。I/O模块如为长方形形状，且以一个短边侧与半导体芯片的任意一个边平行的方式按直线状排列。
半导体集成电路器件1包括I/O模块部8，所述I/O模块部8具有与半导体集成电路器件2连接的多个I/O模块。所述I/O模块部8为与半导体集成电路器件2的接口电路，且分别连接于I/O模块部2a。所述I/O模块部2a具有作为所述半导体集成电路器件2上的接口电路的多个I/O模块。存储器接口控制器6根据CPU4等的控制，对后述的I/O模块部8的动作进行控制。基准电压生成电路7为一种生成供给I/O模块部8的基准电压VREF的电路。
图2所示的是图1中的半导体集成电路器件1和半导体集成电路器件2的连接部分中，将从半导体集成电路器件2读取的数据输入半导体集成电路器件1时的动作说明图。虽然图中并未示出，但是将从半导体集成电路器件1输出的数据写入半导体集成电路器件2时发送和接收为相反的关系。
半导体集成电路器件1中设有将数据信号DQ0～DQ7进行输入输出的I/O模块81～88、以及将用于数据传送的时钟信号即数据选通信号DQS、DQSB进行输入输出的I/O模块89。同样地，半导体集成电路器件2中设有将数据信号DQ0～DQ7进行输入输出的I/O模块2a1～2a8、以及将时钟信号DQS、DQSB进行输入输出的I/O模块2a9。其中，所述I/O模块2a1～2a9与存储器内部电路2b连接。
将存储器接口控制器6输出的9之输入部和输出缓冲器分别输入I/O模块81～89，允许输入信号IE是一种控制构成I/O模块的输入缓冲器运行的信号。而且，还将基准电压生成电路7生成的基准电压VREF提供给I/O模块81～89。
存储器接口控制器6中设置有触发器部61～69。图2所示的存储器接口控制器6中，仅示出了与I/O模块81～89的输入缓冲器侧连接的结构，而省略了与I/O模块81～89的输出缓冲器侧连接的结构。
触发器部61～69分别由2个触发器(FF1，FF2)构成。例如，在与I/O模块81连接的触发器部61中，将从I/O模块81输出的内部数据信号DQI0分别输入到触发器FF1、FF2的数据引脚。
另外，将从I/O模块89输出的内部时钟信号DQSIB输入到触发器FF1的时钟输入端子，将从I/O模块89输出的内部时钟信号DQSI输入到触发器FF2的时钟输入端子。内部时钟信号DQSIB为内部时钟信号DQSI的反转信号。触发器FF1、FF2的输出端子共同连接于触发器部的输出端子DQL0，并将数据输出到RAM5等。
由于触发器部62～69和I/O模块82～89的连接结构与触发器部61和I/O模块81时的连接结构相同，所以在此不再进行重复说明。
下面说明读取图2中的数据时(从半导体集成电路器件2向半导体集成电路器件1传送数据)的动作。
读取数据时，从存储器内部电路2b开始与存储器内部时钟同步输出数据。此时，如通过DDR数据传送方式将所输出的数据传送到半导体集成电路器件1。
此时，假定条件是从存储器内部电路2b向I/O模块2a1～2a8平行地设置有多条总线，且每1条总线具有1bit的数据。
将其中的2条总线(2bit)合为1条，并以2倍的频率进行数据传送。对应数据而输出时钟信号，但在DDR数据传送方式时，差分的时钟信号为从I/O模块2a8向半导体集成电路器件1侧发送。
此时，假设所述差分时钟信号为时钟信号DQS、DQSB。时钟信号DQS、DQSB为DDR时，与存储器内部时钟为相同频率(为DDR2时的2倍、DDR3时的4倍频率)。
差分时钟信号DQS、DQSB以及数据信号DQ0～DQ7经由半导体集成电路器件1的I/O模块81～89被取到所述半导体集成电路器件1内。
如上所述，向各个I/O模块81～89提供基准电压生成电路7所生成的基准电压VREF，并以所述基准电压VREF为基准，将所输入的信号取到内部。
从I/O模块89输出的半导体集成电路器件1的内部时钟信号DQSI、DQSIB被输入到存储器接口控制器6的触发器部61～69中的各触发器FF1、FF2。
半导体集成电路器件1的内部输入数据信号DQI0～DQI7中，通过触发器部61～69的触发器FF1、FF2来对照内部时钟信号DQSI、DQSIB的信号上升时序来分别取数据。通过所述取数据的动作，都可在时钟信号DQS、DQSB的每1/2个周期来读取数据。
图3A和图3B所示的是图2的I/O模块81(～89)中的结构之一例的说明图。
如图所示，I/O模块81(～89)由输入缓冲器9及输出缓冲器10构成。其中，输入缓冲器9的输入部和输出缓冲器10的输出部共同连接于焊垫PAD，所述焊垫PAD连接于半导体集成电路器件1的外部连接端子即I/O端子。
如图3A所示，数据信号用的I/O模块81(～88)中，向输入缓冲器9输入基准电压生成电路7所生成的基准电压VREF、以及允许输入信号IE。接着，输入缓冲器9的输出部及输出缓冲器10的输入部分别与存储器接口控制器6连接。
另外，如图3B所示，时钟信号用的I/O模块89由输入缓冲器9及输出缓冲器10、10a构成，且向输入缓冲器9被输入差分时钟信号。数据信号用的I/O模块和时钟信号用I/O模块的不同点是：数据信号用的I/O模块中，输入缓冲器将基准电压VREF和输入信号的差分进行放大，而时钟信号用I/O模块的输入缓冲器将差分信号之间的差分进行放大。
图14所示的是与本实施方式相关的差分放大电路之一例的电路结构图。其中，将输入信号输入到第1差分输入部即晶体管16的栅极，将基准电压输入到第2差分放大部即晶体管17的栅极，并以此构成差分信号输入部。晶体管16的源极端子及晶体管17的源极端子与作为尾电流源的晶体管18的漏极端子连接，来自晶体管16的电流及晶体管17的电流经由晶体管18流向电源电压VSSQ。如果输入具有电源电压VDDQ及电源电压VSSQ的电压摆幅的输入信号，则差分放大电路的动作点电压对应于输入信号的电压而发生特性的变化。其特征在于，为了缓和所述特性的变化，对应输入信号来控制输入晶体管18的栅极电压，便可控制尾电流。
图4所示的是本发明研究者所研究的I/O模块中所用的输入缓冲器9之一例的说明图。
输入缓冲器9为具有2个差分放大电路11、12以及逆变器13的结构。本例中使用了2个差分放大电路，但也可根据所需的增益，使用1个或3以上差分放大电路的结构。
差分放大电路11为将图14所示的差分放大电路增加了可用作输入缓冲器功能的电路。差分放大电路11除了用作负载元件的电阻14、14a、15及用作输入晶体管的晶体管16、17，以及用作成为尾电流源的尾晶体管的晶体管18以外，还有用于控制输入动作的晶体管19的结构，而差分放大电路12由晶体管20～24构成。另外，逆变器13由晶体管25、26构成。
晶体管20、21、25由P沟道MOS(Metal Oxide Semiconductor)晶体管构成，晶体管16～19、22～24、26由N沟道MOS晶体管构成。
电阻14、15的一个连接部、晶体管20的一个连接部、晶体管21的一个连接部、晶体管25的一个连接部以及晶体管20、21、25的背栅极上分别与电源电压VDDQ连接。
电阻14的另一连接部与电阻14a的一个连接部连接。所述电阻14a的另一连接部分别与晶体管16的一个连接部及晶体管23的栅极连接。电阻15的另一连接部分别与晶体管17的一个连接部及晶体管22的栅极连接。
晶体管16的栅极为差分放大电路11的一个输入端子，并将从半导体集成电路器件2输出的信号进行输入；晶体管17的栅极为差分放大电路11的另一输入端子，并输入基准电压生成电路7所生成的基准电压VREF。
晶体管16的另一连接部以及晶体管17的另一连接部上与晶体管18的一个连接部连接，且所述晶体管18的另一连接部与晶体管19的另一连接部连接。
晶体管18的栅极上与电阻14和电阻14a的连接部(节点D)连接，且晶体管18的另一连接部上与晶体管19的一个连接部连接。
另外，将从存储器接口控制器6输出的允许输入信号IE输入到晶体管19的栅极。晶体管19的另一连接部以及晶体管16、17、18、19的背栅极上分别与基准电位VSSQ连接。
晶体管20的另一连接部上分别与晶体管22的一个连接部、晶体管25的栅极以及晶体管26的栅极连接。晶体管20的栅极上分别与晶体管21的栅极、所述晶体管21的另一连接部以及晶体管23的一个连接部连接。
晶体管22的另一连接部分别与晶体管23的另一连接部及晶体管24的一个连接部连接。
输入允许输入信号IE被输入到晶体管24的栅极。另外，晶体管24的另一连接部、所述晶体管24的背栅极以及晶体管22、23的背栅极分别与基准电位VSSQ连接。
而且，晶体管25的另一连接部与晶体管26的一个连接部连接，且所述连接部为输入缓冲器9的输出部。晶体管26的另一连接部以及背栅极分别与基准电位VSSQ连接。
如图4所示，输入缓冲器9的规格为通过使用了基准电源VREF的差分放大电路来进行接收。第1级的差分放大电路11的结构为：晶体管17的栅极与基准电压VREF连接，而向另一个晶体管16的栅极输入信号。
为上述例时，由于第1级的差分放大电路11中无法确保增益，所以第2级的差分放大电路12具有为确保必要增益的结构。所述差分放大电路12为电流反射镜型电路，其对信号进行放大，以使发送到后级的逆变器13的信号具有足够的摆幅。
经差分放大电路12放大的信号由逆变器13进行反转，并输出具有输入缓冲器9的电源电压VDDQ―基准电位VSSQ的电压摆幅的输出信号。
下面对本实施方式的输入缓冲器9中设定的差分放大电路11的动作进行说明。
如图所示，输入缓冲器9的差分放大电路11为将信号向晶体管18的栅极进行负反馈的结构。所述晶体管18使用了作为尾电流源的尾晶体管。
首先，通过向晶体管19的栅极输入允许输入信号IE，则输入缓冲器9为可运行的状态。接着，输入数据信号为“Low”电平时，流经晶体管16的电流I1(源极－漏极间的电流IDS)将减少，且电阻14和电阻14a的连接部(节点D)的电位将变高。由于所述电位被输入(负反馈)到晶体管18的栅极，所以通过提高所述晶体管18的栅极电位，则可调高尾电流量I_TAIL。
接着，在输入数据信号为“High”电平时，由于流过过多电流I1，所以节点D的电位将降低。由此，由于晶体管18的栅极电位(负反馈)将下降，由此则可调小尾电流量I_TAIL。
图5A至图5C所示的是差分放大电路11中，使输入电压发生变化时的DC特性之一例的说明图。
图5A所示的是输入差分放大电路11的输入数据信号(以实线表示)和基准电压VREF(以虚线表示)的特性，图5B所示的是电阻14a与晶体管16的连接部(图4的节点A)的电位(以实线表示)、电阻15与晶体管17的连接部(图4的节点B)的电位(以虚线表示)、以及晶体管16，17，18的连接部(节点C)的电位(以点划线表示)的特性，图5C所示的是流经晶体管18的尾电流I_TAIL(以实线表示)、流经晶体管16的电流I1(以虚线表示)、以及流经晶体管17的电流I2(以点划线表示)的特性。
图5A中的实线表示的是输入差分放大电路11的输入数据信号，DC电压在0V(基准电位VSSQ)～电源电压VDDQ之间变动。相反地，电源电压VREF(虚线)则保持基本不变的电压值。
此时，节点A～C的各电压为如图5B所示的波形，电流I1、I2、I_TAIL各电流为如图5C所示的波形。
如上所述，差分放大电路11中，当输入数据信号为“Low”电平时，电流I1的电流量减少而节点D(图4)的电位变高，结果，导致晶体管18的栅极电位变高而使电流量增加。
另外，如果输入数据信号变为“High”，由于电流I1将增多而使节点D的电位降低，结果，将因晶体管18的栅极电位降低而导致尾电流量I_TAIL减少。
因此，如图5A至图5C所示，差分放大电路11中，不管是输入数据信号为“Low”(输入数据信号的电压比基准电压VREF低时)、或输入数据信号为“High”(输入数据信号的电压比基准电压VREF高时)的情况下，也可减小图5B所示的节点C的电压及图5C所示的尾电流I_TAIL的变动幅度。
如上所述，通过使晶体管18做负反馈运行而减小节点C的电压及尾电流I_TAIL的变动幅度，则可如图6所示，使输入差分放大电路11的输入数据信号的波形的上升沿到输出信号的波形的上升沿之间的延迟T1，与从输入数据信号的波形的下降沿到输出信号的波形的下降沿之间的延迟T2之间的延迟差变小，从而可降低输入触发器的信号歪斜。
图7为一比较例图，所示的是图3A和图3B的输入缓冲器9的以往电路图结构之一例。
如图所示，输入缓冲器100由差分放大电路101、102及逆变器103构成。其中，差分放大电路101由电阻104、105及晶体管106～108构成，差分放大电路102由晶体管109～113构成。
另外，逆变器103由晶体管114、115构成。晶体管106～108、111～113、115由N沟道MOS晶体管构成，晶体管109、110、114由P沟道MOS晶体管构成。
电阻104、105的一个连接部、晶体管109、110的一个连接部、晶体管114的一个连接部以及晶体管109、110、114的背栅极分别与电源电压VDDQ连接。
电阻104的另一连接部分别与晶体管106的一个连接部以及晶体管112的栅极连接。电阻105的另一连接部分别与晶体管107的一个连接部以及晶体管111的栅极连接。
将半导体集成电路器件2输出的信号输入晶体管106的栅极，将基准电压VREF输入晶体管107的栅极。
晶体管106的另一连接部以及晶体管107的另一连接部上分别与晶体管108的一个连接部连接，而且，为了输入定电压而与所述晶体管108的栅极连接。另外，晶体管108的另一连接部以及晶体管106～108的背栅极上分别与基准电位VSSQ连接。
晶体管109的另一连接部分别与晶体管111的一个连接部以及晶体管114、115的栅极连接。晶体管109的栅极上分别与晶体管110的栅极、晶体管110的另一连接部以及晶体管112的一个连接部连接。
晶体管111、112的另一连接部上与晶体管113的一个连接部连接，且为了输入定电压而与所述晶体管113的栅极连接。另外，晶体管113的另一连接部与背栅极、以及晶体管111、112的背栅极上分别与基准电位VSSQ连接。
晶体管114的另一连接部与晶体管115的一个连接部连接，且所述连接部成为输入缓冲器100的输出部。另外，晶体管115的另一连接部及背栅极上分别与基准电位VSSQ连接。
如为图7的输入缓冲器100所示的结构时，第一级的差分放大电路101存以下问题，即在输入数据信号的波形上升时和波形下降时的动作不平衡的问题。
图8A至图8C所示的是图7的差分放大电路101中的DC特性之一例的说明图，图9所示的是差分放大电路101中输入数据信号和输出信号的波形时序之一例的说明图。
图8A中的实线表示的是输入数据信号，DC电压在基准电位VSSQ～电源电压VDDQ之间变动。相反地，虚线所示的基准电压VREF则保持基本不变的电压值。
此时，各节点A1～C1的电压为如图8B所示的电压波形，电流I11、I21、I_TAIL1为如图8C所示的电流波形。其中，节点A1为电阻104和晶体管106之间的连接部，节点B1为电阻105和晶体管107之间的连接部，节点C1为晶体管106～108的连接部。
另外，电流I11为流经晶体管106的电流，电流I21为流经晶体管107的电流，电流I_TAIL1为流经晶体管108的尾电流。
输入数据信号为Low信号时，由于晶体管106为OFF状态，所以节点A的电位上升到电源电压VDDQ，而相反一侧的节点B的电位则被拉伸到基准电位VSSQ侧。
另外，输入数据信号为High信号时，则输入侧的晶体管116为ON状态，例如，在为0.6V以上的电位时流经输入侧的晶体管106的电流将增多，且节点A的电位将被拉伸到基准电位VSSQ侧，节点B的电位将被拉伸到电源电压VDDQ侧。
但是，如图8C所示，由于基准电压VREF为基本不变的电压，所以在输入数据信号的电位为High信号时则全体的电流量将增多，而在输入数据信号为Low信号时电流量将减少。
因此，节点C(节点C为尾晶体管即晶体管108的漏极)的电压及尾电流在输入数据信号为“High”及“Low”电平时将出现很大的变动。因此，如图9所示，从输入数据信号的波形的上升沿到输出信号的波形的上升沿之间的延迟T3、从输入数据信号的波形的下降沿到输出信号的波形的下降沿之间的延迟T4的差异也将很大。由于输入每个引脚的输入数据为“High”或“Low”电平时存在很大差异，所以这是造成输入触发器的信号的引脚间的歪斜变大的原因。
另一方面，如图4所示的差分放大电路11中，通过向作为尾晶体管的晶体管18输入负反馈的动作，则节点C的电压变动将变小，从而可使延迟T1(图6)和延迟T2(图6)之间的差变小，所以可降低歪斜，以及改善输入触发器的时钟信号和数据信号的定时容限。
如上所述，根据实施方式1所述技术，可大幅度降低因输入缓冲器引起的信号歪斜，从而可降低数据读出不良等。
另外，由于还可降低因歪斜引起的定时容限降低而导致的半导体集成电路器件1的不良，所以在提高该半导体集成电路器件的成品率的同时还可提高其可靠性。
而且，实施方式1中虽然记载了在半导体集成电路器件1的I/O模块81～88上设置输入缓冲器的情况，但是，在半导体集成电路器件2的I/O模块2a1～2a8设置输入缓冲器时，也可为与图3A和图3B、图4相同的结构。
(实施方式1的变形例)
实施方式1中记载了在输入缓冲器9的差分放大电路11(图4)中，通过电阻14、14a来检测输入侧的电流的方法，下面说明不通过电阻来检测所述输入侧电流的技术。
图10所示的是本发明实施方式1的变形例中的输入缓冲器之一例的说明图。
输入缓冲器9由差分放大电路11a，12、以及逆变器13构成。
差分放大电路11a由电阻14a以及晶体管16～19、28、29构成。晶体管28、29由P沟道MOS晶体管构成。
晶体管28的一个连接部、晶体管29的一个连接部以及晶体管28、29的背栅极与电源电压VDDQ连接。且分别向晶体管28、29的栅极供给偏电压。接着，通过向晶体管28、29提供的偏电压来调整流经所述晶体管28、29的电流值。
晶体管28的另一连接部分别与电阻14a的一个连接部、以及晶体管18的栅极连接，晶体管29的另一连接部与晶体管17的一个连接部连接。
另外，由于差分放大电路11a中的晶体管16～19、差分放大电路12以及逆变器13中的连接结构也与实施方式1的图4相同，所以不再进行重复说明。
如上所述，图10的差分放大电路11a为将电阻14替换为P沟道MOS的晶体管28，并将电阻15替换为P沟道MOS的晶体管29的结构。另外，由于其动作与实施方式1的图4相同，所以不再进行重复说明。
如上所述，采用实施方式1的变形例，也可大幅降低因输入缓冲器引起的信号歪斜，从而可降低数据读出不良等。另外，由于可降低半导体集成电路器件1的不良，所以可提高半导体集成电路器件1的成品率及可靠性。
而且，实施方式1的变形例中，设置在半导体集成电路器件2的I/O模块2a1～2a8(图2)上的输入缓冲器也可为与图10相同的结构。
(实施方式2)
图11所示的是本发明的实施方式2中输入差分信号的I/O模块的结构之一例的说明图。
〈实施方式2的概要〉
下面说明本发明实施方式2的概要。实施方式2所说明的是一种具有I/O电路(I/O模块89)的半导体集成电路器件，所述I/O电路(I/O模块89)具有：输入差分信号的一端的第1输入缓冲器(输入缓冲器30)、输入差分信号的另一端的第2输入缓冲器(输入缓冲器31)、输入差分信号的一端的第1输出缓冲器(输出缓冲器32)以及输入差分信号的另一端的第2输出缓冲器(输出缓冲器33)。其中，所述第1输入缓冲器具有将所述差分信号中的第1信号(时钟信号DQS)进行放大后输出的第1差分放大电路，所述第2输入缓冲器具有将所述差分信号中的第1信号的反转信号即第2信号(时钟信号DQSB)进行放大后输出的第2差分放大电路。
下面，根据以上概要对实施方式进行详细说明。
下面说明本实施方式2中，输入输出信号为差分信号时的I/O模块的情况。输入输出信号为差分信号时的I/O模块例如可为，将从半导体集成电路器件2(图2)输出的时钟信号DQS、DQSB进行输入的I/O模块89(图2)。
图11所示的是I/O模块89的结构之一例的框图。
I/O模块89的输入信号为差分输入信号，如图所示，I/O模块89由输入缓冲器30、31及输出缓冲器32、33构成。
输入缓冲器30的输入部和输出缓冲器32的输出部共同连接于焊垫P1，所述焊垫P1与半导体集成电路器件1的外部连接端子即I/O端子连接；输入缓冲器31的输入部和输出缓冲器33的输出部共同连接于焊垫P2，所述焊垫P2与半导体集成电路器件1的外部连接端子即I/O端子连接。
经由焊垫P1将时钟信号DQS输入到输入缓冲器30，经由焊垫P2将时钟信号DQS的反转信号即时钟信号DQSB输入到输入缓冲器31。
另外，输入缓冲器30、31与I/O模块81～88中所用的输入缓冲器为同等的连接结构，由于与实施方式1的图4中的输入缓冲器9或图10中的输入缓冲器9相同，所以不再进行重复说明。其中，与图4的输入缓冲器9的唯一不同点是：输入缓冲器30中，时钟信号DQS被输入到晶体管16的栅极，输入缓冲器31中，时钟信号DQSB被输入到晶体管16的栅极。
为输入差分信号的一般的输入缓冲器时，如可为如下结构，即如图7所示，时钟信号DQS输入晶体管106的栅极，而时钟信号DQSB输入晶体管107的栅极。
另一方面，I/O模块89与I/O模块81～88的输入缓冲器9一样，在分别设置有2个输入缓冲器30、31的差分放大电路11中，将时钟信号DQS、DQSB作为基准电压VREF来进行检测，就可将从输入缓冲器9输出的数据信号与从I/O模块89的输入缓冲器30、31输出的时钟信号DQS、DQSB之间的延迟抑制在最小限度。
如上所述，实施方式3中，可降低差分信号即时钟信号DQS、DQSB和单端信号即输入数据信号之间的歪斜。而且，输入差分信号的是一般的输入缓冲器(差分放大电路)时为如下结构，即如图7所示，时钟信号DQS输入晶体管106的栅极，时钟信号DQSB输入晶体管107的栅极。即使差分信号使用一般的输入缓冲器，而单端信号使用实施方式1的输入缓冲器，虽然无法达到实施方式2的效果，但也可降低歪斜。
另外，实施方式2中，描述了设置在半导体集成电路器件1中的I/O模块89的输入缓冲器的情况，但设置在半导体集成电路器件2的I/O模块2a9上的输入缓冲器也可为与图4相同的结构。
(实施方式3)
图12所示的是本发明的实施方式3中被输入时钟信号的I/O模块结构之一例的说明图，图13所示的是图12的I/O模块中设定的延迟调整电路的运行例的说明图。
实施方式3中，I/O模块89为与实施方式2的图11相同的结构，为追加了延迟调整电路34的结构。延迟调整电路34由逆变器35～40构成。
分别将逆变器35～37以及逆变器38～40进行串联。逆变器35的输入部与输入缓冲器30的输出部连接，逆变器38的输入部与输入缓冲器31的输出部连接。从逆变器37的输出部输出信号ZB，从逆变器40的输出部输出信号Z。延迟调整电路34为将从输入缓冲器30输出的信号IN和从输入缓冲器31输出的信号INB的延迟时间进行调整(减小延迟时间差)的电路。
下面对延迟调整电路34的动作进行说明。
图13所示的是延迟调整电路34之一例的电路图。
本实施方式中对以下情况进行说明，即如果输入延迟调整电路34的信号IN、INB中的差分输入波形的位相出现偏差时，例如，信号INB的波形比信号IN更迟进入时情况进行说明。
如图13所示，逆变器35～40为分别与P沟道MOS晶体管和N沟道MOS晶体管串联的结构。
首先，如果向延迟调整电路34输入如图所示的信号IN、INB，则这些信号IN的信号下降沿和信号INB的信号上升沿之间的延迟即延迟T3将被传送到逆变器36的输入部(图12的节点1)及逆变器39的输入部(图12的节点2)。
所述延迟T3期间，信号INB为“Low”(信号IN也为“Low”)，而节点1为“High”(节点2也为“High”)的状态。因此，在延迟T3期间，逆变器38的P沟道MOS晶体管、以及逆变器36的N沟道MOS晶体管中都为ON状态，而从节点2向节点3(逆变器37的输入部)有直通电流(图12的虚线即为直通电流的流经路径)流过。
接着，在延迟的信号INB的波形到达(波形上升沿)时，逆变器38的P沟道MOS晶体管为OFF状态，且直通电流停止。由于所述直通电流具有防止早到的节点3的波形下降的作用，所以将调整延迟节点3的波形下降，以使延迟时间变短。
另外，在信号IN的波形上升沿和信号INB的波形下降沿之间的延迟T4中，也可通过同样的方法进行调整。(延迟T4期间，逆变器38的N沟道MOS晶体管和逆变器36的P沟道MOS晶体管分别为ON状态，且从节点3向节点2有直通电流流过。)。
在信号IN的相位延迟时也与上述情况一样，节点1和节点4(逆变器40的输入部)之间有直通电流流过，而早到的信号将会妨碍波形的上升/下降，从而达到延迟调整的目的。
另外，如图12所示，输入时钟信号DQS、DQSB的I/O模块89上设置有延迟调整电路34时，为了降低歪斜，最好在输入差分信号以外的输入数据信号的I/O模块81～88上也设置延迟调整电路。
为了实现上述功能，需进行如下连接，即，将从I/O模块81(～88)的输出部输出的信号输入延迟调整电路34一端的输入部，将从I/O模块81(～88)的输出部输出的信号的判定信号输入延迟调整电路34的另一端的输入部。
如上所述，根据实施方式3的所述方法，通过在实施方式2(图11)中的I/O模块89上设置延迟调整电路34，即可获得更好的降低歪斜的效果。
以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。

Claims (12)

1.一种半导体集成电路器件，具有：
外部连接端子，用于接收来自外部的输入信号；以及
与所述外部连接端子连接的差分放大电路，
其中，所述差分放大电路包括：接收来自所述外部连接端子的输入信号的第1差分输入部、接收基准电压的第2差分输入部、以及共同连接于所述第1差分输入部和所述第2差分输入部的尾电流源，所述尾电流源接收所述第1差分输入部的电流和所述第2差分输入部的电流，以及
其中所述第1差分输入部侧的电流被检测并反馈到所述尾电流源，以控制流经所述尾电流源的尾电流。
2.如权利要求1所述的半导体集成电路器件，
其中，通过电阻将所述第1差分输入部侧的电流转换为电压并反馈到所述尾电流源。
3.如权利要求1所述的半导体集成电路器件，还具有：
第1晶体管及第2晶体管，分别构成所述第1差分输入部及所述第2差分输入部；
第3晶体管，用作所述第1晶体管及所述第2晶体管的尾电流源；以及
电流检测部，用于检测流经所述第1晶体管的电流，
其中，所述第3晶体管根据所述电流检测部检测到的电流来控制所述尾电流源中的尾电流的电流量。
4.如权利要求3所述的半导体集成电路器件，
其中所述电流检测部包括用于将流经所述第1晶体管的电流转换为电压的电阻，以及
其中所述第3晶体管根据所述电阻所转换的电压来控制所述尾电流源中的尾电流的电流量。
5.如权利要求3所述的半导体集成电路器件，还具有第4晶体管，所述第4晶体管连接于所述第3晶体管和施加了电源电压的电源线之间，且具有被输入允许所述差分放大电路运行的允许运行信号的栅极，
其中，所述第4晶体管在所述允许运行信号有效时为导通状态，以使所述差分放大电路运行。
6.如权利要求1至5中任一项所述的半导体集成电路器件，还具有延迟时间调整电路，分别被输入从所述差分放大电路输出的输出信号及所述输出信号的反转信号，所述延迟时间调整电路进行调整以使得所述输出信号和所述反转信号的延迟差大致消失，并输出所述输出信号和所述反转信号。
7.如权利要求4所述的半导体集成电路器件，还具有第4晶体管，所述第4晶体管连接于所述第3晶体管和施加了电源电压的电源线之间，且具有被输入允许所述差分放大电路运行的允许运行信号的栅极，
其中，所述第4晶体管在所述允许运行信号有效时为导通状态，以使所述差分放大电路运行。
8.如权利要求7所述的半导体集成电路器件，还具有延迟时间调整电路，分别被输入从所述差分放大电路输出的输出信号及所述输出信号的反转信号，所述延迟时间调整电路进行调整以使得所述输出信号和所述反转信号的延迟差大致消失，并输出所述输出信号和所述反转信号。
9.一种半导体集成电路器件，具有：
外部连接端子，用于接收来自外部的输入信号；以及
差分放大电路，所述差分放大电路与所述外部连接端子连接，且具有第1差分输入部和第2差分输入部，所述第1差分输入部接收来自所述外部连接端子的输入信号，所述第2差分输入部接收基准电压，
其中，所述差分放大电路包括：第1负载元件及第2负载元件、第1输入晶体管及第2输入晶体管以及尾晶体管，
其中，所述第1输入晶体管的栅极端子与所述第1差分输入部连接，
其中，所述第2输入晶体管的栅极端子与所述第2差分输入部连接，
其中，所述第1输入晶体管的漏极端子与所述第1负载元件的第1导通端子相互电连接，
其中，所述第2输入晶体管的漏极端子与所述第2负载元件的第1导通端子相互电连接，
其中，所述第1负载元件的第2导通端子及所述第2负载元件的第2导通端子与被供给第1电源电压的第1电源线连接，
其中，所述第1输入晶体管及第2输入晶体管的源极端子与所述尾晶体管的漏极端子连接，并经由所述尾晶体管与被供给第2电源电压的第2电源线电连接，以及
其中，所述第1负载元件的第3导通端子与所述尾晶体管的栅极端子连接。
10.如权利要求9所述的半导体集成电路器件，
其中，所述外部连接端子和与时钟信号的上升沿及下降沿同步地传送数据的存储器芯片连接。
11.如权利要求9所述的半导体集成电路器件，具有内部存储器电路，与时钟信号的上升沿及下降沿同步地传送数据。
12.如权利要求9所述的半导体集成电路器件，
其中，所述第1负载元件包括连接于第1晶体管的第1电阻。
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