WO2022249441A1 - 検出回路、受信回路及び半導体集積回路 - Google Patents

検出回路、受信回路及び半導体集積回路 Download PDF

Info

Publication number
WO2022249441A1
WO2022249441A1 PCT/JP2021/020377 JP2021020377W WO2022249441A1 WO 2022249441 A1 WO2022249441 A1 WO 2022249441A1 JP 2021020377 W JP2021020377 W JP 2021020377W WO 2022249441 A1 WO2022249441 A1 WO 2022249441A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
differential
voltage
detection
differential input
Prior art date
Application number
PCT/JP2021/020377
Other languages
English (en)
French (fr)
Inventor
遼一郎 中村
英樹 加納
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Priority to JP2023523901A priority Critical patent/JPWO2022249441A1/ja
Priority to PCT/JP2021/020377 priority patent/WO2022249441A1/ja
Priority to CN202180098512.4A priority patent/CN117355942A/zh
Publication of WO2022249441A1 publication Critical patent/WO2022249441A1/ja
Priority to US18/519,947 priority patent/US20240088851A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45273—Mirror types
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/261—Amplifier which being suitable for instrumentation applications

Definitions

  • the present invention relates to detection circuits, reception circuits, and semiconductor integrated circuits.
  • Patent Document 1 describes an optical signal detection circuit that detects whether or not an optical signal is input based on a differential signal obtained by photoelectrically converting an optical signal.
  • the differential amplifier circuit differentially amplifies the differential signal input via the coupling capacitor and outputs the amplified output signal.
  • the differential current addition circuit adds a DC current corresponding to the input offset adjustment voltage to the positive phase signal and the negative phase signal of the amplified output signal, thereby reducing the DC offset of the positive phase signal and the negative phase signal. It adjusts the voltage and outputs it as a current addition output signal.
  • the comparator compares the voltage values of the positive phase signal and the negative phase signal of the current addition output signal, and outputs the comparison result as a comparison output signal.
  • the holding circuit rectifies the comparison output signal, charges the holding capacitor, and discharges the DC holding voltage obtained by the charging through the discharging resistor.
  • the hysteresis comparator circuit compares the holding voltage with two different determination threshold voltages determined by the input sensitivity adjustment voltage, and outputs the comparison result as an optical signal detection signal indicating whether or not an optical signal is input.
  • Non-Patent Document 1 describes an electrical idle detector that detects an electrical idle (EI) signal using a peak detector including a source follower.
  • Patent Document 1 uses a differential amplifier circuit.
  • a differential amplifier circuit increases power consumption by requiring operation at a high power supply voltage, and increases circuit area by requiring the use of large-sized transistors.
  • Non-Patent Document 1 uses a source follower. Since the source follower has a voltage gain of 1 or less, the signal is attenuated, so a high voltage gain is required, the power consumption increases, and the circuit area increases due to the need to use a large size transistor.
  • An object of the present invention is to provide a detection circuit capable of reducing power consumption and circuit area when detecting an idle mode based on differential input voltages.
  • the detection circuit includes a differential input circuit that receives a differential input voltage and generates a first differential detection current corresponding to the differential input voltage, and a current mirror circuit that combines the differential input circuit and the first a detection current generation circuit that generates a second differential detection current corresponding to one differential detection current; and a detection current generation circuit that receives the second differential detection current and has a voltage corresponding to the second differential detection current.
  • a detection voltage generation circuit that generates a detection voltage
  • a comparison circuit that compares the detection voltage with a reference voltage and outputs a signal indicating whether the differential input voltage is in a voltage state indicating a predetermined idle mode.
  • Power consumption and circuit area can be reduced when detecting the idle mode based on the differential input voltage.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit according to this embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of a detection circuit.
  • FIG. 3 is a diagram showing an example of voltage waveforms for explaining the operation of the detection circuit.
  • FIG. 4 is a diagram showing an example of simulation results of voltage waveforms.
  • FIG. 5 is a diagram showing an example of simulation results of voltage waveforms.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit 100 according to this embodiment.
  • a semiconductor integrated circuit 100 has a receiving circuit 101 and an internal circuit 102 .
  • the receiving circuit 101 receives differential input voltages IP and IN and outputs received data to the internal circuit 102 .
  • Internal circuit 102 processes the received data.
  • the receiving circuit 101 receives input voltages IP and IN.
  • Input voltages IP and IN are differential input voltages.
  • the input voltages IP and IN are differential input voltages representing data signals, one of which is at high level and the other is at low level.
  • the input voltages IP and IN indicate the electrical idle (EI) signal and both are substantially low level.
  • the electrical idle (EI) is simply referred to as idle.
  • the receiver circuit 101 includes a termination resistor 111, a continuous-time linear equalizer (CTLE) 112, a decision feedback equalizer (DFE) 113, a demultiplexer circuit (DEMUX) 114, a clock generator 115, and a detector. It has a circuit 116 and a control circuit 117 .
  • CTLE continuous-time linear equalizer
  • DFE decision feedback equalizer
  • DEMUX demultiplexer circuit
  • the terminating resistor 111 is connected between the transmission lines of the input voltages IP and IN.
  • the continuous-time linear equalization circuit 112 reduces intersymbol interference jitter (ISI jitter) of the received differential input voltages IP and IN.
  • a clock generation circuit 115 generates a clock signal.
  • the decision feedback equalization circuit 113 decides and equalizes the differential input voltage output from the continuous-time linear equalization circuit 112 in synchronization with the clock signal generated by the clock generation circuit, and outputs received data.
  • the demultiplexer circuit 114 converts the received data output from the decision feedback equalization circuit 113 from serial to parallel and outputs the parallel received data to the internal circuit 102 .
  • the detection circuit 116 receives the received differential input voltages IP and IN, and outputs a detection signal DET indicating whether or not the differential input voltages IP and IN are in a voltage state indicating a predetermined idle mode. As shown in FIG. 3, the detection signal DET is at high level during the idle mode period T1. During the active mode period T2, the detection signal DET becomes low level.
  • the control circuit 117 When a high-level detection signal DET indicating that the differential input voltages IP and IN are in a voltage state indicating a predetermined idle mode, the control circuit 117 is controlled by the high-level power-down signal PD.
  • the time linear equalization circuit 112, the decision feedback equalization circuit 113, the demultiplexer circuit 114, and the clock generation circuit 115 are turned off.
  • the switching transistor causes the power supply potential node and disconnected from at least one of the reference potential nodes; Thereby, in the idle mode, the receiving circuit 101 can reduce power consumption.
  • the control circuit 117 controls the power-down signal PD at a low level.
  • the power supplies of the continuous time linear equalization circuit 112, the decision feedback equalization circuit 113, the demultiplexer circuit 114, and the clock generation circuit 115 are turned on.
  • the switching transistor causes the power supply potential node and Connected to the reference potential node. Thereby, in the active mode, the receiving circuit 101 becomes operable.
  • FIG. 2 is a circuit diagram showing a configuration example of the detection circuit 116 of FIG.
  • the detection circuit 116 has p-channel field effect transistors 201 - 211 , n-channel field effect transistors 212 - 214 , resistors 215 - 226 , capacitors 227 - 228 and a comparison circuit 229 .
  • the power supply potential node VDD is, for example, a 0.8V power supply potential node.
  • the reference potential node VSS is, for example, a 0V ground node.
  • the bias potential nodes BP and BN are bias potential nodes, respectively.
  • the input voltages IP and IN are the same as the input voltages IP and IN of FIG. 1, respectively.
  • a resistor 215 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 201 .
  • the p-channel field effect transistor 201 has a gate connected to the bias potential node BP and a drain connected to the source of the p-channel field effect transistor 210 .
  • a p-channel field effect transistor 210 has a gate connected to the node of the input voltage IP and a drain connected to the reference potential node VSS.
  • a resistor 216 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 202 .
  • the p-channel field effect transistor 202 has a gate connected to the bias potential node BP and a drain connected to the source of the p-channel field effect transistor 211 .
  • the p-channel field effect transistor 211 has a gate connected to the node of the input voltage IN and a drain connected to the reference potential node VSS.
  • a resistor 217 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 203 .
  • the p-channel field effect transistor 203 has its gate and drain connected to the drain of the n-channel field effect transistor 212 .
  • a resistor 218 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 204 .
  • the p-channel field effect transistor 204 has a gate connected to the bias potential node BP and a drain connected to the drain of the n-channel field effect transistor 212 .
  • a resistor 219 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 205 .
  • the p-channel field effect transistor 205 has a gate connected to the bias potential node BP and a drain connected to the drain of the n-channel field effect transistor 213 .
  • a resistor 220 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 206 .
  • the p-channel field effect transistor 206 has its gate and drain connected to the drain of the n-channel field effect transistor 213 .
  • the n-channel field effect transistor 212 has a gate connected to the source of the p-channel field effect transistor 210 and a source connected to the drain of the n-channel field effect transistor 214 .
  • the n-channel field effect transistor 213 has a gate connected to the source of the p-channel field effect transistor 211 and a source connected to the drain of the n-channel field effect transistor 214 .
  • the gate of the n-channel field effect transistor 214 is connected to the bias potential node BN.
  • Resistor 224 is connected between the source of n-channel field effect transistor 214 and reference potential node VSS.
  • a resistor 221 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 207 .
  • the p-channel field effect transistor 207 has a gate connected to the drain of the n-channel field effect transistor 212 and a drain connected to the node N1.
  • a resistor 222 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 208 .
  • the p-channel field effect transistor 208 has a gate connected to the drain of the n-channel field effect transistor 213 and a drain connected to the node N1.
  • a resistor 223 is connected between the power supply potential node VDD and the source of the p-channel field effect transistor 209 .
  • a p-channel field effect transistor 209 has a gate connected to a bias potential node BP and a drain connected to a node N1.
  • the capacitor 227 is connected between the node N1 and the reference potential node VSS.
  • Resistor 225 is connected between node N1 and reference potential node VSS.
  • Resistor 226 is connected between nodes N1 and N2.
  • Capacitor 228 is connected between node N2 and reference potential node VSS.
  • the detection voltage PK is the voltage of the node N2.
  • the comparison circuit 229 compares the detection voltage PK with the reference voltage REF and outputs a detection signal DET.
  • the detection signal DET is a signal indicating whether or not the differential input voltages IP and IN are in a voltage state indicating a predetermined idle mode.
  • the detection circuit 116 has a level shift circuit 230 , a differential pair circuit 231 , a peak detection circuit 232 and a low pass filter circuit 233 .
  • Level shift circuit 230 includes p-channel field effect transistors 201 , 202 , 210 and 211 and resistors 215 and 216 .
  • P-channel field effect transistors 201 and 202 are each constant current sources.
  • Voltage SP is the voltage at the gate of n-channel field effect transistor 212 .
  • Voltage SN is the voltage at the gate of n-channel field effect transistor 213 .
  • Voltages SP and SN are differential voltages.
  • FIG. 3 is a diagram showing an example of voltage waveforms for explaining the operation of the detection circuit 116 of FIG.
  • time t1 is an idle mode period T1.
  • Time t1 to t2 is active mode period T2.
  • the input voltages IP and IN are differential input voltages representing data signals, one of which is at high level and the other is at low level.
  • the input voltages IP and IN indicate idle signals and are both substantially low level.
  • Level shift circuit 230 level shifts differential input voltages IP and IN, eg, in the range of 0V to 190 mV, and outputs differential voltages SP and SN, eg, in the range of 500 mV to 675 mV.
  • the voltage range of the differential voltages SP and SN is the voltage range because the differential pair of n-channel field effect transistors 212 and 213 operate in the operating region.
  • the differential pair circuit 231 has differential pairs of n-channel field effect transistors 212 and 213 , resistors 217 to 220 and 224 , p-channel field effect transistors 203 to 206 and an n-channel field effect transistor 214 .
  • P-channel field effect transistors 203 and 206 are each diode-connected.
  • P-channel field effect transistors 204 and 205 are each constant current sources.
  • the gates of n-channel field effect transistors 212 and 213 receive differential voltages SP and SN level shifted by level shift circuit 230 . A current corresponding to the voltage SP flows through the drain of the n-channel field effect transistor 212 .
  • a current corresponding to the voltage SN flows through the drain of the n-channel field effect transistor 213 .
  • a differential current (differential detection current) flows through the drains of the n-channel field effect transistors 212 and 213 .
  • a differential pair circuit 231 generates a differential detection current according to the differential voltages SP and SN.
  • the level shift circuit 230 raises the common mode voltage of the differential input voltages IP and IN until the differential pair of n-channel field effect transistors 212 and 213 reaches the operating region, and outputs the differential voltages SP and SN.
  • a differential pair of n-channel field effect transistors 212 and 213 removes the common mode voltage of the differential voltages SP and SN.
  • the level shift circuit 230 and differential pair circuit 231 form a differential input circuit, receive differential input voltages IP and IN, and generate differential detection currents corresponding to the differential input voltages IP and IN.
  • the peak detection circuit 232 has a differential pair of p-channel field effect transistors 207 and 208, a p-channel field effect transistor 209, and resistors 221-223.
  • a p-channel field effect transistor 209 is a constant current source for fine adjustment.
  • the gates of p-channel field effect transistors 207 and 208 receive a differential voltage that depends on the differential current flowing through the drains of n-channel field effect transistors 212 and 213 .
  • the p-channel field effect transistors 203 and 207 form a current mirror circuit whose gates are both connected to the drain of the n-channel field effect transistor 212, and the same current or a proportional current flows through them.
  • the p-channel field effect transistors 206 and 208 form a current mirror circuit whose gates are both connected to the drain of the n-channel field effect transistor 213, and the same current or a proportional current flows through them. Since a differential current flows through the drains of the n-channel field effect transistors 212 and 231 , a differential current (differential detection current) also flows through the drains of the p-channel field effect transistors 207 and 208 . A current (peak current) that is the sum of the drain currents of the p-channel field effect transistors 207 and 208 flows through the node N1.
  • the peak detection circuit 232 is a detection current generation circuit, forms a current mirror circuit together with the differential pair circuit 231, and detects a differential current (differential sense current).
  • the tail currents of the differential pair of p-channel field effect transistors 207 and 208 flow through the resistor 225 .
  • Resistor 225 receives the differential current flowing through the drains of p-channel field effect transistors 207 and 208 and produces a voltage corresponding to the differential current flowing through the drains of p-channel field effect transistors 207 and 208 .
  • Resistor 225 converts the current flowing through node N1 into a voltage.
  • the low-pass filter circuit 233 has a resistor 226 and a capacitor 228, low-pass filters the voltage of the node N1, and outputs the low-pass filtered detection voltage PK to the node N2.
  • Detected voltage PK is a voltage obtained by reducing high frequency components with respect to the voltage of node N1.
  • Capacitor 227 assists the low-pass filtering function of low-pass filter circuit 233 . Note that the capacity 227 may be deleted.
  • the resistor 225 and the low-pass filter circuit 233 constitute a detection voltage generation circuit, receive differential current flowing through the drains of the p-channel field effect transistors 207 and 208, and receive differential current flowing through the drains of the p-channel field effect transistors 207 and 208. to generate a detection voltage PK having a voltage according to .
  • the comparison circuit 229 compares the detection voltage PK and the reference voltage REF, and outputs a detection signal DET indicating whether or not the differential input voltages IP and IN are in a voltage state indicating a predetermined idle mode. Specifically, when the detection voltage PK is higher than the reference voltage REF, the comparison circuit 229 outputs a high-level detection signal DET indicating that the differential input voltages IP and IN are in a predetermined idle mode voltage state. to output
  • FIG. 4 is a diagram showing an example of simulation results of voltage waveforms around time t1 in FIG.
  • FIG. 5 is a diagram showing an example of a simulation result of voltage waveforms around time t2 in FIG.
  • the differential input voltage IPN is a voltage of (input voltage IP)-(input voltage IN).
  • the detection voltage PK is the voltage of the node N2 in FIG.
  • the detection signal DET is the output signal of the comparison circuit 229 in FIG.
  • the input voltages IP and IN are substantially the same voltage as shown in FIG. 3, so the differential input voltage IPN is substantially 0V. Since the input voltages IP and IN are both at a low level, the currents flowing through the drains of the differential pair of n-channel field effect transistors 212 and 213 are both small, and the currents flowing through the drains of the differential pair of p-channel field effect transistors 207 and 208 are small. The current flowing is also small. As a result, the detection voltage PK is lowered. Since the detection voltage PK is lower than the reference voltage REF, the comparison circuit 229 outputs a high-level detection signal DET. During the idle mode period T1, the detection signal DET is at high level.
  • the amplitude of the differential input voltage IPN gradually increases. Then, the total current flowing to the drains of the differential pair of n-channel field effect transistors 212 and 213 gradually increases, and the total current flowing to the drains of the differential pair of p-channel field effect transistors 207 and 208 also gradually increases. As a result, the detection voltage PK gradually increases. Since the detection voltage PK is higher than the reference voltage REF after time t1, the comparison circuit 229 outputs the low-level detection signal DET. During the active mode period T2, the detection signal DET is at low level.
  • the amplitude of the differential input voltage IPN gradually decreases. Then, the total current flowing to the drains of the differential pair of n-channel field effect transistors 212 and 213 gradually decreases, and the total current flowing to the drains of the differential pair of p-channel field effect transistors 207 and 208 also gradually decreases. As a result, the detection voltage PK gradually decreases.
  • the comparison circuit 229 outputs the high-level detection signal DET because the detection voltage PK is lower than the reference voltage REF. During the idle mode period T1, the detection signal DET is at high level.
  • the low-pass filter circuit 233 By providing the low-pass filter circuit 233, it is possible to reduce noise in which the detection signal DET alternately repeats a high level and a low level at a high frequency around times t1 and t2.
  • the detection circuit 116 can output a high-level detection signal DET during the idle mode period T1 and output a low-level detection signal DET during the active mode period T2.
  • the detection circuit 116 can detect with high accuracy the detection signal DET indicating whether the differential input voltages IP and IN are in a voltage state indicating the idle mode.
  • Non-Patent Document 1 uses a source follower with a high voltage gain, so it requires operation at a high power supply voltage, which increases power consumption, and requires the use of large-sized transistors, which increases the circuit area.
  • the detection circuit 116 does not use a source follower with a high voltage gain, but uses a current mirror circuit. The size of the transistor can be reduced and the circuit area can be reduced.
  • comparison circuit 229 compares the low-frequency detection voltage DET output by the low-pass filter circuit 233 with the reference voltage REF, there is no need for high-speed operation, and power consumption and circuit area can be reduced.
  • Power consumption and circuit area can be reduced when detecting the idle mode based on the differential input voltage.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

検出回路は、差動入力電圧を受けとり、前記差動入力電圧に応じた第１の差動検出電流を生成する差動入力回路（２３０，２３１）と、前記差動入力回路とカレントミラー回路を構成し、前記第１の差動検出電流に応じた第２の差動検出電流を生成する検出電流生成回路（２３２）と、前記第２の差動検出電流を受けとり、前記第２の差動検出電流に応じた電圧を有する検出電圧を生成する検出電圧生成回路（２２５，２３３）と、前記検出電圧と基準電圧とを比較し、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する比較回路（２２９）とを有する。

Description

検出回路、受信回路及び半導体集積回路
　本発明は、検出回路、受信回路及び半導体集積回路に関する。
　特許文献１には、光信号を光電変換して得られた差動信号に基づいて、光信号の入力有無を検出する光信号検出回路が記載されている。差動増幅回路は、結合コンデンサを介して入力された差動信号を差動増幅し、増幅出力信号として出力する。差動電流加算回路は、増幅出力信号の正相信号及び逆相信号に対して、入力されたオフセット調整電圧に応じた直流電流を加算することにより、これら正相信号及び逆相信号の直流オフセット電圧を調整し、電流加算出力信号として出力する。コンパレータは、電流加算出力信号の正相信号と逆相信号の電圧値を比較し、その比較結果を比較出力信号として出力する。保持回路は、比較出力信号を整流して保持コンデンサで充電するとともに、充電により得られた直流の保持電圧を放電抵抗で放電する。ヒステリシスコンパレータ回路は、保持電圧を、入力された感度調節電圧により決定される、互いに異なる２つの判定閾値電圧と比較し、その比較結果を光信号の入力有無を示す光信号検出信号として出力する。
　非特許文献１には、ソースフォロワを含むピーク検出器を用いて、エレクトリカルアイドル（ＥＩ）信号を検出するエレクトリカルアイドル検出器が記載されている。
特開２０１３－２５５０５６号公報
Nawathe et al., "Implementation of an 8-Core, 64-Thread, Power-Efficient SPARC Server on a Chip", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.43, NO.1, JANUARY 2008
　特許文献１は、差動増幅回路を用いる。差動増幅回路は、高い電源電圧での動作を必要とすることで消費電力を増大させ、サイズの大きなトランジスタの使用を必要とすることで回路面積を増大させる。
　非特許文献１は、ソースフォロワを用いる。ソースフォロワは、電圧ゲインが１以下のために、信号が減衰するので、高い電圧ゲインが必要となり、消費電力が増大し、サイズの大きなトランジスタの使用を必要とすることで回路面積が増大する。
　本発明の目的は、差動入力電圧を基にアイドルモードを検出する際に、消費電力及び回路面積を低減することができる検出回路を提供することである。
　検出回路は、差動入力電圧を受けとり、前記差動入力電圧に応じた第１の差動検出電流を生成する差動入力回路と、前記差動入力回路とカレントミラー回路を構成し、前記第１の差動検出電流に応じた第２の差動検出電流を生成する検出電流生成回路と、前記第２の差動検出電流を受けとり、前記第２の差動検出電流に応じた電圧を有する検出電圧を生成する検出電圧生成回路と、前記検出電圧と基準電圧とを比較し、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する比較回路とを有する。
　差動入力電圧を基にアイドルモードを検出する際に、消費電力及び回路面積を低減することができる。
図１は、本実施形態による半導体集積回路の構成例を示すブロック図である。 図２は、検出回路の構成例を示す回路図である。 図３は、検出回路の動作を説明するための電圧波形の例を示す図である。 図４は、電圧波形のシミュレーション結果の例を示す図である。 図５は、電圧波形のシミュレーション結果の例を示す図である。
　図１は、本実施形態による半導体集積回路１００の構成例を示すブロック図である。半導体集積回路１００は、受信回路１０１と、内部回路１０２を有する。受信回路１０１は、差動入力電圧ＩＰ及びＩＮを受信し、受信データを内部回路１０２に出力する。内部回路１０２は、受信データを処理する。
　受信回路１０１は、入力電圧ＩＰ及びＩＮを受信する。入力電圧ＩＰ及びＩＮは、差動入力電圧である。図３に示すように、アクティブモード期間Ｔ２では、入力電圧ＩＰ及びＩＮは、データ信号を示す差動入力電圧であり、一方がハイレベルであり、他方がローレベルである。エレクトリカルアイドル（ＥＩ）モード期間Ｔ１では、入力電圧ＩＰ及びＩＮは、エレクトリカルアイドル（ＥＩ）信号を示し、共に略ローレベルである。以下、エレクトリカルアイドル（ＥＩ）を単にアイドルという。
　受信回路１０１は、終端抵抗１１１と、連続時間線形等化回路（ＣＴＬＥ）１１２と、判定帰還型等化回路（ＤＦＥ）１１３と、デマルチプレクサ回路（ＤＥＭＵＸ）１１４と、クロック生成回路１１５と、検出回路１１６と、制御回路１１７を有する。
　終端抵抗１１１は、入力電圧ＩＰ及びＩＮの伝送線路間に接続される。連続時間線形等化回路１１２は、受信した差動入力電圧ＩＰ及びＩＮの符号間干渉ジッタ（ＩＳＩジッタ）を低減する。クロック生成回路１１５は、クロック信号を生成する。判定帰還型等化回路１１３は、クロック生成回路が生成するクロック信号に同期して、連続時間線形等化回路１１２が出力する差動入力電圧を判定及び等化処理し、受信データを出力する。デマルチプレクサ回路１１４は、判定帰還型等化回路１１３が出力する受信データをシリアルからパラレルに変換し、パラレルの受信データを内部回路１０２に出力する。
　検出回路１１６は、受信した差動入力電圧ＩＰ及びＩＮを受けとり、差動入力電圧ＩＰ及びＩＮが所定のアイドルモードを示す電圧状態であるか否かを示す検出信号ＤＥＴを出力する。図３に示すように、アイドルモード期間Ｔ１では、検出信号ＤＥＴは、ハイレベルになる。アクティブモード期間Ｔ２では、検出信号ＤＥＴは、ローレベルになる。
　制御回路１１７は、差動入力電圧ＩＰ及びＩＮが所定のアイドルモードを示す電圧状態であることを示すハイレベルの検出信号ＤＥＴが出力された場合には、パワーダウン信号ＰＤのハイレベルにより、連続時間線形等化回路１１２と判定帰還型等化回路１１３とデマルチプレクサ回路１１４とクロック生成回路１１５の電源をオフに制御する。例えば、連続時間線形等化回路１１２と判定帰還型等化回路１１３とデマルチプレクサ回路１１４とクロック生成回路１１５は、それぞれ、ハイレベルのパワーダウン信号ＰＤを受けとると、スイッチングトランジスタにより、電源電位ノード及び基準電位ノードの少なくとも一方から切断される。これにより、アイドルモードでは、受信回路１０１は、消費電力を低減することができる。
　また、制御回路１１７は、差動入力電圧ＩＰ及びＩＮが所定のアイドルモードを示す電圧状態でないことを示すローレベルの検出信号ＤＥＴが出力された場合には、パワーダウン信号ＰＤのローレベルにより、連続時間線形等化回路１１２と判定帰還型等化回路１１３とデマルチプレクサ回路１１４とクロック生成回路１１５の電源をオンに制御する。例えば、連続時間線形等化回路１１２と判定帰還型等化回路１１３とデマルチプレクサ回路１１４とクロック生成回路１１５は、それぞれ、ローレベルのパワーダウン信号ＰＤを受けとると、スイッチングトランジスタにより、電源電位ノード及び基準電位ノードに接続される。これにより、アクティブモードでは、受信回路１０１は、動作可能状態になる。
　図２は、図１の検出回路１１６の構成例を示す回路図である。検出回路１１６は、ｐチャネル電界効果トランジスタ２０１～２１１と、ｎチャネル電界効果トランジスタ２１２～２１４と、抵抗２１５～２２６と、容量２２７～２２８と、比較回路２２９を有する。
　電源電位ノードＶＤＤは、例えば、０．８Ｖの電源電位のノードである。基準電位ノードＶＳＳは、例えば、０Ｖのグランドのノードである。バイアス電位ノードＢＰ及びＢＮは、それぞれ、バイアス電位のノードである。入力電圧ＩＰ及びＩＮは、それぞれ、図１の入力電圧ＩＰ及びＩＮと同じである。
　抵抗２１５は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０１のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０１は、ゲートがバイアス電位ノードＢＰに接続され、ドレインがｐチャネル電界効果トランジスタ２１０のソースに接続される。ｐチャネル電界効果トランジスタ２１０は、ゲートが入力電圧ＩＰのノードに接続され、ドレインが基準電位ノードＶＳＳに接続される。
　抵抗２１６は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０２のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０２は、ゲートがバイアス電位ノードＢＰに接続され、ドレインがｐチャネル電界効果トランジスタ２１１のソースに接続される。ｐチャネル電界効果トランジスタ２１１は、ゲートが入力電圧ＩＮのノードに接続され、ドレインが基準電位ノードＶＳＳに接続される。
　抵抗２１７は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０３のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０３は、ゲート及びドレインがｎチャネル電界効果トランジスタ２１２のドレインに接続される。
　抵抗２１８は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０４のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０４は、ゲートがバイアス電位ノードＢＰに接続され、ドレインがｎチャネル電界効果トランジスタ２１２のドレインに接続される。
　抵抗２１９は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０５のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０５は、ゲートがバイアス電位ノードＢＰに接続され、ドレインがｎチャネル電界効果トランジスタ２１３のドレインに接続される。
　抵抗２２０は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０６のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０６は、ゲート及びドレインがｎチャネル電界効果トランジスタ２１３のドレインに接続される。
　ｎチャネル電界効果トランジスタ２１２は、ゲートがｐチャネル電界効果トランジスタ２１０のソースに接続され、ソースがｎチャネル電界効果トランジスタ２１４のドレインに接続される。
　ｎチャネル電界効果トランジスタ２１３は、ゲートがｐチャネル電界効果トランジスタ２１１のソースに接続され、ソースがｎチャネル電界効果トランジスタ２１４のドレインに接続される。
　ｎチャネル電界効果トランジスタ２１４は、ゲートがバイアス電位ノードＢＮに接続される。抵抗２２４は、ｎチャネル電界効果トランジスタ２１４のソースと基準電位ノードＶＳＳとの間に接続される。
　抵抗２２１は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０７のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０７は、ゲートがｎチャネル電界効果トランジスタ２１２のドレインに接続され、ドレインがノードＮ１に接続される。
　抵抗２２２は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０８のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０８は、ゲートがｎチャネル電界効果トランジスタ２１３のドレインに接続され、ドレインがノードＮ１に接続される。
　抵抗２２３は、電源電位ノードＶＤＤとｐチャネル電界効果トランジスタ２０９のソースとの間に接続される。ｐチャネル電界効果トランジスタ２０９は、ゲートがバイアス電位ノードＢＰに接続され、ドレインがノードＮ１に接続される。
　容量２２７は、ノードＮ１と基準電位ノードＶＳＳとの間に接続される。抵抗２２５は、ノードＮ１と基準電位ノードＶＳＳとの間に接続される。抵抗２２６は、ノードＮ１とノードＮ２との間に接続される。容量２２８は、ノードＮ２と基準電位ノードＶＳＳとの間に接続される。
　検出電圧ＰＫは、ノードＮ２の電圧である。比較回路２２９は、検出電圧ＰＫと基準電圧ＲＥＦとを比較し、検出信号ＤＥＴを出力する。検出信号ＤＥＴは、差動入力電圧ＩＰ及びＩＮが所定のアイドルモードを示す電圧状態であるか否かを示す信号である。
　検出回路１１６は、レベルシフト回路２３０と、差動対回路２３１と、ピーク検出回路２３２と、ローパスフィルタ回路２３３を有する。レベルシフト回路２３０は、ｐチャネル電界効果トランジスタ２０１，２０２，２１０，２１１と、抵抗２１５，２１６を有する。ｐチャネル電界効果トランジスタ２０１及び２０２は、それぞれ、定電流源である。電圧ＳＰは、ｎチャネル電界効果トランジスタ２１２のゲートの電圧である。電圧ＳＮは、ｎチャネル電界効果トランジスタ２１３のゲートの電圧である。電圧ＳＰ及びＳＮは、差動電圧である。
　図３は、図２の検出回路１１６の動作を説明するための電圧波形の例を示す図である。時刻ｔ１の前は、アイドルモード期間Ｔ１である。時刻ｔ１～ｔ２は、アクティブモード期間Ｔ２である。時刻ｔ２の後は、アイドルモード期間である。アクティブモード期間Ｔ２では、入力電圧ＩＰ及びＩＮは、データ信号を示す差動入力電圧であり、一方がハイレベルであり、他方がローレベルである。アイドルモード期間Ｔ１では、入力電圧ＩＰ及びＩＮは、アイドル信号を示し、共に略ローレベルである。レベルシフト回路２３０は、例えば０Ｖ～１９０ｍＶの範囲の差動入力電圧ＩＰ及びＩＮをレベルシフトし、例えば５００ｍＶ～６７５ｍＶの範囲の差動電圧ＳＰ及びＳＮを出力する。差動電圧ＳＰ及びＳＮの電圧範囲は、差動対のｎチャネル電界効果トランジスタ２１２及び２１３が動作領域で動作するため電圧範囲である。
　差動対回路２３１は、差動対のｎチャネル電界効果トランジスタ２１２，２１３と、抵抗２１７～２２０，２２４と、ｐチャネル電界効果トランジスタ２０３～２０６と、ｎチャネル電界効果トランジスタ２１４を有する。ｐチャネル電界効果トランジスタ２０３及び２０６は、それぞれ、ダイオード接続されている。ｐチャネル電界効果トランジスタ２０４及び２０５は、それぞれ、定電流源である。ｎチャネル電界効果トランジスタ２１２及び２１３のゲートは、レベルシフト回路２３０によりレベルシフトされた差動電圧ＳＰ及びＳＮを受けとる。ｎチャネル電界効果トランジスタ２１２のドレインには、電圧ＳＰに応じた電流が流れる。ｎチャネル電界効果トランジスタ２１３のドレインには、電圧ＳＮに応じた電流が流れる。電圧ＳＰ及びＳＮは、差動電圧であるので、ｎチャネル電界効果トランジスタ２１２及び２１３のドレインには、差動電流（差動検出電流）が流れる。差動対回路２３１は、差動電圧ＳＰ及びＳＮに応じた差動検出電流を生成する。
　レベルシフト回路２３０は、差動対のｎチャネル電界効果トランジスタ２１２及び２１３が動作領域まで、差動入力電圧ＩＰ及びＩＮのコモンモード電圧を上げ、差動電圧ＳＰ及びＳＮを出力する。差動対のｎチャネル電界効果トランジスタ２１２及び２１３は、差動電圧ＳＰ及びＳＮのコモンモード電圧を除去する。
　レベルシフト回路２３０及び差動対回路２３１は、差動入力回路を構成し、差動入力電圧ＩＰ及びＩＮを受けとり、差動入力電圧ＩＰ及びＩＮに応じた差動検出電流を生成する。
　ピーク検出回路２３２は、差動対のｐチャネル電界効果トランジスタ２０７及び２０８と、ｐチャネル電界効果トランジスタ２０９と、抵抗２２１～２２３を有する。ｐチャネル電界効果トランジスタ２０９は、微調整用定電流源である。ｐチャネル電界効果トランジスタ２０７及び２０８のゲートは、ｎチャネル電界効果トランジスタ２１２及び２１３のドレインに流れる差動電流に応じた差動電圧を受けとる。ｐチャネル電界効果トランジスタ２０３及び２０７は、共にゲートがｎチャネル電界効果トランジスタ２１２のドレインに接続されたカレントミラー回路を構成し、相互に同じ電流又は比例した電流が流れる。ｐチャネル電界効果トランジスタ２０６及び２０８は、共にゲートがｎチャネル電界効果トランジスタ２１３のドレインに接続されたカレントミラー回路を構成し、相互に同じ電流又は比例した電流が流れる。ｎチャネル電界効果トランジスタ２１２及び２３１のドレインには差動電流が流れるので、ｐチャネル電界効果トランジスタ２０７及び２０８のドレインにも差動電流（差動検出電流）が流れる。ノードＮ１には、ｐチャネル電界効果トランジスタ２０７及び２０８のドレイン電流が加算された電流（ピーク電流）が流れる。ピーク検出回路２３２は、検出電流生成回路であり、差動対回路２３１とカレントミラー回路を構成し、ｎチャネル電界効果トランジスタ２１２及び２１３のドレインに流れる差動電流に応じた差動電流（差動検出電流）を生成する。
　なお、差動電圧ＳＰ及びＳＮがコモンモード電圧になった場合、差動対のｎチャネル電界効果トランジスタ２１２及び２１３のドレインには殆ど電流が流れない。その場合、差動対のｐチャネル電界効果トランジスタ２０７及び２０８のドレインにも殆ど電流が流れない。そのため、非調整用定電流源であるｐチャネル電界効果トランジスタ２０９には、常に、微小の電流を流しておく。
　抵抗２２５には、差動対のｐチャネル電界効果トランジスタ２０７及び２０８のテール電流が流れる。抵抗２２５は、ｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる差動電流を受けとり、ｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる差動電流に応じた電圧を生成する。抵抗２２５は、ノードＮ１に流れる電流を電圧に変換する。
　ローパスフィルタ回路２３３は、抵抗２２６と容量２２８を有し、ノードＮ１の電圧をローパスフィルタリングし、そのローパスフィルタリングした検出電圧ＰＫをノードＮ２に出力する。検出電圧ＰＫは、ノードＮ１の電圧に対して、高周波数成分が低減された電圧である。容量２２７は、ローパスフィルタ回路２３３のローパスフィルタリング機能を補助する。なお、容量２２７は、削除してもよい。
　抵抗２２５及びローパスフィルタ回路２３３は、検出電圧生成回路を構成し、ｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる差動電流を受けとり、ｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる差動電流に応じた電圧を有する検出電圧ＰＫを生成する。
　比較回路２２９は、検出電圧ＰＫと基準電圧ＲＥＦとを比較し、差動入力電圧ＩＰ及びＩＮが所定のアイドルモードを示す電圧状態であるか否かを示す検出信号ＤＥＴを出力する。具体的には、比較回路２２９は、検出電圧ＰＫが基準電圧ＲＥＦより高い場合には、差動入力電圧ＩＰ及びＩＮが所定のアイドルモードを示す電圧状態であることを示すハイレベルの検出信号ＤＥＴを出力する。
　図４は、図３の時刻ｔ１付近の電圧波形のシミュレーション結果の例を示す図である。図５は、図３の時刻ｔ２付近の電圧波形のシミュレーション結果の例を示す図である。時刻ｔ１の前は、アイドルモード期間Ｔ１である。時刻ｔ１～ｔ２は、アクティブモード期間Ｔ２である。時刻ｔ２の後は、アイドルモード期間Ｔ１である。差動入力電圧ＩＰＮは、（入力電圧ＩＰ）－（入力電圧ＩＮ）の電圧である。検出電圧ＰＫは、図２のノードＮ２の電圧である。検出信号ＤＥＴは、図２の比較回路２２９の出力信号である。
　図４の時刻ｔ１の前のアイドルモード期間Ｔ１の安定期間では、図３のように、入力電圧ＩＰ及びＩＮが相互に略同じ電圧であるので、差動入力電圧ＩＰＮは、略０Ｖである。入力電圧ＩＰ及びＩＮは、共にローレベルであるので、差動対のｎチャネル電界効果トランジスタ２１２及び２１３のドレインに流れる電流は共に小さく、差動対のｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる電流も共に小さい。その結果、検出電圧ＰＫが低くなる。比較回路２２９は、検出電圧ＰＫが基準電圧ＲＥＦより低いので、ハイレベルの検出信号ＤＥＴを出力する。アイドルモード期間Ｔ１では、検出信号ＤＥＴがハイレベルである。
　図４の時刻ｔ１付近では、差動入力電圧ＩＰＮの振幅が徐々に大きくなる。すると、差動対のｎチャネル電界効果トランジスタ２１２及び２１３のドレインに流れる合計電流が徐々に大きくなり、差動対のｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる合計電流も徐々に大きくなる。その結果、検出電圧ＰＫが徐々に高くなる。時刻ｔ１以降では、比較回路２２９は、検出電圧ＰＫが基準電圧ＲＥＦより高いので、ローレベルの検出信号ＤＥＴを出力する。アクティブモード期間Ｔ２では、検出信号ＤＥＴがローレベルである。
　図５の時刻ｔ２付近では、差動入力電圧ＩＰＮの振幅が徐々に小さくなる。すると、差動対のｎチャネル電界効果トランジスタ２１２及び２１３のドレインに流れる合計電流が徐々に小さくなり、差動対のｐチャネル電界効果トランジスタ２０７及び２０８のドレインに流れる合計電流も徐々に小さくなる。その結果、検出電圧ＰＫが徐々に低くなる。時刻ｔ２以降では、比較回路２２９は、検出電圧ＰＫが基準電圧ＲＥＦより低いので、ハイレベルの検出信号ＤＥＴを出力する。アイドルモード期間Ｔ１では、検出信号ＤＥＴがハイレベルである。
　ローパスフィルタ回路２３３を設けることにより、時刻ｔ１及びｔ２付近で、検出信号ＤＥＴが高周波数でハイレベルとローレベルを交互に繰り返すノイズを低減することができる。
　以上のように、検出回路１１６は、アイドルモード期間Ｔ１では、ハイレベルの検出信号ＤＥＴを出力し、アクティブモード期間Ｔ２では、ローレベルの検出信号ＤＥＴを出力することができる。検出回路１１６は、差動入力電圧ＩＰ及びＩＮがアイドルモードを示す電圧状態であるか否かを示す検出信号ＤＥＴを高精度で検出することができる。
　非特許文献１は、電圧ゲインが高いソースフォロワを用いるので、高い電源電圧での動作を必要とすることで消費電力を増大させ、サイズの大きなトランジスタの使用を必要とすることで回路面積を増大させる。
　本実施形態による検出回路１１６は、電圧ゲインが高いソースフォロワを用いずに、カレントミラー回路を用いるので、電源電位ノードＶＤＤの電源電圧（例えば０．８Ｖ）を低くし、消費電力を低減し、トランジスタのサイズを小さくし、回路面積を低減することができる。
　また、比較回路２２９は、ローパスフィルタ回路２３３が出力する低周波数の検出電圧ＤＥＴを基準電圧ＲＥＦと比較するので、高速動作の必要がなく、消費電力及び回路面積を低減できる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　差動入力電圧を基にアイドルモードを検出する際に、消費電力及び回路面積を低減することができる。

Claims (19)

  1. 　差動入力電圧を受けとり、前記差動入力電圧に応じた第１の差動検出電流を生成する差動入力回路と、
    　前記差動入力回路とカレントミラー回路を構成し、前記第１の差動検出電流に応じた第２の差動検出電流を生成する検出電流生成回路と、
    　前記第２の差動検出電流を受けとり、前記第２の差動検出電流に応じた電圧を有する検出電圧を生成する検出電圧生成回路と、
    　前記検出電圧と基準電圧とを比較し、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する比較回路と
    を有する検出回路。
  2. 　前記差動入力回路は、前記第１の差動検出電流が流れる第１の差動対のトランジスタを有する請求項１に記載の検出回路。
  3. 　前記差動入力回路は、前記差動入力電圧をレベルシフトするレベルシフト回路を有し、
    　前記第１の差動対のトランジスタは、前記レベルシフト回路によりレベルシフトされた差動入力電圧を受けとる請求項２に記載の検出回路。
  4. 　前記検出電流生成回路は、前記第１の差動検出電流に応じた差動電圧を受けとり、前記第２の差動検出電流を流す第２の差動対のトランジスタを有する請求項１～３のいずれか１項に記載の検出回路。
  5. 　前記検出電圧生成回路は、前記第２の差動対のトランジスタのテール電流が流れる抵抗を有する請求項４に記載の検出回路。
  6. 　前記検出電圧生成回路は、前記検出電圧をローパスフィルタリングするローパスフィルタ回路を有する請求項１～５のいずれか１項に記載の検出回路。
  7. 　前記比較回路は、前記検出電圧が前記基準電圧より高い場合には、前記差動入力電圧が所定のアイドルモードを示す電圧状態であることを示す信号を出力する請求項１～６のいずれか１項に記載の検出回路。
  8. 　受信した差動入力電圧の符号間干渉ジッタを低減する連続時間線形等化回路と、
    　前記受信した差動入力電圧を受けとり、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する検出回路と、
    　前記差動入力電圧が所定のアイドルモードを示す電圧状態であることを示す信号が出力された場合には、前記連続時間線形等化回路の電源をオフに制御する制御回路とを有し、
    　前記検出回路は、
    　前記差動入力電圧を受けとり、前記差動入力電圧に応じた第１の差動検出電流を生成する差動入力回路と、
    　前記差動入力回路とカレントミラー回路を構成し、前記第１の差動検出電流に応じた第２の差動検出電流を生成する検出電流生成回路と、
    　前記第２の差動検出電流を受けとり、前記第２の差動検出電流に応じた電圧を有する検出電圧を生成する検出電圧生成回路と、
    　前記検出電圧と基準電圧とを比較し、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する比較回路と
    を有する受信回路。
  9. 　前記連続時間線形等化回路が出力する差動入力電圧を判定及び等化処理し、受信データを出力する判定帰還型等化回路と、
    　前記判定帰還型等化回路が出力する受信データをシリアルからパラレルに変換するデマルチプレクサ回路と
    を有し、
    　前記制御回路はさらに、前記判定帰還型等化回路と前記デマルチプレクサ回路の電源をオフに制御する請求項８に記載の受信回路。
  10. 　前記差動入力回路は、前記第１の差動検出電流が流れる第１の差動対のトランジスタを有する請求項８又は９に記載の受信回路。
  11. 　前記差動入力回路は、前記差動入力電圧をレベルシフトするレベルシフト回路を有し、
    　前記第１の差動対のトランジスタは、前記レベルシフト回路によりレベルシフトされた差動入力電圧を受けとる請求項１０に記載の受信回路。
  12. 　前記検出電流生成回路は、前記第１の差動検出電流に応じた差動電圧を受けとり、前記第２の差動検出電流を流す第２の差動対のトランジスタを有する請求項８～１１のいずれか１項に記載の受信回路。
  13. 　前記比較回路は、前記検出電圧が前記基準電圧より高い場合には、前記差動入力電圧が所定のアイドルモードを示す電圧状態であることを示す信号を出力する請求項８～１２のいずれか１項に記載の受信回路。
  14. 　差動入力電圧を受信し、受信データを出力する受信回路と、
    　前記受信データを処理する内部回路とを有し、
    　前記受信回路は、
    　前記受信した差動入力電圧の符号間干渉ジッタを低減する連続時間線形等化回路と、
    　前記受信した差動入力電圧を受けとり、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する検出回路と、
    　前記差動入力電圧が所定のアイドルモードを示す電圧状態であることを示す信号が出力された場合には、前記連続時間線形等化回路の電源をオフに制御する制御回路とを有し、
    　前記検出回路は、
    　前記差動入力電圧を受けとり、前記差動入力電圧に応じた第１の差動検出電流を生成する差動入力回路と、
    　前記差動入力回路とカレントミラー回路を構成し、前記第１の差動検出電流に応じた第２の差動検出電流を生成する検出電流生成回路と、
    　前記第２の差動検出電流を受けとり、前記第２の差動検出電流に応じた電圧を有する検出電圧を生成する検出電圧生成回路と、
    　前記検出電圧と基準電圧とを比較し、前記差動入力電圧が所定のアイドルモードを示す電圧状態であるか否かを示す信号を出力する比較回路と
    を有する半導体集積回路。
  15. 　前記連続時間線形等化回路が出力する差動入力電圧を判定及び等化処理し、受信データを出力する判定帰還型等化回路と、
    　前記判定帰還型等化回路が出力する受信データをシリアルからパラレルに変換するデマルチプレクサ回路と
    を有し、
    　前記制御回路はさらに、前記判定帰還型等化回路と前記デマルチプレクサ回路の電源をオフに制御する請求項１４に記載の半導体集積回路。
  16. 　前記差動入力回路は、前記第１の差動検出電流が流れる第１の差動対のトランジスタを有する請求項１４又は１５に記載の半導体集積回路。
  17. 　前記差動入力回路は、前記差動入力電圧をレベルシフトするレベルシフト回路を有し、
    　前記第１の差動対のトランジスタは、前記レベルシフト回路によりレベルシフトされた差動入力電圧を受けとる請求項１６に記載の半導体集積回路。
  18. 　前記検出電流生成回路は、前記第１の差動検出電流に応じた差動電圧を受けとり、前記第２の差動検出電流を流す第２の差動対のトランジスタを有する請求項１４～１７のいずれか１項に記載の半導体集積回路。
  19. 　前記比較回路は、前記検出電圧が前記基準電圧より高い場合には、前記差動入力電圧が所定のアイドルモードを示す電圧状態であることを示す信号を出力する請求項１４～１８のいずれか１項に記載の半導体集積回路。
PCT/JP2021/020377 2021-05-28 2021-05-28 検出回路、受信回路及び半導体集積回路 WO2022249441A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2023523901A JPWO2022249441A1 (ja) 2021-05-28 2021-05-28
PCT/JP2021/020377 WO2022249441A1 (ja) 2021-05-28 2021-05-28 検出回路、受信回路及び半導体集積回路
CN202180098512.4A CN117355942A (zh) 2021-05-28 2021-05-28 检测电路、接收电路以及半导体集成电路
US18/519,947 US20240088851A1 (en) 2021-05-28 2023-11-27 Detection circuit, reception circuit, and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/020377 WO2022249441A1 (ja) 2021-05-28 2021-05-28 検出回路、受信回路及び半導体集積回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/519,947 Continuation US20240088851A1 (en) 2021-05-28 2023-11-27 Detection circuit, reception circuit, and semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
WO2022249441A1 true WO2022249441A1 (ja) 2022-12-01

Family

ID=84228668

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/020377 WO2022249441A1 (ja) 2021-05-28 2021-05-28 検出回路、受信回路及び半導体集積回路

Country Status (4)

Country Link
US (1) US20240088851A1 (ja)
JP (1) JPWO2022249441A1 (ja)
CN (1) CN117355942A (ja)
WO (1) WO2022249441A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01293788A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 位相検出回路
JP2006246478A (ja) * 2005-03-01 2006-09-14 Seiko Epson Corp クロック・データ・リカバリ回路の周波数を維持する方法、前記方法を実施するように適合されたコンピュータ読み取り可能な命令の組を含む媒体または波形、およびクロック制御回路
JP2007019648A (ja) * 2005-07-05 2007-01-25 Seiko Epson Corp データ転送制御装置及び電子機器
JP2013048322A (ja) * 2011-08-29 2013-03-07 Renesas Electronics Corp 半導体集積回路装置
JP2013232747A (ja) * 2012-04-27 2013-11-14 Renesas Electronics Corp 受信回路及び受信方法
JP2014022791A (ja) * 2012-07-12 2014-02-03 Seiko Npc Corp Ｅｃｌ出力回路
JP2019169803A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 受信装置およびデータ受信方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01293788A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 位相検出回路
JP2006246478A (ja) * 2005-03-01 2006-09-14 Seiko Epson Corp クロック・データ・リカバリ回路の周波数を維持する方法、前記方法を実施するように適合されたコンピュータ読み取り可能な命令の組を含む媒体または波形、およびクロック制御回路
JP2007019648A (ja) * 2005-07-05 2007-01-25 Seiko Epson Corp データ転送制御装置及び電子機器
JP2013048322A (ja) * 2011-08-29 2013-03-07 Renesas Electronics Corp 半導体集積回路装置
JP2013232747A (ja) * 2012-04-27 2013-11-14 Renesas Electronics Corp 受信回路及び受信方法
JP2014022791A (ja) * 2012-07-12 2014-02-03 Seiko Npc Corp Ｅｃｌ出力回路
JP2019169803A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 受信装置およびデータ受信方法

Also Published As

Publication number Publication date
JPWO2022249441A1 (ja) 2022-12-01
CN117355942A (zh) 2024-01-05
US20240088851A1 (en) 2024-03-14

Similar Documents

Publication Publication Date Title
US9602317B1 (en) Apparatus and method for combining currents from passive equalizer in sense amplifier
US9647618B1 (en) System and method for controlling common mode voltage via replica circuit and feedback control
CN103259508B (zh) 具有可调有峰函数的模拟信号电流积分器
US7348808B2 (en) Method and apparatus for detection of high-speed electrical signals
US7586336B2 (en) Method and circuit for squelch detection in serial communications
US9407218B2 (en) Multi-stage transimpedance amplifier and a method of using the same
CN112311708B (zh) 高速低电压串行链路接收器及其方法
US6140857A (en) Method and apparatus for reducing baseline wander
US20060044070A1 (en) Signal determining apparatus including amplifier circuit with variable response speed
JP2020005124A (ja) トランスインピーダンスアンプ
US20060164127A1 (en) High speed peak amplitude comparator
US8634500B2 (en) Direct feedback equalization with dynamic referencing
US6956439B1 (en) Transimpedance amplifier with controllable noise reduction
US7250808B2 (en) Differential charge pump circuit
US10454580B2 (en) Threshold adjustment compensation of asymmetrical optical noise
WO2022249441A1 (ja) 検出回路、受信回路及び半導体集積回路
JP3551642B2 (ja) 増幅回路
US7929241B1 (en) Signal conversion system and method
US8008972B2 (en) Differential signal generator circuit
WO2022263047A1 (en) Transimpedance amplifier circuit
JP4321959B2 (ja) 信号補償回路及び復調回路
JP4433885B2 (ja) 差動ピーク検出回路
US6686794B1 (en) Differential charge pump
JP2020010202A (ja) トランスインピーダンス増幅回路
JP2020010203A (ja) トランスインピーダンス増幅回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21943086

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023523901

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202180098512.4

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21943086

Country of ref document: EP

Kind code of ref document: A1