CN1462074A - 半导体存储器件 - Google Patents

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Abstract

提供一种具有用于提供电能的驱动器晶体管的半导体存储器件，其可以在非激活过程中减少泄漏电流，并且在激活过程中保证用于读出放大器的足够供电能力。栅极宽度被与位线方向相垂直地提供在每两个位线对间距处，并且电源电压VDD和参考电压VSS被馈送到PMOS晶体管SP0、SP0_至SP3、SP3_以及NMOS晶体管SN0、SN0_至SN3、SN3_。在驱动器专用MOS晶体管P1、P2和NMOS晶体管N1、N2中，以两个位线对间距为最大值而调节栅极宽度，并且使用调节区ΔL来调节栅极长度，从而可以获得对于保证足够的电流提供能力和减小拖尾电流这种互为相反的特性获得在适当调节状态下的驱动器专用MOS晶体管P1、P2、N1和N2。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，特别涉及一种在非激活状态中能够实现高速存取和低电流消耗的技术。
背景技术
随着数字系统变得功能越来越强，半导体存储器件需要大存储容量和高速数据存取。
为了提高数据存取的速度，需要加快放大读出存储单元数据的读出放大器的速度。为了实现这个目的，需要提高把电能提供到读出放大器的驱动器的驱动能力。读出放大器被构造为在执行放大操作时被提供电能和激活，并且在非激活状态中不被提供电能。该驱动器被提供有一个驱动器专用MOS晶体管，其提供读出放大器的电源之间的连接，并且它在放大操作中变为导通，以把电能提供给读出放大器。为了保证把足够的电能提供给读出放大器而提高驱动能力意味着在驱动器导通时降低导通电阻。因此，需要使用具有足够的栅极宽度W和足够的电能驱动能力的驱动器专用MOS晶体管。另外，需要为该驱动器专用MOS晶体管保证足够的布线区域。
随着容量的增加，所使用的读出放大器的数目增加，导致被从一个驱动器专用MOS晶体管提供电能的一组读出放大器的布局区域变得非常宽，并且对于不同的读出放大器，在驱动器专用MOS晶体管和读出放大器之间的位置关系大不相同。为了保证位于最远地点处的读出放大器具有高速性能，需要使用具有大的栅极宽度W的读出放大器。
考虑到上述情况，到目前为止人们已经提出一种驱动器专用MOS晶体管的分散布局，其中在读出放大器布局区域中分散地嵌入驱动器专用MOS晶体管，使得每个驱动器专用MOS晶体管被分配给预定数目的读出放大器。该方法试图保证具有足够的电流驱动能力和加速存取的栅极宽度W，并且使在读出放大器的分布面积增加最小。
最近，实现强大功能的数字系统的便携式设备已经变得普及。在便携式设备中，为了增加电池驱动的连续工作时间性能，非常需要降低在待机状态中的功耗。在待机状态中需要降低MOS晶体管等等的泄漏电流。
作为在MOS晶体管中的典型泄漏电流，可以想到的是漏极电流，其被称为所谓的副阈值特性(拖尾特性)，并且其在栅源电压偏置低于预值电压时产生。随着阈值电压的降低，副阈值特性(拖尾特性)变得更加显著。如果对低于阈值电压的预定偏置电压进行比较，则预值电压越低，漏极电压越大。如果预值电压被降低到低于0.4V左右，则即使在栅极和源极之间没有施加偏压也不可能完全消除漏极电流。在该状态中，漏极电流被特别称为拖尾电流(tailing current)。
但是，常规的分散布局方法目的是保证足够大的电流驱动能力和高速存取，并且使驱动器专用MOS晶体管的布局区域的增加最小化，从而驱动器专用MOS晶体管的整个栅极宽度W变大。另外，源极端被连接到电源，并且大电压被施加在漏极和源极之间。与这些点相连接，在较低的阈值电压，产生较大的拖尾电流，因此产生不能够在待机状态获得较低的电流消耗的问题。
另外，为了加速数据存取，需要保证足够大的驱动器专用MOS晶体管的电流提供能力，另外为了在待机状态获得较低的电流消耗，需要减小驱动器专用MOS晶体管的拖尾电流，它们之间是一种相互权衡的关系。因此，在具有强大功能的数字系统的便携设备领域中，调节这两个特性是重要的。但是，在现有技术中，不可能为了同时获得保证驱动器专用MOS晶体管具有足够大的电流驱动能力并且减小拖尾电流的效果而进行调节，例如调节晶体管的尺寸、调节电压偏置条件、以及调节阈值电压。这在便携式设备中安装功能强大的数字系统导致问题。
发明内容
本发明用于解决上述问题，本发明的一个目的是提供一种半导体存储器件，其具有一个驱动晶体管，用于提供电能并且能够减小待机状态的泄漏电流和在待机状态中保证用于读出放大器的足够大的电能提供能力。
为了实现上述目的，根据本发明第一方面，在此提供一种半导体存储器件，其中包括：至少一个读出放大器，其被根据位线的布线间距而置于至少一个读出放大器布局区域中；以及至少一个驱动器专用MOS晶体管，用于把电能供到读出放大器，该驱动器专用MOS晶体管被置于读出放大器布局区域中，使其栅极宽度垂直于位线的布线方向，其中该读出放大器的电源端和驱动器专用MOS晶体管的漏极端通过一个低电阻布线层相互连接。
在根据第一方面的半导体存储器件中，该驱动器专用MOS晶体管被置于设置有读出放大器的读出放大器布局区域中，使得其栅极宽度方向与位线的布线方向相垂直，并且电能被从驱动器专用MOS晶体管的漏极端通过一个低电阻布线层提供到读出放大器的电源端。
为了把电能提供到具有足够大的电能提供能力的读出放大器，该驱动器专用MOS晶体管通常具有短栅极长度和长栅极宽度。通过使用长栅极宽度，该栅极宽度可以被在与读出放大器布局区域中的位线布线方向相垂直的方向上自由调节，而不受到位线的布线间距的限制，并且可以提供足够的栅极宽度。对于栅极长度，标准栅极长度的尺寸本身是一个非常小的长度，因此可以在非常小的长度的调节范围内进行充分的调节。并且，在与位线布线方向相平行的方向上，其中在该方向上由于在读出放大器布局区域中的相邻元件的布局限制使得调节区域受到限制，可以提供这样一个栅极长度，以保证足够的调节区域。可以用足够的自由度来调节栅极宽度和栅极长度，并且可以提供一个驱动器专用MOS晶体管，其被根据这种互为相反的特性而适当地调节尺寸，以保证足够大的电流提供能力并且减小拖尾电流。
另外，由于限定从驱动器专用MOS晶体管到读出放大器的供电路径的驱动器专用MOS晶体管的漏极端和读出放大器的电源端被例如金属布线层这样的低电阻布线层相互连接，因此在布线路径中的电压降非常小。并且在单个驱动器专用MOS晶体管连接到较大量读出放大器的情况，在相邻读出放大器之间的供电路径上的电压降变得不均匀，因此对该读出放大器获得良好平衡的供电能力。
根据本发明第二方面，在此提供一种半导体存储器件，其中包括：至少一个读出放大器，其被根据位线的布线间距而置于至少一个读出放大器布局区域中；以及至少一个驱动器专用MOS晶体管，用于把电能提供到读出放大器，该驱动器专用MOS晶体管被置于读出放大器布局区域中，使其栅极宽度垂直于位线的布线方向，其中该读出放大器的电源端和驱动器专用MOS晶体管的漏极端通过这两个端子的一个构成层面直接相互连接，并且通过一个低电阻布线层把一条辅助路径形成在至少一个部分区域中。
在根据第二方面的半导体存储器件中，该驱动器专用MOS晶体管被置于设置有读出放大器的读出放大器布局区域中，使得其栅极宽度方向与位线的布线方向相垂直，并且电能被从驱动器专用MOS晶体管的漏极端通过由两个端子的构成层面，并且进一步通过由一个低电阻布线层同时在至少一个部分区域中形成的辅助路径提供到读出放大器的电源端。
根据该结构，与第一方面相同，可以用足够的自由度来调节栅极宽度和栅极长度，并且可以提供一个驱动器专用MOS晶体管，其被根据这种互为相反的特性而适当地调节尺寸，以保证足够大的电流提供能力并且减小拖尾电流。
另外，可以在短距离把驱动器专用MOS晶体管的漏极端和读出放大器的电源端相互连接，因此允许缩小布局区域，并且由于这种短距离的布线，可以减小从驱动器专用MOS晶体管到读出放大器的供电路径中的电压降。同时由例如金属布线层这样的低电阻布线层形成一条辅助路径，从而进一步减小供电路径的负荷，以及减小相邻读出放大器之间的操作变化。
根据本发明第三方面，在此提供一种半导体存储器件，其中包括：至少一个读出放大器，其被根据位线的布线间距而置于至少一个读出放大器布局区域中；以及至少一个驱动器专用MOS晶体管，用于把电能提供到读出放大器，该驱动器专用MOS晶体管被置于读出放大器布局区域中，使其栅极宽度垂直于位线的布线方向，其中该驱动器专用MOS晶体管具有在其源极和漏极端之间的一个栅极长度可调节区域，该栅极长度可调节区域使得栅极层被置于其中，该栅极层具有比最短的长度值更长的栅极长度。
在根据第三方面的半导体存储器件中，该驱动器专用MOS晶体管被置于设置有读出放大器的读出放大器布局区域中，使得其栅极宽度方向与位线的布线方向相垂直，并且在保证一个栅极长度可调节区域的情况下，设置该驱动器专用MOS晶体管的源极和漏极端。
根据该结构，与第一方面相同，可以用足够的自由度来调节栅极宽度和栅极长度，并且可以提供一个驱动器专用MOS晶体管，其被根据这种互为相反的特性而适当地调节尺寸，以保证足够大的电流提供能力并且减小拖尾电流。
另外，由于该驱动器专用MOS晶体管被预先提供有该栅极长度可调节区域，因此栅极长度可以仅仅通过栅极层的调节而增加或减小。因此，在半导体存储器件的制造中，可以通过仅仅校正光掩膜或栅极层而调节在驱动器专用MOS晶体管中的电流提供能力和拖尾电流，因此可以减少调节时间和成本。
根据本发明第四方面，在此提供一种半导体存储器件，其中包括：多个读出放大器块，每个读出放大器块在同一个区域中具有预定数目的读出放大器以及用于把电能提供到该预定数目的读出放大器的驱动器专用MOS晶体管；以及低电阻布线层，用于通过连接预定数目的读出放大器的电源端之间，或连接在该读出放大器块中的各个驱动器专用MOS晶体管的一个电源输出端和其它电源输出端之间，而连接该读出放大器块。
在根据第四方面的半导体存储器件中，构造读出放大器块，每个读出放大器块在同一个区域中具有用于每个预定数目的读出放大器的驱动器专用MOS晶体管，并且在该读出放大器块中的预定数目的读出放大器的电源端或者驱动器专用MOS晶体管的电源输出端被一个低电阻布线层连接在读出放大器块之间。
根据该结构，即使在特定读出放大器块中的驱动器专用MOS晶体管与在相同块中的预定数目的读出放大器相互分离，电能被从相邻读出放大器块中的驱动器专用MOS晶体管提供到该读出放大器，从而通过调节每个驱动器专用MOS晶体管的连接和断开，可以对这种互为相反的特性进行适当的调节，以保证足够大的电流提供能力并且减小拖尾电流。
另外，由于可以根据是否设置接触层或低电阻布线层而决定每个驱动器专用MOS晶体管的连接或断开，可以通过对接触层和低电阻布线层之一的光掩膜进行校正而调节在驱动器专用MOS晶体管中的电流提供能力和拖尾电流，从而可以减少调节时间和成本。
根据本发明第五方面，在此提供一种半导体存储器件，其中包括：至少一个驱动器专用MOS晶体管，其用于把电能提供给至少一个读出放大器，其中在非激活状态中不涉及存取操作，在驱动器专用MOS晶体管的栅极端上相对于源极端的所施加电压的电压差被相对于导电状态中的电压差而反向偏置。
根据该结构，驱动器专用MOS晶体管可以被更进一步反相偏置，并且可以抑制拖尾电流，并且提供较大的栅极宽度和较高的电流驱动能力。即使在驱动器专用MOS晶体管的栅极宽度和长度不能够被调节到满意的程度，可以进行调节以保证足够的电流驱动能力和减小拖尾电流。
根据本发明第六方面，在此提供一种半导体存储器件，其中包括：至少一个驱动器专用MOS晶体管，其用于把电能提供给至少一个读出放大器，其中在读出放大器的激活状态中，在驱动器专用MOS晶体管的栅极端上相对于源极端的所施加电压的电压差比在导电状态中的电压差进一步正向偏置。
根据该结构，驱动器专用MOS晶体管可以被更进一步反相偏置，并且可以在较小的栅极宽度获得较高的电流驱动能力，并且抑制拖尾电流。即使当驱动器专用MOS晶体管的栅极宽度和长度不能够被调节到满意的程度，可以进行调节以保证足够的电流驱动能力和减小拖尾电流。
根据本发明第七方面，在此提供一种半导体存储器件，其中包括：驱动器专用MOS晶体管，其用于把电能提供给一个读出放大器，该驱动器专用MOS晶体管的阈值电压比构成读出放大器的读出放大器专用MOS晶体管的阈值电压更深。
根据该结构，可以在该驱动器专用MOS晶体管抑制拖尾电流，并且即使当驱动器专用MOS晶体管的栅极宽度和长度不能够被调节到满意的程度，可以进行调节以保证足够的电流驱动能力和减小拖尾电流。
附图说明
图1为示出本发明的一个实施例的存储单元阵列结构的分布图；
图2为在图1中的A区域的扩展电路图；
图3为在该实施例的读出放大器块中的读出放大器区域的布局例子(1)；
图4为在该实施例的读出放大器块中的读出放大器区域的布局例子(2)；
图5为在该实施例的连续读出放大器块中的读出放大器区域的布局例子；
图6为在该实施例中用于驱动器专用MOS晶体管的控制电路；
图7为在图6中的电平位移器的具体例子的电路图；
图8为示出升压电压(VPP)发生器的分配的电路框图；
图9为示出负电压(VN)发生器的分配的电路框图；
图10为MOS晶体管的阈值电压与拖尾电流之间的关系的示意图；
图11为示出驱动器专用MOS晶体管和读出放大器专用MOS晶体管之间的结构关系的第一具体例子；
图12为示出驱动器专用MOS晶体管和读出放大器专用MOS晶体管之间的结构关系的第二具体例子；以及
图13为示出驱动器专用MOS晶体管和读出放大器专用MOS晶体管之间的结构关系的第三具体例子。
具体实施方式
下面将参照图1至13描述体现本发明的半导体存储器件。
在图1的分布图中，体现本发明的半导体存储器件的一部分存储单元阵列结构被放大地示出。一个存储单元阵列被形成为用于每个预定数目数位的存储单元阵列区域MC，并且数据存取单元由存储单元阵列区域MC所构成，作为一个有效单元。存储单元在存储单元阵列区域MC中排列为矩阵形式(参见图2)，并且被设置在读出放大器区域SA中的读出放大器按照位线对依次进行差分放大。通过设置在字线驱动器区域WD中的字线驱动器以交替的方式选择的多条字线执行存储单元与位线之间的连接控制。多条字线分别被连接控制，使得共同选择连接到多个位线对中的一条位线的存储单元。由于按一条字线选择多个存储单元的结果，在每个位线对和每个存储单元中的一条位线变为导通，并且同时激活读出放大器，从而执行差分放大操作。
被控制地连接存储单元的位线和对该位线进行连接控制的字线被通过存储单元阵列区域MC相互垂直地分布，从而其中设置有用于进行位线对的差分放大的读出放大器的读出放大器区域SA和其中设置有用于驱动字线的字线驱动器的字线驱动器区域WD被设置为与存储单元阵列区域MC的侧边相垂直。
在位于存储单元阵列区域MC的每个角落位置处的读出放大器区域SA和字线驱动器区域WD之间的交叉区域C中，辅助地设置用于把电能提供到读出放大器的驱动器专用MOS晶体管。
图2为在图1中的A区域的扩展电路图。在读出放大器区域SA中设置有多个读出放大器SA11至SAnm。被差分放大的位线对BL11和/BL11至BLnm和/BLnm分别连接到该读出放大器SA11至SAnm。位线对BL11和/BL11至BLnm和/BLnm从读出放大器区域SA中的读出放大器SA11至SAnm向着存储单元阵列区域MC方向布线，并且被从字线驱动器区域WD中的字线驱动器引出的字线WL0至WLk交替地进行导电控制，以连接到该存储单元。在图2中，包围位线BL11至/BLnm与字线WL0至WLk的交叉点的小圆圈部分表示存储单元。
如读出放大器SAn1中所示，读出放大器SA11至SAnm具有一种结构，其中CMOS反相器门的输入和输出端相互连接，并且分别连接到位线BLn1和/BLn1，从而对从存储单元读出的位线之间的非常小的电压差进行差分放大。读出放大器SA11至SAnm的高电源电压线PSA和低电源电压线NSA共同连接到这些读出放大器，并且分别通过作为驱动器专用MOS晶体管的PMOS晶体管P1至Pn和NMOS晶体管N1至Nn连接到用于每个预定数目的读出放大器SA11至SA1m、...、SAn1至SAnm的电源电压VDD和参考电压VSS。被构造为驱动器专用MOS晶体管的PMOS晶体管P1至Pn和NMOS晶体管N1至Nn被设置在相同的读出放大器区域与SA中。另外，对每预定数目的读出放大器SA11至SA1m、...、SAn1至SAnm构造一个读出放大器块。
另外，作为驱动器专用MOS晶体管的PMOS晶体管P0和NMOS晶体管N0被设置在交叉区域C中，并且分别提供电源电压VDD和高电源电压线PSA之间的连接，以及参考电压VSS与低电源电压线NSA之间的连接。
PMOS晶体管P0至Pn的栅极被共同连接，并且用栅极控制信号SLEx进行导电控制。电源电压VDD被连接到高电源电压线PSA，以把VDD提供给读出放大器SA11至SAnm。类似地，NMOS晶体管N0至Nn的栅极端被共同连接，并且用栅极控制信号SLEz进行导电控制。参考电压VSS连接到低电源电压线NSA，以把VSS提供到读出放大器SA11至SAnm。
图3示出在一个读出放大器块中的读出放大器区域的布局例子(1)，其中提供四组读出放大器。在读出放大器块B的中央以相对的方式设置一个N阱端NEW和一个P阱端PWE，该N阱端NEW由用于把偏压提供给N型阱的N型扩散层Dn所形成，该P阱端PEW由用于把偏压提供给P型阱的P型扩散层Dp所形成。N阱端NEW的左侧构成一个N型阱区，而P阱端PWE的右侧构成一个P型阱区。
在该N型阱区中，在共同使用一个源极端的每两个晶体管形成P型扩散层Dp，并且设置读出放大器专用的PMOS晶体管对SP0和SP0_至SP3和SP3_，另外为每个晶体管形成P型扩散层Dp，并且设置驱动器专用PMOS晶体管P1和P2。在P型阱区中，为共同使用一个源极端的八个晶体管形成N型扩散层Dn，并且设置读出放大器专用的NMOS晶体管对SN0和SN0_至SN3和SN3_，另外为每个晶体管形成N型扩散层Dn，并且设置驱动器专用NMOS晶体管N1和N2。
位线对BL0和/BL0至BL3和/BL3(未示出)被设置为通过第一金属层垂直于驱动器专用MOS晶体管P1、P2、N1和N2的栅极宽度方向，并且连接到PMOS晶体管对SP0和SP0_至SP3和SP3_以及NMOS晶体管对SN0和SN0_至SN3和SN3_。
也就是说，位线BL0被通过接点Cp0连接到PMOS晶体管SP0的栅极端，通过接点Cd0连接到PMOS晶体管SP0_的漏极端，通过接点Cp0连接到NMOS晶体管NP0的栅极端，以及通过接点Cd0连接到NMOS晶体管SN0_的漏极端。位线/BL0通过接点Cp0_和Cd0_连接到PMOS晶体管SP0_和NMOS晶体管SN0_的栅极端，以及连接到PMOS晶体管SP0和NMOS晶体管SN0的漏极端。
为了保持位线对BL0和/BL0的线间距为最小宽度，PMOS晶体管对SP0和SP0_和NMOS晶体管对SN0和SN0_被在位线对BL0和/BL0的布线方向上并排设置，从而位线对BL0和/BL0之间的布线间距的最小宽度可以被设置在一个读出放大器专用的MOS晶体管对SP0至SN0_的宽度内。
对于相邻的位线对BL1和/BL1，在位线对BL0和/BL0中的布局相对于位线的布线方向形成镜像。因此，连接到位线对BL1和/BL1的读出放大器专用的MOS晶体管对SP1、SP1_、SN1和SN1_被定位为与位线对BL0和/BL0的情况相反。位线BL1通过接点Cp1和Cd1连接到PMOS晶体管SP1和NMOS晶体管SN1的栅极端，以及连接到PMOS晶体管SP1_和NMOS晶体管SN1_的漏极端。位线/BL1通过接点Cp1_和Cd1_连接到PMOS晶体管SP1_和NMOS晶体管SN1_的栅极端，以及连接到PMOS晶体管SP1和NMOS晶体管SN1的漏极端。
位线对BL2和/BL2、BL3和/BL3的布局与作为一个单元的位线对BL0和/BL0、BL1和/BL1的布局相重复，并且在布线和布局方面相类似。
PMOS晶体管P1、P2和NMOS晶体管N1、N2被提供在构成读出放大器的PMOS晶体管对SP0、SP0_至SP3、SP3_与N阱端NEW之间，被提供在构成读出放大器的NMOS晶体管对SN0、SN0_至SN3、SN3_与P阱端PEW之间，使得栅极宽度方向与位线的布线方向相垂直。它们是驱动器专用MOS晶体管。
PMOS晶体管P1、P2和NMOS晶体管N1、N2每隔两个位线对位而设置。更加具体来说，PMOS晶体管P1和NMOS晶体管N1被设置在位线对间距BL0和/BL0、BL1和/BL1，而PMOS晶体管P2和NMOS晶体管N2被设置在位线对间距BL2和/BL2、BL3和/BL3。因此，可以使用两个位线对间距的长度作为最大值而调节栅极宽度W。
作为源极端和漏极端之间的栅极布局区域，PMOS晶体管P1、P2和NMOS晶体管N1、N2被构成为具有比工艺中许可的栅极长度更长的调节距离ΔL。因此，通过仅仅校正多晶硅层，可以调节栅极长度，并且可以调节拖尾电流。PMOS晶体管P1、P2和NMOS晶体管N1、N2为驱动器专用晶体管，并且需要具有足够的电流驱动能力。因此，对于栅极长度L，通常采用一种方法，其中短栅极长度被用为一个参考值，并且根据减小拖尾电流的需要，可以使其更长。由于栅极长度L本身被设置为较短，因此即使在非常小的栅极长度调节区ΔL中，也可以获得满意的拖尾电流值调节效果。图3示出保证一个长度与作为参考值的短栅极长度相等的调节区域的情况。例如，如果短栅极长度为0.3微米，则需要具有大约0.3微米的栅极长度调节区ΔL。拖尾电流值很大程度上取决于栅极长度L。
PMOS晶体管P1、P2和NMOS晶体管N1、N2的源极端以及N和P阱端NEW、PWE被设置为相互面对，并且通过第一金属层M1，使用扩散层接点Cd和通孔接点Cv连接到电源电压VDD和参考电压VSS，其通过与N和P阱端NEW、PWE相并行的第二金属层M2而布线。
PMOS晶体管P1和P2的漏极端通过扩散层接点Cd连接到由第一金属层M1所构成的电源电压馈送线路PD1和PD2，并且还通过扩散层接点Cd连接到PMOS晶体管SP0和SP1_以及SP2_和SP3的公共源极端，并且提供电源电压VDD。所述漏极端进一步通过通孔接点Cv连接到由第二金属层M2所构成的高电源电压线PSA，并且从高电源电压线PSA通过通孔接点Cv、第一金属层M1和扩散层接点Cb连接到其它公共源极端，以把电源电压VDD馈送到PMOS晶体管对SP0、SP1_和SP2、SP3_。
NMOS晶体管N1和N2的漏极端通过扩散层接点Cd连接到由第一金属层M1所构成的电源电压馈送线路ND1和ND2，并且还通过扩散层接点Cd连接到由具有公共源极端的NMOS晶体管SN0、SN0_、SN1和SN1_所包围的区域以及由NMOS晶体管SN2、SN2_、SN3和SN3_所包围的区域。所述漏极端进一步通过通孔接点Cv连接到由第二金属层M2所构成的低电源电压线NSA，并且从低电源电压线NSA通过通孔接点Cv、第一金属层M1和扩散层接点Cd连接到不直接被参考电压馈送电路ND1和ND2直接连接的公共源极端。更加具体来说，它们连接到由NMOS晶体管SN0、SN0_和读出放大器块B的端部所包围的区域、由NMOS晶体管SN1、SN1_、SN2和SN2_所包围的区域、以及由NMOS晶体管SN3、SN3_和读出放大器块B的端部所包围的区域。通过这些连接，一个统一的参考电压VSS被馈送到公共源极端。
构成高和低电源电压线PSA、NSA的第二金属层M2的布线方向与位线对的布线方向相垂直，并且第二金属层共同连接到PMOS晶体管SP0、SP0_至SP3、SP3_以及NMOS晶体管SN0、SN0_至SN3、SN3_。
根据图3中所示的读出放大器的布局例子(1)，为了把具有足够的供给能力的电源电压VDD和参考电压VSS提供到读出放大器SP0、SP0_和SN0、SN0_至SP3、SP3_和SN3、SN3_，相对于短栅极长度L，驱动器专用MOS晶体管P1和N1、P2和N2通常具有长栅极宽度W。长栅极宽度W可以被自由地调节而在读出放大器区SA中的位线对BL0和/BL0至BL3和/BL3的布线方向相垂直的方向上不受到布线间距的限制，因此可以保证足够的栅极宽度W。对于栅极长度L，由于标准栅极长度本身非常短，因此它可以在非常小的长度调节区中被充分地调节。并且在与位线对的布线方向相平行的方向上，其中由于在读出放大器区SA中的相邻单元的布局限制而导致该调节区受到限制，在此可以获得保证足够的调节区的一个栅极长度L。栅极宽度W和栅极长度L可以用足够的自由度来调节，并且可以提供一个驱动器专用MOS晶体管，其被根据这种互为相反的特性而适当地调节尺寸，以保证足够大的电流提供能力，并且减小拖尾电流。尽管在图3中，栅极长度调节区ΔL被设置在源极端，但是它也可以设置在漏极端。在这种情况中，驱动器专用MOS晶体管的驱动能力被进一步提高。
从驱动器专用MOS晶体管P1、P2和N1、N2的漏极端到作为读出放大器专用的晶体管SP0、SP0_至SP3、SP3_、和SN0、SN0_至SN3、SN3_的电源端的源极端的供电路径由包括第一金属层M1所构成的电源电压馈送线路PD1、PD2和参考电压馈送线路ND1、ND2的低电阻布线层，以及由第二金属层M2所构成的高电源电压线PSA和低电源电压线NSA来布线。结果，在布线路径中仅仅出现微小的电压降，并且电源电压VDD和参考电压VSS可以确定地馈送到每个读出放大器专用的晶体管。尽管为每个驱动器专用MOS晶体管P1、P2、N1和N2设置4个读出放大器晶体管，但是在读出放大器之间的供电路径上的电压降变为统一，因此对每个读出放大器晶体管的供电能力得到平衡。
另外，由于驱动器专用MOS晶体管P1、P2、N1和N2被预先提供有栅极长度L的栅极长度调节区ΔL，因此被仅仅通过调节作为栅极层的多晶硅层而调节栅极长度L。在制造半导体存储器件中，驱动器专用MOS晶体管P1、P2、N1和N2的电流提供能力和拖尾电流可以通过仅仅对多晶硅层的光掩膜进行校正而调节，因此能够减小调节时间和成本。
如果在图3中所示的读出放大器区域的布局例子(1)被应用于图2的电路结构，则驱动器专用MOS晶体管P1、P2、N1和N2被分散地设置在作为两组读出放大器的每两组位线对BL0、/BL0和BL1、/BL1和BL2、/BL2和BL3、/BL3中。因此，可以减小提供到每个读出放大器的功率上的线路负载。另外，如图3中所示，由于供电路径包括第一和第二金属层M1、M2，因此可以大大减小线路负载。由于对每个读出放大器的供电能力变为统一，并且在该路径上的电压降非常小，因此即使用具有小的栅极宽度的驱动器专用MOS晶体管P1和N1、P2和N2也可以有效地馈送电源电压VDD和参考电压VSS。
在驱动器专用MOS晶体管被以集中的方式设置的情况中，即使对于在线路负载的最远点处的读出放大器也需要保证预定的操作速度，从而需要使用具有非常大的栅极宽度W和具有大电流驱动能力的驱动器专用MOS晶体管。另一方面，在图2的电路结构由图3的布局来实现的情况中，即使使用具有减小的整体栅极宽度W和较小电流驱动能力的驱动器专用MOS晶体管，由于线路负载通过分散分布而减小，并且由于该布线路径通过作为低电阻布线层的第一和第二金属层N1、N2而布线，因此随着负载的降低可以提高所有读出放大器的速度。除了分散分布之外，通过改进布局结构，可以用较短的栅极宽度W实现高速操作，并且抑制在读出放大器之间的放大操作中的时间延迟的变化。
另外，由于电能还被从辅助的驱动器专用MOS晶体管P0和N0馈送，因此驱动器专用MOS晶体管P1、P2、N1和N2的总电流驱动能力可以被减小，并且可以缩短总栅极宽度W。可以缩小在读出放大器区域SA中的驱动器专用MOS晶体管P1、P2、N1和N2的布局区域，从而不但可以提高在位线对BL0和/BL0至BL3和/BL3的间距方向上的布局自由度，而且还可以减小拖尾电流。
另外，由于辅助驱动器专用MOS晶体管P0和N0被设置在交叉区域C中，因此不再需要保证辅助驱动器专用MOS晶体管P0和N0的布局区域设置在读出放大器区域SA中，因此可以保证用于调节设置在读出放大器区域SA中的驱动器专用MOS晶体管的栅极宽度W和栅极长度L的足够区域，因此可以提高调节的自由度。另外，由于辅助驱动器专用MOS晶体管P0和N0不设置在读出放大器区域SA中，因此可以压缩读出放大器区域SA的布局区域。
图4示出在读出放大器块B中提供4组读出放大器的结构的读出放大器区域的布局例子(2)。取代在图3的布局例子(1)中的参考电压馈送线路ND1和ND2，构成驱动器专用NMOS晶体管N1和N2的漏极端的扩散层Dn和构成读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_的公共源极端的扩散层Dn被该扩散层Dn直接连接。
结果，不需要设置用于把驱动器专用NMOS晶体管N1和N2的漏极端连接到第一金属层M1的扩散层接点Cd，并且驱动器专用NMOS晶体管N1和N2和读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3被设置为尽可能地接近。由于可以短距离实现该连接，因此不但可以压缩布局区域，而且还可以降低从驱动器专用MOS晶体管N1和N2延伸到读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_的供电路径中的电压降。
同时，构成低电源电压线NSA的第二金属层M2被在每个位线对间距与位线对的布线方向相垂直地连接到读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_的公共源极端。从而，从驱动器专用NMOS晶体管N1和N2通过扩散层Dn馈送的参考电压VSS通过第二金属层M2的辅助路径在读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_公共源极端连接低电阻布线层，从而在到达NMOS晶体管SN0、SN0_至SN3、SN3_的参考电压VSS馈送路径得到平衡。
图4示出驱动器专用NMOS晶体管N1、N2和读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_之间的间距由它们的栅极端之间的间距所确定的一个例子。例如通过改变读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_的栅极端的形状，这两个晶体管之间的间距可以进一步缩短，因此可以压缩读出放大器区域SA。
尽管在图4中，驱动器专用PMOS晶体管P1、P2和读出放大器专用的PMOS晶体管SP0、SP0_至SP3、SP3_没有直接被扩散层Dp所连接，但是不用说，可以通过对该布局结构进行一些改进而实现直接连接。
根据图4中的读出放大器区域的布局例子(2)，与图3中的情况相同，可以用足够的自由度调节驱动器专用MOS晶体管P1、P2、N1和N2的栅极宽度W和长度L，并且可以对这种互为相反的特性提供一个被适当调节尺寸的驱动器专用MOS晶体管，以保证足够的电流提供能力和减小拖尾电流。
另外，驱动器专用NMOS晶体管N1和N2的源极端和作为读出放大器专用的NMOS晶体管SN0、SN0_至SN3、SN3_的电源端的公共源极端可以短距离连接，因此可以压缩读出放大器区域SA，并且可以减小在从驱动器专用MOS晶体管N1和N2延伸到读出放大器专用的NMOS晶体管的供电路径中的电压降。同时，由于通过作为低电阻布线层的第二金属层M2把低电源电压线NSA形成为一个辅助路径，因此参考电压VSS的供应得到平衡，并且可以减小在读出放大器专用的PMOS晶体管SP0、SP0_至SP3、SP3_中的操作变化。
对于把图4中的读出放大器区域的布局例子(2)应用于图2的电路结构所获得的功能和效果与图3中相同，从而将省略对它们的描述。
图5示出连续设置两组读出放大器块B的读出放大器区域的布局例子。在读出放大器块B之间的连接中，由第二金属层M2连接高电源电压线PSA和低电源电压线NSA(在高电源电压线PSA中的连接JP和在低电源电压线NSA中的连接JN)。从而，读出放大器专用的MOS晶体管的源极端与读出放大器块B之间的NMO晶体管被共同与低电阻的第二金属层M2相连接，并且从高和低电源电压线路PSA、NSA到该源极端的负载在读出放大器块B之间变为相等。
因此，为每个读出放大器块B设置并且从驱动器专用PMOS晶体管P1至P4和NMOS晶体管N1至N4连接到高电源电压线PSA和低电源电压线NSA的电源电压馈送线路PD1至PD4和参考电压馈送线路ND1至ND4可以被适当地缩小，从而可以调节驱动器专用MOS晶体管的总栅极宽度W，以调节电流提供能力，从而可以调节决定于总栅极宽度W的总拖尾电流。例如，通过分离电源电压馈送线路PD2、PD4和参考电压馈送线路ND2、ND4，可以把电流提供能力减半。在这种情况中，通过设置在其它读出放大器块B中的驱动器专用晶体管P1、P3、N1和N3或者除了驱动器专用晶体管P1、P3、N1和N3之外还通过辅助驱动器专用晶体管，经过高和低电缘电压线路PSA、NSA把电源电压VDD和参考电压VSS提供到读出放大器块B中的读出放大器专用晶体管。
由于高和低电源电压线路PSA、NSA由低电阻的第二金属层M2所布线，因此可以忽略读出放大器块B之间的供电路径的差别。通过调节各个驱动器专用MOS晶体管的连接和不连接，可以适当地调节这种互为相反的特性，以保证足够的电流提供能力和减小拖尾电流。
可以通过作为低电阻布线层的第二金属层PD和ND把驱动器专用MOS晶体管P1至P4的漏极端和驱动器专用MOS晶体管N1至N4的漏极端连接在一起。并且在这种情况中，在读出放大器块B之间的连接中，该连接通过用于第二金属层PD的连接JP1以及通过用于第二金属层ND的连接JN1来实现。结果，驱动器专用MOS晶体管P1至P4的漏极端和驱动器专用MOS晶体管N1至N4的漏极端分别共同连接，并且用于读出放大器专用的晶体管的电源电压VDD和参考电压VSS的供电路径负戴在读出放大器块B之间变为相等。
缩小驱动器专用MOS晶体管P1至P4和N1至N4可以通过连接或断开电源电压馈送线路PD1至PD4和参考电压馈送线路ND1至ND4而实现，或者通过设置或不设置构成这些线路的第一金属层M1而实现，另外这还可以通过在驱动器专用MOS晶体管P1至P4和N1至N4中设置或不设置源极和漏极端的扩散层接点Cd而实现。在对第二金属层PD和ND布线的情况中，所述缩小可以通过在驱动器专用MOS晶体管P1至P4和N1至N4中设置或不设置漏极的扩散层接点Cd而实现。另外，这还可以通过连接或断开源极端和电源线路VDD或VSS来实现，而不是通过连接或断开电源电压馈送线路PD1至PD4和参考电压馈送线路ND1至ND4实现。这些方法还可以应用于图4的布局例子。另外，在图4中，所述缩小可以通过设置或不设置直接连接的扩散层Dn的连接而实现。
各个驱动器专用MOS晶体管P1至P4和N1至N4的连接和断开可以通过仅仅校正扩散层接点Cd或作为第二低电阻布线层的第一金属层M1的光刻胶掩膜而实现。这可以减小在调节驱动器专用MOS晶体管P1至P4和N1至N4的电流提供能力和拖尾电流时的时间和成本。
对于把图5中的读出放大器区域的布局例子应用于图2的电路结构所获得的功能和效果与图3中相同，从而将省略对它们的描述。
图6示出为图2中的驱动器专用MOS晶体管P0至Pn和N0至Nn输出栅极控制信号SLEx和SLEz的控制电路。该控制电路具有当驱动器专用MOS晶体管处于截止状态时深入地反向偏置该栅极的功能，以抑制拖尾电流。
具有电源电压VDD和参考电压VSS之间的一个幅度的电压的正逻辑的读出放大器激活信号SAE被输入到电平位移器(H)13，其逐级地升高电源电压VDD，到达提升电压VPP，并且该信号还被输入到电平位移器(L)16，其逐级地降低参考电压VSS，到达负电压VN。被电平位移器(H)13和(L)16电平位移的读出放大器区域SAE还被分别馈送到反相器门13和15，接着提供用于驱动器专用PMOS晶体管P0至Pn的栅极控制信号SLEx和用于驱动器专用的NMOS晶体管N0至Nn的栅极控制信号SLEz。
随着读出放大器被激活，栅极控制信号SLEx和SLEz分别具有参考电压VSS电平和电源电压VDD电平。在这种情况中，反相器门NMOS和PMOS晶体管导通。
随着读出放大器被减活，逻辑电平反相，并且反相器门13和15的PMOS和NMOS晶体管导通。在此时设置逻辑电平电压的晶体管为连接到电源电压VDD的PMOS晶体管11、连接到提升电压VPP的PMOS晶体管12、连接到参考电压VSS的NMOS晶体管、以及连接到负电压VN的NMOS晶体管15。
具有提升电压VPP和参考电压VSS之间的一个幅度的电压的正逻辑的PMOS拖尾电流消除信号SWH通过反相器门I1和I2连接到PMOS晶体管11的栅极端，并且PMOS拖尾电流消除信号SWH通过反相器门I1连接到PMOS晶体管12的栅极端。反相器门I1的电源电压为提升电压VPP。
具有电源电压VDD和负电压VN之间的一个幅度的电压的正逻辑的NMOS拖尾电流消除信号SWL连接到NMOS晶体管I4，并且该NMOS拖尾电流消除信号SWL直接连接到NMOS晶体管15的栅极端。
在允许立即执行切换到读出放大器激活操作的操作状态中，例如普通待机状态，在允许随时接收外来访问的正常操作模式中，或者在不需要减少拖尾电流的情况中，PMOS拖尾电流消除信号SWH的电压电平被设置为参考电压VSS，而NMOS拖尾电流消除信号SWL的电压电平被设置在负电压VN。PMOS晶体管12和NMOS晶体管15截止，并且PMOS晶体管11和NMOS晶体管14截止。表示栅极控制信号SLEx和SLEz的非激活状态的信号电平分别变为电源电压VDD和参考电压VSS的高和低电平，并且与普通逻辑电路中相同，在栅极端相对于源极端的电压差为0V的状态中，驱动器专用MOS晶体管P0至Pn、N0至Nn截止。
当已知在特定的时间不执行读出放大器激活操作时，或者当不立即执行切换到读出放大器激活操作时，或者当预先已知到激活操作的切换时序时，这通常为关机模式、休眠模式、任何其它节能模式、或者自刷新模式，如果需要减小拖尾电流，则PMOS拖尾电流消除信号SWH的电压电平被设置为提升电压VPP，并且NMOS拖尾电流消除信号SWL的电压电平被设置为电源电压VDD。休眠模式在此是指不执行刷新操作并且例如在DRAM中的内部电源保持在激活状态的一种操作模式。在该操作模式中，可以接收外部指令，而所保存的数据不受到保护，并且在接收外部指令时可以执行存取操作。
PMOS晶体管11和NMOS晶体管14截止，而PMOS晶体管12和NMOS晶体管15导通。表示栅极控制信号SLEx和SLEz的非激活状态的信号电平分别变为提升电压VPP和负电压VN的高和低电平。进一步的反相偏压被从普通逻辑电路中的截止状态偏压施加，并且在驱动器专用PMOS晶体管P0至Pn中，栅极端相对于源极端的电压被偏置为正电压(＝VPP-VDD)，而在驱动器专用NMOS晶体管N0至Nn中，它被偏置为负电压(＝-VN)，因此确保截止这两个晶体管，并且在截止状态中减小该拖尾电流。
图7示出电平位移器(H)13的一个具体例子。本例为一个电路例子，其中具有电源电压VDD和参考电压VSS之间的一个电压幅度的读出放大器激活信号SAE被电平偏移为具有提升电压VPP和参考电压VSS之间的一个电压幅度的信号OUT。
在此假设具有电源电压VDD的电压电平的高电平信号被作为读出放大器激活信号SAE而输入。该读出放大器激活信号SAE被输入到NMOS晶体管18的栅极端，并且还输入到反相器门I6。随着读出放大器激活信号SAE的输入，NMOS晶体管18导通，把参考电压VSS施加到PMOS晶体管19的栅极端，接着导通该晶体管。另外，已经被反相器门I6逻辑反相的低电平信号被输入到NMOS晶体管20的栅极端，该晶体管停止导通。因此，提升电压VPP通过PMOS晶体管19施加到信号OUT上，并且电压电平被从电源电压VDD偏移到提升电压VPP。信号OUT被输入到PMOS晶体管17的栅极端，该晶体管停止导通，从而从提升电压VPP到PMOS晶体管19的栅极端的路径被切断。
假设参考电压VSS的低电平信号被作为读出放大器激活信号SAE而输入。在这种情况中，NMOS晶体管18停止导通，并且用于把参考电压VSS提供到PMOS晶体管19的栅极端的路径被切断。另一方面，已经被反相器门I6逻辑反相的高电平信号被输入到NMOS晶体管20的栅极端，因此该晶体管导通。参考电压VSS被通过NMOS晶体管20施加到信号OUT。由于信号OUT被施加到PMOS晶体管17的栅极端，则PMOS晶体管17导通，并且提升电压VPP被施加到PMOS晶体管19的栅极端。接着该晶体管被保持在不导通状态。最好，在图6中，PMOS晶体管11、12和NMOS晶体管14、15与反相器13和15一同设置在图1中的交叉区域C中，并且电平位移器13和16被设置在除了存储单元阵列区域MC之外的普通区域和与其相邻区域的外围区域中，其中设置有许多普通逻辑电路，例如用于产生读出放大器激活信号SAE的电路(未示出)，由于与交叉区域中的结构相比可以减小交叉区域的占用面积，因此这种结构有效地抑制芯片尺寸的增加。
图8示出使得用于图6中所示的控制电路中的提升电压VPP与用于激活字线WL中的提升电压VPP相等的情况。来自把提升电压VPP提供到字线驱动器22的VPP发生器21的提升电压VPP例如可以在图6中所示的控制电路共用。在图9中示出使得用于图6中所示的控制电路的负电压VN与用于不激活字线WL的负电压VN相等的情况，或者为使所述负电压VN与到达p型阱层25的反向栅极偏压VN相等的情况，或者是满足上述两种相等条件的情况。来自提供负电压VN的VN发生器23的负电压VN可以在图6中所示的控制电路中共用。
根据对图6至9中所示的驱动器专用晶体管P0至Pn和N0至Nn进行截止状态栅极电压控制，驱动器专用MOS晶体管可以被更加深入地反相偏置，并且可以抑制拖尾电流。通过选择适当的截止状态反相偏置条件，可以自由地减小在截止状态中的拖尾电流，并且保证较大的栅极宽度W和足够的导通状态电流驱动能力。用于减小拖尾电流的调节可以自由地设置，而不必在调节驱动器专用MOS晶体管的栅极宽度W和栅极长度L中权衡保证足够的电流驱动能力和减小拖尾电流之间权衡。
通过利用在激活字线时提升字线WL的电压的VPP发生器21的输出电压，或者利用在不激活字线时使字线WL的电压为负的VN发生器23的输出电压，或者利用把反向栅极偏压施加到P型阱层25的VN发生器23的输出电压，由于不需要新提供一个用于产生提升电压VPP或负电压VN以截止驱动器专用MOS晶体管的电路，因此具有便利。
尽管在图8和9中针对于从VPP发生器21输出提升电压VPP或从VN发生器23输出负电压VN使驱动器专用MOS晶体管被栅极偏压处于截止状态的情况，但是本发明不限于此，不用说，从VPP发生器21或VN发生器23输出的电压可以被适当地分压，或者可以被进一步升高或降低以便于使用。
在使用一个内部降压发生电路用于把从外部电源电压逐级下降的内部电源电压提供到内部电路的情况中，VPP发生器可以用外部电源电压来代替，或者外部电源电压可以被适当地分压，或者在与内部电源电压相比的高电压范围内逐级升高。
在图6至9中的驱动器专用MOS晶体管的截止状态中的偏压控制被应用于图2的电路结构的情况中，可以获得与图3的情况相同的功能和效果；另外，由于可以更加自由地设置驱动器专用MOS晶体管的栅极宽度W和栅极长度L，因此可以进一步压缩在交叉区域C中分散设置的驱动器专用MOS晶体管的布局区域和辅助驱动器专用MOS晶体管的布局区域。可以进一步增强基于图2的电路结构的功能和效果。
与图6的情况相反，还可以更深入地把在导通状态中的驱动器专用MOS晶体管P0至Pn和N0至Nn的栅极偏压进行正向偏置。由此，可以用小的栅极宽度W保证足够的电流驱动能力。由于栅极宽度W较小，因此可以在导通状态保证足够的电流驱动能力，并且减小在导通状态的拖尾电流。
在图6中，PMOS晶体管11和12连接到构成反相器门I5而不是构成反相器门I3的PMOS晶体管的源极端，并且NMOS晶体管14和15连接到构成反相器门I3而不是反相器门I5的NMOS晶体管的源极端。另外，作为正逻辑的PMOS驱动增强信号SWH和NMOS驱动增强信号SWL被输入，而不是输入PMOS拖尾电流消除信号SWH和NMOS拖尾电流消除信号SWL。
结果，PMOS驱动增强信号SWH和NMOS驱动增强信号SWL变为高电平，并且如果驱动增强状态被设置于驱动器专用MOS晶体管中，则PMOS晶体管11和NMOS晶体管被截止，并且PMOS晶体管12和NMOS晶体管15导通。负电压VN被施加到驱动器专用PMOS晶体管P0至Pn的栅极端，而提升电压VPP被施加到驱动器专用NMOS晶体管N0至Nn的栅极端，从而增强每个晶体管的电流驱动能力。
对于提升电压VPP和负电压VN的施加，不用说，该变型可以用于图6中所示的截止状态反向偏置增强的情况。截止状态反向偏置增强和导通状态正向偏置增强都可以采用。无论驱动器专用MOS晶体管的栅极宽度W如何，都可以获得足够的电流驱动能力和充分减小拖尾电流的效果。
图10示出MOS晶体管的拖尾特性。在一个MOS晶体管的情况中与10(VGS-VT)成比例并且与栅极-源极电压VGS和阈值电压VT相关的漏极电流在副阈值区域中流动，如图10中的(表达式①)中所示。通过把普通截止状态VGS＝0V代入(表达式①)而获得(表达式②)。即使在VGS＝0V的截止偏置状态中，由于副阈值特性而产生与10-VT成比例的电流。该电流对应于所谓的拖尾电流IL。
为了减小拖尾电流IL，从(表达式②)可以看出，把MOS晶体管的阈值电压VT降低是有效的。该状态在图10中示出。从相同的图可以看出，随着阈值电压VT从VT＝VT0减小为VT＝VT1，拖尾电流IL从IL＝IL0减小为IL＝IL1。
在把上述特性应用于驱动器专用MOS晶体管的情况中，需要使读出放大器专用的MOS晶体管的阈值电压被设置为较浅(shallow)，并且驱动器专用MOS晶体管的阈值电压被设置为较深(deep)。这是因为在由读出放大器进行差分放大的初始阶段中，即使当位线电压为中间电压时以及当读出放大器专用的MOS晶体管的栅极-源极电压不足时，保证足够大的电流驱动能力。各种方法在图11至13中示出。尽管图11至13针对于NMOS晶体管，但是不用说这些方法可以用于PMOS晶体管。
根据图11中所示的方法，读出放大器专用的MOS晶体管和驱动器专用MOS晶体管被设置在相同的P型阱区31中，并且杂质被以不同的浓度有选择地导入到驱动器专用MOS晶体管的沟道区32，以加深驱动器专用MOS晶体管的阈值电压。通常，MOS晶体管的阈值电压了取决于沟道区32的杂质浓度，从而通过有选择地增加在区域32中的杂质浓度，可以有选择地加深该阈值电压。
根据图12中所示的方法，读出放大器专用的MOS晶体管和驱动器专用MOS晶体管被分别设置在杂质浓度不同的p型阱层31和33中。在这种情况中，P型阱层33的杂质浓度被设置为高于P型阱层31的杂质浓度。与图11中的情况相同，在驱动器专用MOS晶体管的沟道区中的杂质浓度变为高于在读出放大器专用的MOS晶体管中的杂质浓度，因此可以有选择地加深驱动器专用MOS晶体管的阈值电压。
根据图13中所示的方法，读出放大器专用的MOS晶体管和驱动器专用MOS晶体管被设置在浓度相同的P型阱层31中，并且被设置在不同的区域。在这种情况中，具有驱动器专用MOS晶体管的P型阱层的阱偏压使负电压VN进入比作为具有读出放大器专用的MOS晶体管的P型阱层31的阱偏压的标准电压VSS更深的反向偏置。通常，MOS晶体管的阈值电压根据作为阱偏压的反向栅极偏压而变化，并且它随着反向栅极偏压的反向偏压更深而加深。通过使具有驱动器专用MOS晶体管的P型阱层31的阱偏压为负电压VN，可以有选择地使阈值电压更深。
根据图11-13中所示的方法，可以抑制驱动器专用MOS晶体管的拖尾电流。另外，即使在为了与驱动器专用MOS晶体管的栅极宽度W和栅极长度L相关的保证足够的电流驱动能力和减小拖尾电流的情况中，可以有效地进行调节。
当如图10-13中所示的驱动器专用MOS晶体管的设置被用于图2的电路结构时，不但可以获得与图3相同的功能和效果，而且还可以自由地减小驱动器专用MOS晶体管的拖尾电流，从而可以更加自由地改变驱动器专用MOS晶体管的栅极宽度W和栅极长度L。另外，可以进一步增强由图2的电路结构所获得的功能和效果。
不用说，本发明不限于上述实施例，而是可以在不脱离本发明的中心思想的范围内作出各种改进和变化。
例如，在图3-5中示出该实施例，已经参照关于读出放大器专用的NMOS晶体管SN0和SN0_至SN3和SN3_的环形栅极的情况进行描述，但是不限于环形。
另外，尽管已经参照用于读出放大器的驱动器专用MOS晶体管进行描述，但是该结构不受限制，并且类似地可以应用于其它电路部分。
尽管已经参照具有互补位线的存储单元阵列结构进行描述，但是不限于此。
另外，不用说，在此所参照的半导体存储器件不但覆盖LSI，而且还包括作为存储器宏安装在系统LSI等等上的情况。
根据本发明，与用于把电能提供到读出放大器的驱动器晶体管相关，可以提供一种半导体存储器件，其能够把电能提供到读出放大器，并且在激活时保证足够的电流驱动能力，并且在非激活时能够减小驱动器晶体管中的泄漏电流。

Claims (36)

1.一种半导体存储器件，其中包括：
至少一个读出放大器，其被根据位线的布线间距而置于至少一个读出放大器布局区域中；以及
至少一个驱动器专用MOS晶体管，用于把电能供到读出放大器，该驱动器专用MOS晶体管被置于读出放大器布局区域中，使其栅极宽度垂直于位线的布线方向，其中
该读出放大器的电源端和驱动器专用MOS晶体管的漏极端通过一个低电阻布线层相互连接。
2.一种半导体存储器件，其中包括：
至少一个读出放大器，其被根据位线的布线间距而置于至少一个读出放大器布局区域中；以及
至少一个驱动器专用MOS晶体管，用于把电能提供到读出放大器，该驱动器专用MOS晶体管被置于读出放大器布局区域中，使其栅极宽度垂直于位线的布线方向，
其中该读出放大器的电源端和驱动器专用MOS晶体管的漏极端通过这两个端子的一个构成层面相互连接，并且通过一个低电阻布线层把一条辅助路径形成在至少一个部分区域中。
3.一种半导体存储器件，其中包括：
至少一个读出放大器，其被根据位线的布线间距而置于至少一个读出放大器布局区域中；以及
至少一个驱动器专用MOS晶体管，用于把电能提供到读出放大器，该驱动器专用MOS晶体管被置于读出放大器布局区域中，使其栅极宽度垂直于位线的布线方向，
其中该驱动器专用MOS晶体管具有在其源极和漏极端之间的一个栅极长度可调节区域，该栅极长度可调节区域使得栅极层被置于其中，该栅极层具有比最短的长度值更长的栅极长度。
4.根据权利要求1所述的半导体存储器件，其中为每预定数目的读出放大器提供该驱动器专用MOS晶体管。
5.根据权利要求1所述的半导体存储器件，其中除了驱动器专用MOS晶体管之外，进一步包括用于辅助至少一个驱动器专用MOS晶体管的至少一个辅助驱动器专用MOS晶体管。
6.根据权利要求5所述的半导体存储器件，其中：
该读出放大器布局区域和字线驱动器布局区域被在存储单元阵列区域中相邻设置，该字线驱动器布局区域与读出放大器布局区域相垂直，并且至少一个字线驱动器被置于其中，以用于对该位线和存储单元的连接控制；以及
该辅助驱动器专用MOS晶体管被置于一个交叉区域中，该交叉区域被设置为与读出放大器布局区域和字线驱动器布局区域相邻。
7.一种半导体存储器件，其中包括：
多个读出放大器块，每个读出放大器块在同一个区域中具有预定数目的读出放大器以及用于把电能提供到该预定数目的读出放大器的驱动器专用MOS晶体管；以及
低电阻布线层，用于通过连接预定数目的读出放大器的电源端之间，或连接在该读出放大器块中的各个驱动器专用MOS晶体管的一个电源输出端和其它电源输出端之间，而连接该读出放大器块。
8.根据权利要求7所述的半导体存储器件，其中每个驱动器专用MOS晶体管的至少源极端和漏极端之一通过一个接点层连接到为每个驱动器专用MOS晶体管提供的低电阻布线层，并且通过选择设置或不设置用于每个驱动器专用MOS晶体管的该接点层或低电阻布线层而选择连接或断开每个驱动器专用MOS晶体管。
9.一种半导体存储器件，其中包括：至少一个驱动器专用MOS晶体管，其用于把电能提供给至少一个读出放大器，其中在非激活状态中不涉及存取操作，在驱动器专用MOS晶体管的栅极端上相对于源极端的所施加电压的电压差被相对于导电状态中的电压差而反向偏置。
10.根据权利要求9所述的半导体存储器件，其中在驱动器专用MOS晶体管为NMOS晶体管的情况中，反向偏压为负电压差，而在驱动器专用MOS晶体管为PMOS晶体管的情况中，反向偏压为正电压差。
11.根据权利要求10所述的半导体存储器件，其中进一步包括一个负电压产生电路，用于提供p型阱或p型基片的偏压或字线减活电压，其中在该反向偏压为负电压差的情况下，施加到栅极端的电压为偏压或字线减活电压，或者根据偏压或字线减活电压产生的负电压。
12.根据权利要求10所述的半导体存储器件，其中进一步包括一个提升电压产生电路，其中在该反向偏压为正电压差的情况下，施加到栅极端的电压为字线激活电压，或者根据字线激活电压产生的提升电压。
13.根据权利要求10所述的半导体存储器件，其中进一步包括一个内部下降电压产生电路，用于把从一个外部电源电压逐级下降的一个内部电源电压提供到内部电路，其中在该反向偏压为正电压差的情况下，施加到栅极端的电压为外部电源电压或者高于根据外部电源电压产生的内部电源电压的一个电压。
14.根据权利要求11所述的半导体存储器件，其中进一步包括第一开关单元，用于在参考电压和偏置电压之间或字线减活电压之间切换，作为施加到栅极端的电压，其中所用的第一开关单元被置于一个交叉区域中，在该交叉区域处具有读出放大器的读出放大器布局区域与具有字线驱动器的字线驱动器布局区域相交叉。
15.根据权利要求12所述的半导体存储器件，其中进一步包括第二开关单元，用于在电源电压和字线激活电压之间切换，作为施加到栅极端的电压，其中所用的第二开关单元被置于一个交叉区域中，在该交叉区域处具有读出放大器的读出放大器布局区域与具有字线驱动器的字线驱动器布局区域相交叉。
16.根据权利要求11所述的半导体存储器件，其中进一步包括第一电平位移器，用于把控制信号的电压电平从参考电压移开，该控制信号用于控制把偏置电压或字线减活电压提供到栅极端，该第一电平位移器不置于一个交叉区域中，在该交叉区域处具有读出放大器的读出放大器布局区域与具有字线驱动器的字线驱动器布局区域相交叉。
17.根据权利要求12所述的半导体存储器件，其中进一步包括第二电平位移器，用于把控制信号的电压电平从电源电压移开，该控制信号用于控制把字线激活电压提供到栅极端，该第二电平位移器不置于一个交叉区域中，在该交叉区域处具有读出放大器的读出放大器布局区域与具有字线驱动器的字线驱动器布局区域相交叉。
18.根据权利要求9所述的半导体存储器件，其中为每预定数目的读出放大器提供该驱动器专用MOS晶体管。
19.根据权利要求9所述的半导体存储器件，其中除了驱动器专用MOS晶体管之外，进一步包括用于辅助该驱动器专用MOS晶体管的至少一个辅助驱动器专用MOS晶体管。
20.根据权利要求19所述的半导体存储器件，其中：
该读出放大器布局区域和字线驱动器布局区域被在存储单元阵列区域中相邻设置，该字线驱动器布局区域与读出放大器布局区域相垂直，并且至少一个字线驱动器被置于其中，以用于对该位线和存储单元的连接控制；以及
该辅助驱动器专用MOS晶体管被置于一个交叉区域中，该交叉区域被设置为与读出放大器布局区域和字线驱动器布局区域相邻。
21.一种半导体存储器件，其中包括：至少一个驱动器专用MOS晶体管，其用于把电能提供给至少一个读出放大器，其中在读出放大器的激活状态中，在驱动器专用MOS晶体管的栅极端上相对于源极端的所施加电压的电压差比在导电状态中的电压差进一步正向偏置。
22.根据权利要求21所述的半导体存储器件，其中在驱动器专用MOS晶体管为NMOS晶体管的情况中，正向偏压为大于电源电压的正电压差，而在驱动器专用MOS晶体管为PMOS晶体管的情况中，该正向偏压为大于电源电压的负电压差。
23.一种半导体存储器件，其中包括：驱动器专用MOS晶体管，其用于把电能提供给一个读出放大器，该驱动器专用MOS晶体管的阈值电压比构成该读出放大器的读出放大器专用MOS晶体管的阈值电压更深。
24.根据权利要求23所述的半导体存储器件，其中驱动器专用MOS晶体管和读出放大器专用的MOS晶体管被设置在同一个阱中，并且在各个沟道区域中杂质浓度不同。
25.根据权利要求23所述的半导体存储器件，其中驱动器专用MOS晶体管和读出放大器专用的MOS晶体管被设置在不同的阱中，具有驱动器专用MOS晶体管的阱的杂质浓度高于具有读出放大器专用的MOS晶体管的阱。
26.根据权利要求23所述的半导体存储器件，其中驱动器专用MOS晶体管和读出放大器专用的MOS晶体管被设置在不同的阱中，对具有驱动器专用MOS晶体管的阱的第一反向栅极偏压是比对具有读出放大器专用MOS晶体管的第二反向栅极偏压更深的反向偏压。
27.根据权利要求26所述的半导体存储器件，其中进一步包括一个用于提供字线减活电压的负电压产生电路，其中当驱动器专用MOS晶体管为NMOS晶体管并且置于P型阱中时，第一反向栅极偏压为字线减活电压或根据字线减活电压产生并且低于第二反向栅极偏压的一个负电压。
28.根据权利要求26所述的半导体存储器件，其中进一步包括一个用于提供字线激活电压的提升产生电路，其中当驱动器专用MOS晶体管为PMOS晶体管并且置于N型阱中时，第一反向栅极偏压为字线激活电压或根据字线激活电压产生并且高于第二反向栅极偏压的一个正电压。
29.根据权利要求26所述的半导体存储器件，其中一个内部下降电压产生电路，用于把从外部电源电压逐级下降的一个内部电源电压提供到内部电路，其中当驱动器专用MOS晶体管为PMOS晶体管并且置于N型阱中时，第一反向栅极偏压为外部电源电压或者根据该外部电源电压产生的正电压，并且高于第二反向栅极偏压。
30.根据权利要求23所述的半导体存储器件，其中为每预定数目的读出放大器提供该驱动器专用MOS晶体管。
31.根据权利要求23所述的半导体存储器件，其中除了驱动器专用MOS晶体管之外，进一步包括用于辅助至少一个驱动器专用MOS晶体管的至少一个辅助驱动器专用MOS晶体管。
32.根据权利要求31所述的半导体存储器件，其中：
具有读出放大器的一个读出放大器布局区域和一个字线驱动器布局区域被在存储单元阵列区域中相邻设置，该字线驱动器布局区域与读出放大器布局区域相垂直，并且至少一个字线驱动器被置于其中，以用于对该位线和存储单元的连接控制；以及
该辅助驱动器专用MOS晶体管被置于一个交叉区域中，该交叉区域被设置为与读出放大器布局区域和字线驱动器布局区域相邻。
33.根据权利要求31所述的半导体存储器件，其中该辅助驱动器专用MOS晶体管的阈值电压比该读出放大器专用MOS晶体管的阈值电压更深。
34.根据权利要求33所述的半导体存储器件，其中辅助驱动器专用MOS晶体管和读出放大器专用的MOS晶体管被设置在同一个阱中，并且在各个沟道区域中杂质浓度不同。
35.根据权利要求33所述的半导体存储器件，其中该辅助驱动器专用MOS晶体管和读出放大器专用的MOS晶体管被设置在不同的阱中，具有驱动器专用MOS晶体管的阱的杂质浓度高于具有读出放大器专用的MOS晶体管的阱。
36.根据权利要求33所述的半导体存储器件，其中该辅助驱动器专用MOS晶体管和读出放大器专用的MOS晶体管被设置在不同的阱中，对具有驱动器专用MOS晶体管的阱的第一反向栅极偏压是比对具有读出放大器专用MOS晶体管的第二反向栅极偏压更深的反向偏压。
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