TWI579857B - 半導體積體電路裝置 - Google Patents

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Description

半導體積體電路裝置
本發明係關於半導體積體電路裝置，特別是，有關於一種有效的技術，用以連接其他半導體積體電路裝置之介面電路。
將SDRAM(Synchronous Dynamic Random Access Memory，動態隨機存取記憶體)等半導體積體電路裝置連接到微處理器等半導體積體電路裝置時，介面電路在各個裝置內是必須。該介面電路係依據各類SDRAM之國際標準規格之規定來設計的。
在SDRAM中被制定的有DDR(Double Data Rate，雙倍資料速率)規格、DDR2規格、DDR3規格、LPDDR(Low Power Double Data Rate，低功率雙倍資料速率)規格及LPDDR2規格等。
DDR規格係具有在時序信號之上升和下降時可同時執行資料讀寫之DDR功能，並以SDRAM內部時序頻率之2倍速度來傳送資料。
DDR2規格中，由於向外部輸出時之時序頻率為SDRAM內部時序頻率之2倍的速度，所以可以用4倍之速度來進行資料傳送。DDR3規格中，向外部輸出時，時序頻率為SDRAM內部時序頻率之4倍的速度，所以可以用8倍之速度來進行資料傳送。
近年來，SDRAM之資料傳送速度雖以高速化在提昇，但高可靠性之資料傳送技術也被要求著。在具有DDR功能之SRAM中，為了在時序信號之Rise邊緣(波形上升緣)和Fall邊緣(波形下降緣)兩邊讀取資料，不僅需要考慮時序信號之Rise邊緣、資料之Rise邊緣以及Fall邊緣兩者之間之時間邊界，還必需要考慮時序信號之Fall邊緣和資料之Rise邊緣以及Fall邊緣之間之時間邊界。
並且，在LPDDR2規格下，外部時序信號之頻率最高為533MHz(資料傳送速度為1066Mbps)，DDR3 SDRAM之外部時序信號被限定最高只可到達頻率800MHz(資料傳送速度為1600Mbps)。隨著資料傳送速度高速化的進步資料傳送期間將變短，因此確保時間邊界也變的越來越嚴格。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2000-156082號專利公報
對於具有DDR功能之SDRAM之介面電路，如專利文獻1所記載之具有差分放大電路之輸入緩衝器電路。其中，前述差分放大電路一端之輸入端子接收單端輸入信號，而另一端輸入端子接收基準電壓。
在該差分放大電路中，輸入信號之電壓比基準電壓大(輸入信號為“High”電位)及小(輸入信號為“Low”電位 )時，差分放大器之輸出信號之特性也有所不同。具體來說，差分放大電路中，從輸入信號之波形上升緣開始到對其響應且輸出信號之波形發生變化為止之響應時間與從輸入信號之波形下降緣開始到對其響應且輸出信號之波形發生變化為止之響應時間，會產生差異。
半導體積體電路裝置係利用多條傳送資料之信號線與SDRAM連接。因此，半導體積體電路裝置之介面電路係在每條匯流排上都設有輸入緩衝器電路。為了正確讀取出在半導體積體電路裝置內多位元之資料，多個輸入緩衝器電路最好用幾乎相同時序來各自輸出其輸出信號。
但是，如上述之差分放大電路中，當輸入信號之波形上升緣和下降緣之間之響應時間產生差異時，在多個輸入緩衝器電路之間，其輸出信號之時序將產生偏離，而導致腳位間出現偏斜。這就是讓時間邊界降低之原因。
因此，本發明之目的係要改善差分放大電路之輸出信號的特性。
關於本發明之前述內容以及前述內容以外之目的和新特徵會由本說明書之描述和附加圖式來清楚敘述。
簡單說明關於本申請書所揭示之發明中之代表性實施方式概要。其中差分放大電路具有接收來自外部連接端子之輸入信號之第1差分輸入部和接收基準電壓之第2差分輸入部，且檢測在第1差分輸入部中產生之電流並回饋到 尾電流源以控制尾電流。
在本申請書揭示之發明中，如果簡單的說明在根據代表性實施方式中所獲得之效果的話，那就是可以改善差分放大電路輸出信號之特性。
以下將根據圖面來說明本發明之實施方式。為了說明實施方式之所有圖，原則上，同一構件採用同一符號，並省略掉重複之說明。
(實施方式1)
圖1係本發明實施方式1之半導體積體電路裝置1以及連接半導體積體電路裝置2所構成之一例之方塊圖、圖2係圖1中的半導體積體電路裝置1和半導體積體電路裝置2連接部分之說明圖、圖3係圖2之I/O單元所構成之一例之說明圖、圖4係本發明者用來探討I/O單元之輸入緩衝器之一例之說明圖、圖5係圖4之差分放大器電路中DC特性之一例之說明圖、圖6係圖4之差分放大器電路中輸入波形和輸出波形之一例之說明圖、圖7係圖3之輸入緩衝器構成之一例之電路圖、圖8係圖7之差分放大器電路中DC特性之一例之說明圖、圖9係在圖7之差分放大器電路的輸入波形及輸出波形時序之一例之說明圖。
以下詳細說明實施方式之內容。
本實施方式1中，如圖1所示，包含微處理器等之半導體積體電路裝置1與半導體積體電路裝置2連接。該半導體積體電路裝置2係具有像DDR、DDR2、DDR3、LPDDR2等DDR功能之SDRAM、或者具有DDR功能之快閃記憶體、MRAM(Magnetic Random Access Memory，磁阻式隨機存取記憶體)，FeRAM(Ferroelectric Random Access Memory，鐵電隨機存取記憶體)等非揮發性記憶體。雖然在一般情況下，半導體積體電路裝置1和半導體積體電路裝置2是以不同封裝，個別安裝在印刷電路板而相互連接，但假設作為多晶片模組，也可在一個封裝內進行連接。
半導體積體電路裝置1之4個邊部係分別設置有I/O範圍1a。半導體積體電路裝置1係核心範圍3以被I/O區域1a包圍之方式形成。另外，圖1也標示了除了構成之外之佈局(配置)情況。
核心範圍3係包含多個內部電路，如CPU4、RAM5、記憶體介面控制器6、以及基準電壓生成電路7(圖2)等所構成。
CPU4主要係管理半導體積體電路裝置1之控制。RAM5係一種揮發性半導體記憶體，被使用於資料之暫時保存。
另外，I/O範圍1a中，分別被設置且構成了進行外部和信號輸入輸出之複數個I/O單元。I/O單元，如同由長 方形形狀形成，且一邊的短邊側會和半導體晶片之任意一邊平行且排列成直線狀。
複數個I/O單元係具備有包含與半導體積體電路裝置2連接之複數個I/O單元之I/O單元部8。這些I/O單元部8係具有半導體積體電路裝置2之介面電路，該半導體積體電路裝置2中，各自連接於包含被設置成介面電路的複數I/O單元之I/O單元部2a。記憶體介面控制器6係根據CPU4等控制，來對後述之I/O單元部8之動作進行控制。基準電壓生成電路7係形成供給I/O單元部8之基準電壓VREF之電路。
圖2係圖1之半導體積體電路裝置1和半導體積體電路裝置2之連接部分，由半導體積體電路裝置2讀取之資料輸入到半導體積體電路裝置1時之執行動作說明圖。雖然在說明圖中並未表示，但是由半導體積體電路裝置1輸出之資料寫入到半導體積體電路裝置2之狀態下，發送和接收是相反之關係。
半導體積體電路裝置1中，設有將資料信號DQ0~DQ7進行輸入輸出之I/O單元81~88，以及將用於資料傳送之時序信號即資料閃控信號DQS、DQSB進行輸入輸出之I/O單元89。同樣地，半導體積體電路裝置2中，設有將資料信號DQ0~DQ7進行輸入輸出之I/O單元2a1~2a8，以及將時序信號DQS、DQSB進行輸入輸出之I/O單元2a9。這些I/O單元2a1~2a9與記憶體內部電路2b連接。
由記憶體介面控制器6輸出之致能輸入信號IF分別 與I/O單元81~89連接。致能輸入信號IE係一種構成I/O單元之輸入緩衝器運作的控制信號。而且，I/O單元81~89與提供基準電壓生成電路7形成之基準電壓VREF連接。
記憶體介面控制器6中，設置有正反器部61~69。在圖2之記憶體介面控制器6中，僅標示了與I/O單元81~89之輸入緩衝器側連接之構成例，而省略了與I/O單元81~89之輸出緩衝器側連接之構成。
正反器部61~69係分別由2個正反器FF1,FF2所構成。如同，連接在I/O單元81之正反器部61之情況，將由I/O單元81輸出之內部資料信號DQI0分別連接到正反器FF1、FF2之資料端子。
另外，由I/O單元89輸出之內部時序信號DQSIB輸入到正反器FF1之時序輸入端子，而由I/O單元89輸出之內部時序信號DQSI輸入到正反器FF2之時序輸入端子。內部時序信號DQSIB係內部時序信號DQSI之反轉信號。正反器FF1,FF2之輸出端子共同連接到正反器部之輸出端子DQL0，並將資料輸出至RAM5等。
以下，正反器部62~69以及I/O單元82~89之連接構成與正反器部61和I/O單元81之情況相同，所以省略說明。
現在將說明關於在圖2讀取資料時(由半導體積體電路裝置2向半導體積體電路裝置1傳送資料)之動作。
在讀取資料時，由記憶體內部電路2b開始與記憶體 內部時序同步來輸出資料。此時，像是利用DDR資料傳送方式將所輸出之資料傳送到半導體積體電路裝置1。
此時，從記憶體內部電路2b開始對於I/O單元2a1~2a8，多條匯流排平行地輸出，且每1條匯流排使具有1bit之資料。
將該2條匯流排(2bit)合為1條，並以2倍之頻率來進行資料傳送。雖然對應資料且時序信號也被輸出，但在DDR資料傳送方式時，差分之時序信號將從I/O單元2a8發送到半導體積體電路裝置1側。
在這裡，把該差分時序信號當做時序信號DQS、DQSB。時序信號DQS、DQSB為DDR時，將與記憶體內部時序為相同頻率(DDR2時為2倍、DDR3時則變成4倍頻率)。
差分時序信號DQS、DQSB以及資料信號DQ0~DQ7係透過半導體積體電路裝置1之I/O單元81~89來讀取至該半導體積體電路裝置1內。
如上所述，向各個I/O單元81~89提供基準電壓生成電路7所形成之基準電壓VREF，並以該基準電壓VREF為基準，將輸入之信號讀取到內部。
從I/O單元89輸出之半導體積體電路裝置1之內部時序信號DQSI、DQSIB被輸入到記憶體介面控制器6之正反器部61~69中之各正反器FF1,FF2。
半導體積體電路裝置1之內部輸入資料信號DQI0~DQI7中，利用正反器部61~69之正反器FF1,FF2來對應 內部時序信號DQSI、DQSIB之信號上升時序來分別讀取資料。該動作，使得可在時序信號DQS、DQSB之每1/2個週期來讀取數據。
圖3係圖2之I/O單元81(~89)構成一例之說明圖。
如圖所示，I/O單元81(~89)係由輸入緩衝器9及輸出緩衝器10構成。輸入緩衝器9之輸入部和輸出緩衝器10之輸出部共同連接於焊墊，而其焊墊連接於半導體積體電路裝置1之外部連接端子即I/O端子。
如圖3(a)所示，資料信號用之I/O單元81(~88)中，向輸入緩衝器9輸入基準電壓生成電路7所生成之基準電壓VREF、以及致能輸入信號IE。然後，輸入緩衝器9之輸出部及輸出緩衝器10之輸入部，分別與記憶體介面控制器6連接。
另外，如圖3(b)所示，時序信號用之I/O單元89係由輸入緩衝器9及輸出緩衝器10,10a構成，且向輸入緩衝器9輸入差分時序信號。資料信號用之I/O單元中，對於輸入緩衝器將基準電壓VREF和輸入信號之差分進行放大這一點，與時序信號用I/O單元之輸入緩衝器將差分信號之間之差分進行放大所構成這點是有所不同。
圖14係與本實施方式相關之差分放大電路一例之電路構成圖。其中，將輸入信號輸入到第1差分輸入部即電晶體16之閘極，基準電壓輸入到第2差分放大部即電晶體17之閘極，並構成差分信號輸入部。電晶體16之源極端子及電晶體17之源極端子係與變為尾電流源之電晶體 18之汲極端子連接，來自電晶體16之電流及電晶體17之電流係通過電晶體18流向電源電壓VSSQ。當輸入帶有電源電壓VDDQ及電源電壓VSSQ之電壓擺幅之輸入信號時，則差分放大電路之動作點電壓對應於輸入信號之電壓發生變動且特性發生變化。為了緩和該特性之變化，利用對應輸入信號來控制輸入電晶體18之閘極電壓，來控制尾電流，使其為特徵。
圖4係本發明者用來探討I/O單元之輸入緩衝器9之一例之說明圖。
輸入緩衝器9係包含2個差分放大電路11、12以及反相器13所構成。雖然本例中使用了2個差分放大電路，但也可依所需的增益，來構成1個或3個以上差分放大電路。
差分放大電路11係為了增加在圖14所示之差分放大電路用來作為輸入緩衝器之功能。差分放大電路11係作為負載元件之電阻14、14a、15及作為輸入電晶體使用之電晶體16、17，再加上作為尾電流源之尾電晶體之電晶體18，還有構成控制輸入動作之電晶體19，而差分放大電路12由電晶體20~24構成。另外，反相器13由電晶體25、26構成。
電晶體20、21、25係由P通道MOS(Metal Oxide Semiconductor，金屬氧化半導體)電晶體構成，電晶體16~19、22~24、26由N通道MOS電晶體構成。
電阻14、15之一個連接部、電晶體20之一個連接部 、電晶體21之一個連接部、電晶體25之一個連接部以及電晶體20、21、25之後閘極係分別與電源電壓VDDQ連接。
電阻14之另一連接部與電阻14a之一個連接部連接。該電阻14a之另一連接部分別與電晶體16之一個連接部及電晶體23之閘極連接。電阻15之另一連接部分別與電晶體17之一個連接部及電晶體22之閘極連接。
電晶體16之閘極係差分放大電路11之一個輸入端子，並由半導體積體電路裝置2輸出之信號進行輸入且相連接；電晶體17之閘極係差分放大電路11之另一輸入端子，並輸入基準電壓生成電路7所形成之基準電壓VREF。
電晶體16之另一連接部以及電晶體17之另一連接部與電晶體18之一個連接部連接，該電晶體18之另一連接部與電晶體19之另一連接部連接。
電晶體18之閘極係與電阻14和電阻14a之連接部(節點D)連接，且電晶體18之另一連接部係與電晶體19之一個連接部連接。
另外，由記憶體介面控制器6輸出之致能輸入信號IE輸入到電晶體19之閘極。電晶體19之另一連接部以及電晶體16、17、18、19之後閘極分別與基準電位VSSQ連接。
電晶體20之另一連接部分別與電晶體22之一個連接部、電晶體25之閘極以及電晶體26之閘極連接。電晶體20之閘極分別與電晶體21之閘極、該電晶體21之另一連 接部以及電晶體23之一個連接部連接。
電晶體22之另一連接部分別與電晶體23之另一連接部及電晶體24之一個連接部連接。
致能輸入信號IE被輸入到電晶體24之閘極。另外，電晶體24之另一連接部、該電晶體24之後閘極、電晶體22、23之後閘極分別與基準電位VSSQ連接。
而且，電晶體25之另一連接部與電晶體26之一個連接部連接，該連接部成為輸入緩衝器9之輸出部。電晶體26之另一連接部以及後閘極分別與基準電位VSSQ連接。
如圖4所示，輸入緩衝器9係使用基準電源VREF之差分放大電路來接收信號之做法。第1級之差分放大電路11係電晶體17之閘極與基準電壓VREF連接，而構成向另一個電晶體16之閘極輸入信號。
該例之情況，由於無法確保在第1級之差分放大電路11之增益，所以第2級之差分放大電路12需具備有可確保必要增益之設置。該差分放大電路12成為電流鏡型電路，來使發送到後級之反相器13之振幅具有足夠之放大增益。
差分放大電路12放大之信號係由反相器13進行反轉，且作為帶有輸入緩衝器9之電源電壓VDDQ一基準電位VSSQ之電壓振幅之輸出信號來輸出。
接著，對本實施方式中被設置在輸入緩衝器9之差分放大電路11之動作進行說明。
如圖所示，輸入緩衝器9之差分放大電路11將信號 負回授至電晶體18之閘極，而該電晶體18使用了變為尾電流源之尾電晶體。
首先，向電晶體19之閘極輸入致能輸入信號IE，使輸入緩衝器9成為可運作之狀態。接著，當輸入資料信號變為“Low”時，流經電晶體16之電流I1(源極-汲極間之電流IDS)將減少，且電阻14和電阻14a之連接部(節點D)之電位將變高。該電位因為被輸入(負回授)到電晶體18之閘極，所以利用提高該電晶體18之閘極電位，來調整尾電流量I_TAIL使其增加。
接著，當輸入資料信號變為“High”時，由於流過過多電流I1，所以節點D之電位則降低。因此，因為電晶體18之閘極電位(負回授)下降，而調降了尾電流量I_TAIL。
圖5係在差分放大電路11中，使輸入電壓發生變化時DC特性之一例之說明圖。
圖5(a)係輸入到差分放大電路11之輸入資料信號(以實線表示)和基準電壓VREF(以虛線表示)之特性，圖5(b)係電阻14a與電晶體16之連接部(圖4之節點A)之電位(以實線表示)、電阻15與電晶體17之連接部(圖4之節點B)之電位(以虛線表示)、以及電晶體16，17，18之連接部(節點C)之電位(以點劃線表示)之特性，圖5(c)係流經電晶體18之尾電流I_TAIL(以實線表示)、流經電晶體16之電流I1(以虛線表示)、以及流經電晶體17之電流I2(以點劃線表示)之特性。
圖5(a)中，輸入到差分放大電路11之輸入資料信號(實線)係在DC電壓0V(基準電位VSSQ)~電源電壓VDDQ之間變動。對此，電源電壓VREF(虛線)需時常保持大約在一定的電壓值。
此時，節點A~C之各電壓係標示在圖5(b)之波形，電流I1、I2、I_TAIL各電流則標示在如圖5(c)之波形。
如前所述，差分放大電路11中，當輸入資料信號為“Low”時，電流I1之電流量減少且節點D(圖4)之電位變高，該結果，導致電晶體18之閘極電位變高，電流量增加。
另外，當輸入資料信號變為“High”時，為了使較多的電流流至電流I1而使節點D之電位降低，該結果，因為電晶體18之閘極電位降低，而使尾電流量I_TAIL減少。
因此，如圖5所示，差分放大電路11中，不管輸入資料信號為“Low”(輸入資料信號之電壓比基準電壓VREF低時)、或輸入資料信號為“High”(輸入資料信號之電壓比基準電壓VREF高時)之情況下，是可以減小在圖5(b)所示之節點C之電壓及在圖5(c)所示之尾電流I_TAIL的變動。
如上所述，當利用電晶體18做負回授運作來減小節點C之電壓及尾電流I_TAIL之變動時，如圖6所示，從輸入資料信號之波形上升緣到輸出信號之波形上升緣之延遲T1輸入到差分放大電路11，以及從輸入資料信號之波形下降緣到輸出信號之波形下降緣之延遲T2之間之延遲 差變小，而讓輸入到正反器之信號的偏斜可得到減低的效果。
作為比較例，圖7中，係圖3之輸入緩衝器9之傳統電路圖所構成之一例。
如圖所示，輸入緩衝器100係由差分放大電路101、102及反相器103構成。其中，差分放大電路101係由電阻104、105及電晶體106~108構成，差分放大電路102由電晶體109~113構成。
另外，反相器103係由電晶體114、115構成。電晶體106~108、111~113、115係由N通道MOS電晶體構成，電晶體109、110、114由P通道MOS電晶體構成。
電阻104、105之一個連接部、電晶體109、110之一個連接部、電晶體114之一個連接部以及電晶體109、110、114之後閘極分別與電源電壓VDDQ連接。
電阻104之另一連接部係分別與電晶體106之一個連接部以及電晶體112之閘極連接。電阻105之另一連接部係分別與電晶體107之一個連接部以及電晶體111之閘極連接。
將半導體積體電路裝置2輸出之信號輸入到電晶體106之閘極，基準電壓VREF輸入到電晶體107之閘極。
電晶體106之另一連接部以及電晶體107之另一連接部分別與電晶體108之一個連接部連接，且輸入定電壓與該電晶體108之閘極連接。另外，電晶體108之另一連接部以及電晶體106~108之後閘極分別與基準電位VSSQ 連接。
電晶體109之另一連接部分別與電晶體111之一個連接部以及電晶體114、115之閘極連接。電晶體109之閘極係分別與電晶體110之閘極、電晶體110之另一連接部以及電晶體112之一個連接部連接。
電晶體111、112之另一連接部係與電晶體113之一個連接部連接，且輸入低電壓與該電晶體113之閘極連接。另外，電晶體113之另一連接部與後閘極、以及電晶體111、112之後閘極分別與基準電位VSSQ連接。
電晶體114之另一連接部與電晶體115之一個連接部連接，該連接部成為輸入緩衝器100之輸出部。另外，電晶體115之另一連接部及後閘極分別與基準電位VSSQ連接。
構成圖7之輸入緩衝器100之情形下，第一級差分放大電路101存在著輸入資料信號之波形上升時和波形下降時之動作不平衡的問題。
圖8係圖7之差分放大電路101中，DC特性之一例之說明圖，圖9係差分放大電路101中，輸入資料信號和輸出信號之波形時序之一例之說明圖。
圖8(a)中之實線係輸入資料信號，DC電壓在基準電位VSSQ~電源電壓VDDQ之間的變動。對於此，虛線所示之基準電壓VREF需時常保持在大約一定之電壓值。
此時，各節點A1~C1之電壓將變為在圖8(b)中所標示之電壓波形，電流I11、I21、I_TAIL1將變為在如圖 8(c)所標示之電流波形。在此，節點A1係電阻104和電晶體106之間之連接部，節點B1係電阻105和電晶體107之間之連接部，節點C1為電晶體106~108之連接部。
另外，電流I11係流經電晶體106之電流，電流I21係流經電晶體107之電流，電流I_TAIL1係流經電晶體108之尾電流。
輸入資料信號為Low信號時，由於電晶體106係OFF狀態，所以節點A之電位上升到電源電壓VDDQ，反方向之節點B之電位則被拉到基準電位VSSQ側。
另外，當輸入資料信號變為High信號時，輸入側之電晶體116也將變成ON狀態，例如，在變為0.6V以上之電位時，流經輸入側之電晶體106之電流將增多，且節點A之電位將被拉到基準電位VSSQ側，節點B之電位將被拉到電源電壓VDDQ側。
但是，如圖8(c)所示，由於基準電壓VREF大約維持一定，在輸入資料信號之電位為“High”信號時則全體電流量將增多，輸入資料信號為“Low”信號時電流量將減少。
因此，節點C(節點C係尾電晶體即電晶體108之汲極)之電壓及尾電流在輸入資料信號為“High”及“Low”時將出現大變動。因此，如圖9所示，從輸入資料信號之波形上升緣到輸出信號之波形上升緣之間之延遲T3以及從輸入資料信號之波形下降緣到輸出信號之波形下降緣之間之延遲T4之差異也將變大。由於輸入每個引腳之輸入資料為“High”或“Low”時存在著差異，所以造成輸入信號到 正反器之引腳間，偏移變大的原因。
另一方面，如圖4所示之差分放大電路11中，利用輸入負回授之動作來變成尾電晶體之電晶體18，節點C之電壓變將變小，因為延遲T1(圖6)和延遲T2(圖6)之間的差變小，而導致偏斜減低，且改善輸入到正反器之時序信號和資料信號之時間邊界。
因此，根據實施方式1，可大幅度減低在輸入緩衝器引起之信號偏斜，而且也可減低資料讀出不良等等。
另外，由於減低了因偏斜所伴隨引起之時間邊界之降低而導致半導體積體電路裝置1之不良，所以可提高該半導體積體電路裝置成品率及可靠性。
而且，實施方式1中雖然記載了關於設置在半導體積體電路裝置1之I/O單元81~88之輸入緩衝器，但是，關於設置在半導體積體電路裝置2之I/O單元2a1~2a8之輸入緩衝器，用來作為與圖3、圖4之相同構成也是可以的。
(實施方式1之變形例)
在前述實施方式1之輸入緩衝器9之差分放大電路11(圖4)中，雖然利用電阻14、14a來檢測輸入側電流，但將說明關於除了用電阻之外，檢測輸入側電流之其他實行技術。
圖10係本發明實施方式1之變形例中輸入緩衝器之一例之說明圖。
輸入緩衝器9係由差分放大電路11a，12、以及反相器13構成。
差分放大電路11a係由電阻14a以及電晶體16~19、28、29構成。電晶體28、29係由P通道MOS電晶體構成。
電晶體28之一個連接部、電晶體29之一個連接部以及電晶體28、29之後閘極與電源電壓VDDQ連接。且分別向電晶體28、29之閘極供給偏流電壓。接著，利用供給電晶體28、29之偏電壓來調整流經該電晶體28、29之電流值。
電晶體28之另一連接部分別與電阻14a之一個連接部、以及電晶體18之閘極分別連接，電晶體29之另一連接部與電晶體17之一個連接部連接。
此外，關於在差分放大電路11a中電晶體16~19、差分放大電路12以及反相器13之連接構成也與前述實施方式1之圖4相同，故省略其說明。
如上所述，圖10之差分放大電路11a將電阻14替換成P通道MOS之電晶體28，並將電阻15替換為P通道MOS之電晶體29之構成。另外，由於關於其動作與前述實施方式1之圖4相同，故省略說明。
如上所述，在本實施方式1之變形例，也可大幅減低因輸入緩衝器引起之信號偏斜，且可減低資料讀出不良等問題。另外，由於可減低了半導體積體電路裝置1之不良，所以也可實現提高半導體積體電路裝置1之成品率及可 靠性。
而且，關於在實施方式1之變形例中，設置在半導體積體電路裝置2之I/O單元2a1~2a8(圖2)之輸入緩衝器用來作為與圖10相同之構成也是可以的。
(實施方式2)
圖11係本發明實施方式2中輸入差分信號之I/O單元構成之一例之說明圖。
〈實施方式2之概要〉
本發明實施方式2之概要係具有I/O電路(I/O單元89)之半導體積體電路裝置，其裝置由輸入差分信號之一端之第1輸入緩衝器(輸入緩衝器30)、輸入差分信號之另一端之第2輸入緩衝器(輸入緩衝器31)、輸入差分信號之一端之第1輸出緩衝器(輸出緩衝器32)以及輸入差分信號之另一端之第2輸出緩衝器(輸出緩衝器33)組成。其中，前述第1輸入緩衝器具有將前述差分信號中之第1信號(時序信號DQS)進行放大且輸出之第1差分放大電路，前述第2輸入緩衝器具有將前述差分信號中之第1信號之反轉信號即第2信號(時序信號DQSB)進行放大且輸出之第2差分放大電路。
以下，根據以上概要來詳細說明實施方式。
說明關於在本實施方式2中，輸入輸出信號為差分輸入時之I/O單元。作為輸入輸出信號為差分輸入之I/O單 元，例如，從半導體積體電路裝置2(圖2)輸出之時序信號DQS、DQSB進行輸入之I/O單元89(圖2)。
圖11係I/O單元89構成之一例之方塊圖。
I/O單元89之輸入信號為差分輸入信號，如圖所示，I/O單元89由輸入緩衝器30、31及輸出緩衝器32、33構成。
輸入緩衝器30之輸入部和輸出緩衝器32之輸出部係與半導體積體電路裝置1之外部連接端子即I/O端子共同連接於焊墊P1；另外，輸入緩衝器31之輸入部和輸出緩衝器33之輸出部係與半導體積體電路裝置1之外部連接端子即I/O端子共同連接於焊墊P2。
透過焊墊P1將時序信號DQS輸入到輸入緩衝器30，透過焊墊P2將時序信號DQS之反轉信號即時序信號DQSB輸入到輸入緩衝器31。
另外，輸入緩衝器30、31係與I/O單元81~88中所用之輸入緩衝器為同等之連接構成，在此，由於與前述實施方式1之圖4中之輸入緩衝器9或圖10中輸入緩衝器9相同，故省略說明。其中，唯一和圖4之輸入緩衝器9不同的是輸入緩衝器30中，時序信號DQS被輸入到電晶體16之閘極，輸入緩衝器31中，時序信號DQSB被輸入到電晶體16之閘極此點而已。
輸入差分信號為一般輸入緩衝器之情況，例如，在圖7中，時序信號DQS輸入到電晶體106之閘極，而時序信號DQSB輸入到電晶體107之閘極之構成。
另一方面，I/O單元89與I/O單元81~88之輸入緩衝器9一樣，在分別設置有2個輸入緩衝器30、31之差分放大電路11中，將時序信號DQS、DQSB作為基準電壓VREF之基準來進行感測，就可以將從輸入緩衝器9輸出之資料信號與從I/O單元89之輸入緩衝器30、31輸出之時序信號DQS、DQSB之間之延遲抑制在最小限度。
因此，實施方式3中，可減低差分信號即時序信號DQS、DQSB和單信號即輸入資料信號之間之偏斜。而且，輸入差分信號為一般輸入緩衝器(差分放大電路)時，例如，在圖7中，時序信號DQS輸入到電晶體106之閘極，時序信號DQSB輸入到電晶體107之閘極之構成。即使差分信號使用於該一般之輸入緩衝器，而單信號使用於實施方式1之輸入緩衝器時，無法達到實施方式2之程度，但也可降低偏移。
另外，實施方式2中，雖記載了關於設置在半導體積體電路裝置1中I/O單元89之輸入緩衝器，但設置在半導體積體電路裝置2之I/O單元2a9上之輸入緩衝器就算用來作為與圖4相同之構成也是可以的。
(實施方式3)
圖12係本發明實施方式3中被輸入時序信號之I/O單元構成之一例之說明圖，圖13係圖12之I/O單元中設置之延遲調整電路之運作例之說明圖。
本實施方式3中，I/O單元89係為使與實施方式2之 圖11有相同之構成，而增加了延遲調整電路34之構成。延遲調整電路34由反相器35~40構成。
分別將反相器35~37以及反相器38~40串聯連接。反相器35之輸入部與輸入緩衝器30之輸出部連接，反相器38之輸入部與輸入緩衝器31之輸出部連接。從反相器37之輸出部輸出信號ZB，從反相器40之輸出部輸出信號Z。延遲調整電路34將從輸入緩衝器30輸出之信號IN和從輸入緩衝器31輸出之信號INB之延遲時間進行調整(減小延遲時間差)之電路。
在此，說明關係延遲調整電路34之動作。
圖13係延遲調整電路34之一例之電路圖。
在此，如果在延遲調整電路34之輸入信號IN、INB之差分輸入波形之相位出現偏差時，例如，信號INB之波形比信號IN更慢進入時之情況進行說明。
如圖13所示，反相器35~40分別與P通道MOS電晶體和N通道MOS電晶體串聯連接構成。
首先，當向延遲調整電路34輸入如圖所示之信號IN、INB時，則這些信號IN之信號下降緣和信號INB之信號上升緣之間之延遲即延遲T3將被傳送到反相器36之輸入部(圖12之節點1)及反相器39之輸入部(圖12之節點2)。
該延遲T3期間，信號INB為“Low”(信號IN也為“Low”)，而節點1變為“High”(節點2也為“High”)之狀態。因此，在延遲T3期間，不論是反相器38之P通道 MOS電晶體或反相器36之N通道MOS電晶體中都皆為ON狀態，而貫通電流(圖12中之虛線為直通電流之流經路徑)從節點2流向節點3(反相器37之輸入部)。
接著，當正在延遲中的信號INB之波形到達(波形上升緣)時，反相器38之P通道MOS電晶體將變為OFF狀態，而貫通電流將停止。為了使該貫通電流發生作用來防止提早到之節點3之波形下降，所以推遲節點3之波形下降，來調整延遲，使其變短。
另外，在信號IN之波形上升緣和信號INB之波形下降緣之間之延遲T4中，也使用同樣機制進行調整。(延遲T4期間，反相器38之N通道MOS電晶體和反相器36之P通道MOS電晶體分別變為ON狀態，且貫通電流從節點3流向節點2)。
信號IN之相位延遲時也與上述一樣，節點1和節點4(反相器40之輸入部)之間有貫通電流流過，而提早到的信號將會妨礙波形之上升/下降，來調整延遲。
另外，如圖12，輸入時序信號DQS、DQSB之I/O單元89上設置有延遲調整電路34時，為了減低偏斜，最好在不是輸入差分信號之輸入資料信號之I/O單元81~88上也同樣設置延遲調整電路。
該狀況下，從I/O單元81(~88)之輸出部輸出之信號輸入延遲調整電路34一端之輸入部，且從I/O單元81(~88)之輸出部輸出之信號之判定信號輸入到該延遲調整電路34之另一端之輸入部。
因此，根據實施方式3，透過在前述實施方式2(圖11)之I/O單元89上設置延遲調整電路34，即可獲得更加減低偏斜之效果。
以上，雖然根據本案發明人從事發明之實施方式來具體地說明了本發明，但是本發明並不受到前述實施方式之限定，所以在不脫離其該要旨之範圍內能夠進行種種變更之一事，在此無需贅言。
1‧‧‧半導體積體電路裝置
1a‧‧‧I/O範圍
2‧‧‧半導體積體電路裝置
2a‧‧‧I/O單元部
2a1~2a9‧‧‧I/O單元
2b‧‧‧記憶體內部電路
3‧‧‧核心範圍
4‧‧‧CPU
5‧‧‧RAM
6‧‧‧記憶體介面控制器
61~69‧‧‧正反器部
7‧‧‧基準電壓生成電路
8‧‧‧I/O單元部
81~89‧‧‧I/O單元
9‧‧‧輸入緩衝器
10‧‧‧輸出緩衝器
11‧‧‧差分放大電路
12‧‧‧差分放大電路
13‧‧‧反相器
14‧‧‧電阻
14a‧‧‧電阻
15‧‧‧電阻
16‧‧‧電晶體
17‧‧‧電晶體
18‧‧‧電晶體
19‧‧‧電晶體
20‧‧‧電晶體
21‧‧‧電晶體
22‧‧‧電晶體
23‧‧‧電晶體
24‧‧‧電晶體
25‧‧‧電晶體
26‧‧‧電晶體
27‧‧‧電晶體
28‧‧‧電晶體
29‧‧‧電晶體
30‧‧‧輸入緩衝器
31‧‧‧輸入緩衝器
32‧‧‧輸出緩衝器
33‧‧‧輸出緩衝器
34‧‧‧延遲調整電路
35‧‧‧反相器
36‧‧‧反相器
37‧‧‧反相器
38‧‧‧反相器
39‧‧‧反相器
40‧‧‧反相器
PAD‧‧‧焊墊
P1‧‧‧焊墊
P2‧‧‧焊墊
100‧‧‧輸入緩衝器
101‧‧‧差分放大電路
102‧‧‧差分放大信號
103‧‧‧反相器
104‧‧‧電阻
105‧‧‧電阻
106‧‧‧電晶體
107‧‧‧電晶體
108‧‧‧電晶體
109‧‧‧電晶體
110‧‧‧電晶體
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
114‧‧‧電晶體
115‧‧‧電晶體
116‧‧‧電晶體
圖1係本發明實施方式1中半導體積體電路裝置1以及半導體積體電路裝置2構成之一例之方塊圖。
圖2係圖1中半導體積體電路裝置1和半導體積體電路裝置2之連接部分之說明圖。
圖3係圖2之I/O單元構成之一例之說明圖。
圖4係本研究時用來探討I/O單元之輸入緩衝器之一例之說明圖。
圖5係圖4之差分放大器電路中DC特性之一例之說明圖。
圖6係圖4之差分放大器電路中輸入波形和輸出波形之一例之說明圖。
圖7係圖3之輸入緩衝器構成之一例之傳統電路圖。
圖8係圖7之差分放大器電路中DC特性之一例之說明圖。
圖9係圖7之差分放大器電路中輸入波形及輸出波形 時序之一例之說明圖。
圖10係本發明實施方式2中輸入緩衝器之一例之說明圖。
圖11係本發明實施方式3中被輸入時序信號之I/O單元構成之一例之說明圖。
圖12係本發明實施方式4中被輸入時序信號之I/O單元結構之一例之說明圖。
圖13係圖12之設置在I/O單元中之延遲調整電路之運作例之說明圖。
圖14係本發明實施方式1中差分放大電路基本結構之說明圖。
9‧‧‧輸入緩衝器
11‧‧‧差分放大電路
12‧‧‧差分放大電路
13‧‧‧反相器
14‧‧‧電阻
14a‧‧‧電阻
15‧‧‧電阻
16‧‧‧電晶體
17‧‧‧電晶體
18‧‧‧電晶體
19‧‧‧電晶體
20‧‧‧電晶體
21‧‧‧電晶體
22‧‧‧電晶體
23‧‧‧電晶體
24‧‧‧電晶體
25‧‧‧電晶體
26‧‧‧電晶體
27‧‧‧電晶體
PAD‧‧‧焊墊
A、B、C、D‧‧‧節點
VREF‧‧‧基準電壓
IE‧‧‧輸入致能信號
I_TAIL‧‧‧尾電流量
VDDQ‧‧‧電源電壓
VSSQ‧‧‧基準電位

Claims (14)

  1. 一種半導體積體電路裝置，具有：外部連接端子，用於接收來自外部之輸入信號；以及連接到前述外部連接端子之差分放大電路；其中前述差分放大電路具有：接收來自前述外部端子之輸入信號之第1差分輸入部、接收基準電壓之第2差分輸入部、以及接收前述第1差分輸入部之電流和前述第2差分輸入部之電流之尾電流源；其中在前述第1差分輸入部側上的電流被檢測出並回饋到前述尾電流源，以控制流經前述尾電流源之尾電流，及其中在前述第1差分輸入部側上的電流利用電阻轉換為電壓並回饋到前述尾電流源。
  2. 如請求項1之半導體積體電路裝置，其中，具有：第1電晶體及第2電晶體，分別構成前述第1差分輸入部及前述第2差分輸入部；第3電晶體，作為前述第1電晶體及前述第2電晶體之尾電流源用；以及電流檢測部，用於檢測流經前述第1電晶體之電流；前述第3電晶體根據前述電流檢測部檢測到的電流來控制前述尾電流源中尾電流之電流量。
  3. 如請求項2之半導體積體電路裝置，其中，前述電流檢測部具有將流經前述第1電晶體之電流轉換為電壓之電阻；前述第3電晶體係根據前述電阻轉換後之電壓來控 制前述尾電流源中尾電流之電流量。
  4. 如請求項2或3之半導體積體電路裝置，其中，具有第4電晶體，係連接於前述第3電晶體和施加電源電壓之電源線之間，且向閘極輸入允許前述差分放大電路運作之允許運作信號；前述第4電晶體在前述允許運作信號有效時為導通狀態，並使前述差分放大電路運作。
  5. 如請求項1至3中任一項之半導體積體電路裝置，其中，更具有延遲時間調整電路，係分別輸入有前述差分放大電路輸出之輸出信號及前述輸出信號之反轉信號，且將前述輸出信號和前述反轉信號之延遲差調整為幾乎不存在並輸出前述輸出信號和前述反轉信號。
  6. 一種半導體積體電路裝置，具備有：第1外部連接端子，用於接收差分信號中之第1信號；第2外部連接端子，用於接收前述差分信號中之前述第1信號之反轉信號即第2信號；第1差分放大電路，將前述第1信號和前述基準電壓進行差分放大，且具有第1差分輸入部和第2差分輸入部，前述第1差分輸入部接收來自前述第1外部連接端子之前述第1信號，前述第2差分輸入部接收基準電壓；以及第2差分放大電路，將前述第2信號和前述基準電壓進行差分放大，且具有第3差分輸入部和第4差分輸入部，前述第3差分輸入部接收來自前述第2外部連接端子之前述第2信號，前述第4差分輸入部接收前述基準電 壓。
  7. 如請求項6之半導體積體電路裝置，其中，前述第1差分放大電路檢測前述第1差分輸入部側之電流並回饋到前述第1差分放大電路之第1尾電流源，且控制前述第1尾電流源之尾電流；前述第2差分放大電路檢測前述第3差分輸入部側之電流並回饋到前述第2差分放大電路之第2尾電流源，且控制前述第2尾電流。
  8. 如請求項7之半導體積體電路裝置，其中，前述第1差分放大電路係利用電阻將前述第1差分輸入部側之電流轉換為電壓並回饋到前述第1尾電流源；前述第2差分放大電路係利用電阻將前述第3差分輸入部中產生之電流轉換為電壓並回饋到前述第2尾電流源。
  9. 如請求項6之半導體積體電路裝置，其中，前述第1差分放大電路係具有：分別構成前述第1差分輸入部及前述第2差分輸入部之第5電晶體及第6電晶體，連接於前述第5及第6電晶體且構成前述第1尾電流源之第7電晶體，以及檢測流經前述第5電晶體之電流之第1電流檢測部；前述第7電晶體根據前述第1電流檢測部所檢測到的電流來控制流經前述第7電晶體之尾電流之電流量，前述第2差分放大電路係具有：分別構成前述第3差分輸入部及第4差分輸入部之第8電晶體及第9電晶體，連接於前述第8及第9電晶體且構成前述第2尾電流源之第10電 晶體，檢測流經前述第10電晶體之電流之第2電流檢測部；前述第10電晶體根據前述第2電流檢測部所檢測到的電流來控制流經前述第10電晶體之尾電流之電流量。
  10. 如請求項9之半導體積體電路裝置，其中，前述第1電流檢測部具有將流經前述第5電晶體之電流轉換為電壓之第1電阻；前述第7電晶體根據前述第1電阻所轉換後的電壓來控制流經前述第7電晶體之尾電流之電流量；前述第2電流檢測部具有將流經前述第8電晶體之電流轉換為電壓之第2電阻；前述第10電晶體根據前述第2電阻所轉換後的電壓來控制流經前述第10電晶體之尾電流之電流量。
  11. 如請求項9或10之半導體積體電路裝置，其中，前述第1差分放大電路係連接於前述第7電晶體和施加電源電壓之電源線之間，且具有第11電晶體，前述第11電晶體向閘極輸入允許前述輸入緩衝器運作之允許運作信號；前述第2差分放大電路係連接於前述第10電晶體和施加電源電壓之電源線之間，且具有向閘極輸入前述允許運作信號之第12電晶體；前述第11電晶體在前述允許運作信號有效時為導通狀態，並使前述第1差分放大電路運作；前述第12電晶體在前述允許運作信號有效時為導通 狀態，並使前述第2差分放大電路運作。
  12. 如請求項9或10之半導體積體電路裝置，其中，還具有延遲時間調整電路，係分別輸入前述第1差分放大電路輸出之輸出信號及前述第2差分放大電路輸出之反轉信號，且將前述輸出信號和前述反轉信號之延遲差調整為幾乎不存在並輸出。
  13. 一種半導體積體電路裝置，具有：外部連接端子，用於接收來自外部之輸入信號；以及差分放大電路，係連接到前述外部連接端子，且具有第1差分輸入部和第2差分輸入部，前述第1差分輸入部接收來自前述外部連接端子之輸入信號，前述第2差分輸入部接收基準電壓；其中前述差分放大電路具有第1及第2負載元件、第1及第2輸入電晶體、以及尾電晶體；其中前述第1輸入電晶體之閘極端子與前述第1差分輸入部連接；其中前述第2輸入電晶體之閘極端子與前述第2差分輸入部連接；其中前述第1輸入電晶體之汲極端子與前述第1負載元件之第1導線端子電性連接；其中前述第2輸入電晶體之汲極端子與前述第2負載元件之第1導線端子電性連接；其中第1電阻之另一端及第2電阻之另一端連接到供給第1電源電壓之第1電源線；其中前述第1及第2輸入電晶體之源極端子透過前述 尾電晶體連接到供給第2電源電壓之第2電源線；其中前述第1電阻之一端與前述尾電晶體之閘極端子連接，及其中前述外部連接端子與時序信號之上升緣及下降緣同步傳送資料之記憶體晶片連接。
  14. 如請求項13之半導體積體電路裝置，其中，具有內部記憶體電路，且與時序信號之上升緣及下降緣同步並傳送資料。
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