JP2001320243A - バイアス回路およびこれを用いた無線通信装置 - Google Patents

バイアス回路およびこれを用いた無線通信装置

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JP2001320243A
JP2001320243A JP2000139480A JP2000139480A JP2001320243A JP 2001320243 A JP2001320243 A JP 2001320243A JP 2000139480 A JP2000139480 A JP 2000139480A JP 2000139480 A JP2000139480 A JP 2000139480A JP 2001320243 A JP2001320243 A JP 2001320243A
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voltage
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Masayuki Katakura
雅幸 片倉
Hideshi Motoyama
英志 本山
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Sony Corp
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    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
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  • Power Engineering (AREA)
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Abstract

(57)【要約】 【課題】 抵抗分割方式のバイアス回路では、ＧａＡｓ
ＦＥＴ等の高周波用ＦＥＴは製造ロットなどにより、し
きい値電圧Ｖｔｈが大きくばらつくため、アイドル電流
Ｉｄｓｑに大きなばらつきが生じる。 【解決手段】 差動増幅器を構成する一方のＦＥＴ１１
２のゲートに基準電圧源１３２の基準電圧を印加し、他
方のＦＥＴ１１３のゲートにＲＦ増幅用ＦＥＴ１１１の
レプリアであるＦＥＴ１１５の電流をモニターする抵抗
１４３での電圧降下分を印加して両者を比較し、ＦＥＴ
１１２のドレイン電圧をＦＥＴ１１１，１１５の各ゲー
トに帰還するとともに、ＦＥＴ１１３のドレインから電
流源ＦＥＴ１１４のゲートにコモンモード帰還を施すよ
うにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バイアス回路およ
びこれを用いた無線通信装置に関し、特にＦＥＴのゲー
トに対してバイアス電圧を与えるバイアス回路およびこ
れを送信系のＲＦ増幅用ＥＦＴのゲートバイアス回路と
して用いたセルラー電話やコードレス電話などの無線通
信装置に関する。
【０００２】
【従来の技術】高周波（ＲＦ）、特にマイクロ波帯で
は、ＧａＡｓＦＥＴ等の高周波特性に優れたＮチャネル
ＦＥＴが使われる。このＦＥＴを用いた回路において、
ＦＥＴのゲートにバイアス電圧を与えるバイアス回路と
しては、従来、電源電圧を抵抗によって分割して得られ
る分割電圧を、ＦＥＴのゲートバイアス電圧として用い
る構成のものが一般的であった。
【０００３】上記構成のバイアス回路では、ＦＥＴのゲ
ートバイアス電圧は電圧分割を行う抵抗によって一義に
決まる。これに対して、ＧａＡｓＦＥＴ等の高周波用Ｆ
ＥＴは製造ロットなどにより、しきい値電圧Ｖｔｈが大
きくばらつくため、ゲートバイアス電圧が一義に決まる
抵抗分割方式では、アイドル電流Ｉｄｓｑに大きなばら
つきが生じる。
【０００４】
【発明が解決しようとする課題】したがって、抵抗分割
方式の従来のバイアス回路では、アイドル電流Ｉｄｓｑ
のばらつきにより、所定の性能が得られず、電圧分割抵
抗の変更など調整を要するという問題があった。しか
も、従来のバイアス回路では、抵抗分割によって得られ
るバイアス電圧が一定であるため、温度変化などによる
ＦＥＴの特性変動が起こると、その特性変動に応じてア
イドル電流Ｉｄｓｑも変動していた。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ＦＥＴの製造ロット
等による特性のばらつきや、温度等による特性の変化に
よらず、アイドル電流を一定に保ち、かつ消費電流が小
さいバイアス回路およびこれを用いた無線通信装置を提
供することにある。
【０００６】
【課題を解決するための手段】本発明によるバイアス回
路は、ゲートバイアスの対象となる第１のＦＥＴのドレ
イン電流をモニターする第２のＦＥＴおよびこの第２の
ＦＥＴのドレインに接続された抵抗を有するモニター回
路と、ゲートに基準電圧が印加された第３のＦＥＴ、こ
の第３のＦＥＴとソースが共通に接続されかつゲートが
第２のＦＥＴのドレインに接続された第４のＦＥＴおよ
びこれら第３，第４のＦＥＴの各ドレインにそれぞれ接
続された抵抗を有する差動回路と、第３，第４のＦＥＴ
の共通ソースにドレインが接続された第５のＦＥＴとを
具備し、第３のＦＥＴのドレイン電圧を第１，第２のＦ
ＥＴの各ゲートに帰還し、第４のドレイン電圧を第５の
ＦＥＴのゲートに帰還する構成となっている。
【０００７】上記構成のバイアス回路において、第１の
ＦＥＴのドレイン電流を第２のＦＥＴを通して抵抗でモ
ニターし、この抵抗での電圧降下分を差動回路の第３，
第４のＦＥＴで基準電圧と比較する。そして、第３のＦ
ＥＴのドレイン電圧を第１，第２のＦＥＴの各ゲートに
帰還するとともに、第４のドレイン電圧を第５のＦＥＴ
のゲートに帰還する。これにより、電源電圧やＦＥＴの
しきい値電圧が標準値から逸脱した場合に、第３，第４
のＦＥＴの電流が等しく保たれるため、電流モニター抵
抗での電圧降下を基準電圧と等しくなるように保たれ
る。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【０００９】［第１実施形態］図１は、本発明の第１実
施形態に係るバイアス回路を示す回路図である。図１に
おいて、ＲＦ増幅用ＦＥＴ１１１はソースが接地され、
ゲートが入力端子１２１に、ドレインが出力端子１２２
にそれぞれ接続されている。このＲＦ増幅用ＦＥＴ１１
１のゲートには、バイアス回路１００で得られるゲート
バイアス電圧が印加される。
【００１０】バイアス回路１００において、基準電圧源
１３１の正極には負荷抵抗１４１，１４２および電流モ
ニター抵抗１４３の各一端が共通に接続されている。基
準電圧源１３１の負極は接地されている。負荷抵抗１４
１，１４２の各他端には、ＦＥＴ１１２，１１３の各ド
レインがそれぞれ接続されている。これらＦＥＴ１１
２，１１３は、各ソースが共通に接続されて差動対をな
している。すなわち、ＦＥＴ１１２，１１３および負荷
抵抗１４１，１４２によって差動増幅器（差動回路）が
構成されている。
【００１１】ＦＥＴ１１２のゲートは、基準電圧源１３
２の正極に接続されている。基準電圧源１３２の負極は
接地されている。ＦＥＴ１１３のゲートは、電流モニタ
ー抵抗１４３の他端に接続されている。ＦＥＴ１１２，
１１３の共通ソースには、ＦＥＴ１１４のドレインが接
続されている。ＦＥＴ１１４は、ソースが接地されかつ
ゲートがＦＥＴ１１３のドレインおよび抵抗１４４の一
端に接続されて、差動対ＦＥＴ１１２，１１３の共通ソ
ース電流源として機能する。抵抗１４４の他端は接地さ
れている。
【００１２】ＦＥＴ１１３のゲートには、ＦＥＴ１１５
のドレインが接続されている。ＦＥＴ１１５のソースは
接地され、そのゲートはＦＥＴ１１２のドレインおよび
抵抗１４５の一端に接続されている。抵抗１４５の他端
は接地されている。ＦＥＴ１１５のゲートはさらに、Ｒ
Ｆ増幅用ＦＥＴ１１１のゲートに接続されている。すな
わち、ＦＥＴ１１５およびそのドレインに接続された電
流モニター抵抗１４３により、ＲＦ増幅用ＦＥＴ１１１
のドレイン電流をモニターするモニター回路が構成され
ている。
【００１３】上記の構成において、ＦＥＴ１１１とＦＥ
Ｔ１１５との間にスケーリング則が成り立つ、もしくは
あるオフセットを持ってスケーリング則が成り立つよう
にする。ここに、スケーリング則とは、ゲート長やゲー
ト幅等のような素子寸法を拡大あるいは縮小したとき、
容量や抵抗、配線遅延時間、消費電力等の設計パラメー
タがどのように変わるかという関係則のことを言う。
【００１４】次に、上記構成の第１実施形態に係るバイ
アス回路１００の回路動作について説明する。ここで、
ＦＥＴ１１１およびＦＥＴ１１５のしきい値電圧Ｖｔｈ
は必ずしも同値である必要はなく、その値にオフセット
を持っていても良いが、ここでは説明の簡単化のため、
ＦＥＴ１１１およびＦＥＴ１１５のしきい値電圧Ｖｔｈ
が同値である場合を考える。
【００１５】先ず、ＲＦ増幅用ＦＥＴ１１１のしきい値
電圧Ｖｔｈが低い場合、それと同じしきい値電圧Ｖｔｈ
を持つＦＥＴ１１５のそれも低い。ＦＥＴ１１５のしき
い値電圧Ｖｔｈが低いため、ＦＥＴ１１５のドレイン-
ソース間電流は大きくなり、ＦＥＴ１１３のゲートに印
加される電圧は小さくなる。すると、ＦＥＴ１１３のド
レイン-ソース間電流は小さくなる。
【００１６】ＦＥＴ１１３のドレイン-ソース間電流が
小さくなると、ＦＥＴ１１４のゲートに印加される電圧
は大きくなる。すると、ＦＥＴ１１４のドレイン-ソー
ス間電流は大きくなる。よって、ＦＥＴ１１２のドレイ
ン-ソース間電流は大きくなり、ＦＥＴ１１１，１１５
の各ゲートに印加される電圧は小さくなる。すると、Ｆ
ＥＴ１１１，１１５に流れる電流は小さくなる。
【００１７】つまり、ＦＥＴ１１１のしきい値電圧Ｖｔ
ｈが小さく、アイドル電流Ｉｄｓｑが大きいとき、バイ
アス回路１００の働きにより、アイドル電流Ｉｄｓｑが
小さくなる。逆に、ＦＥＴ１１１のしきい値電圧Ｖｔｈ
が大きく、アイドル電流Ｉｄｓｑが小さいときには、バ
イアス回路１００の働きにより、アイドル電流Ｉｄｓｑ
は大きくなる。
【００１８】そして、ある平衡状態で回路が安定する。
この安定状態が所望のアイドル電流Ｉｄｓｑとなるよう
にすれば、ＦＥＴのしきい値電圧Ｖｔｈの違いによらず
アイドル電流Ｉｄｓｑを一定にすることが可能となる。
温度などによる変動に対しても、ＦＥＴ１１１とＦＥＴ
１１５は同じように変動するため、アイドル電流Ｉｄｓ
ｑは一定に保たれる。
【００１９】これは、温度変動によってＦＥＴ１１１の
アイドル電流Ｉｄｓｑが増加した場合に、同時にＦＥＴ
１１５のドレイン-ソース間電流が増加するため、バイ
アス回路１００がアイドル電流Ｉｄｓｑを減らす方向に
働き、アイドル電流Ｉｄｓｑが減少する場合には、バイ
アス回路１００はアイドル電流Ｉｄｓｑを増やす方向に
働くからである。
【００２０】ＦＥＴ１１１とＦＥＴ１１５との間でオフ
セットを持ってスケーリング則が成り立つ場合にも、そ
のオフセット量を考慮し、回路定数を決定すれば、上記
と同様の理由により、アイドル電流Ｉｄｓｑが一定に保
たれる。
【００２１】続いて、このバイアス回路１００が精度良
く動作するための工夫である、ＦＥＴ１１３のドレイン
から差動対ＦＥＴ１１２，１１３の共通ソース電流源で
あるＦＥＴ１１４への帰還（以下、コモンモード帰還と
称す）について説明する。
【００２２】このバイアス回路１００が精度良く動作す
るには、基準電圧源１３２の電圧と電流モニター抵抗１
４３での電圧降下が条件に関わらずほぼ等しく保たれる
必要がある。そのためには、条件によってＦＥＴ１１
２，１１３のゲート-ソース間電圧があまり変化しない
ということが必要である。ところが、負荷抵抗１４１を
流れる電流は、ＦＥＴ１１１，１１４のしきい値電圧Ｖ
ｔｈによって変わるし、電源電圧（基準電圧源１３１の
電圧）でも変動する。
【００２３】したがって、ＦＥＴ１１４を定電流源にし
た場合は、条件によってＦＥＴ１１２，１１３の電流を
一定に保つことができない。ＰチャネルＦＥＴやデプレ
ッション形ＮチャネルＦＥＴを使うことができれば、負
荷抵抗１４１を電流源に代えることにより、上記の条件
を満たすことができるが、ＮチャネルＦＥＴと抵抗だけ
では電流ソース形の電流源を形成することが困難であ
る。
【００２４】一つのやり方として、差動対ＦＥＴ１１
２，１１３の電流密度を非常に小さく設定し、ＦＥＴが
しきい値電圧Ｖｔｈ近傍で動作するようにすることも考
えられる。しかしながら、電流密度を下げるということ
は、ＦＥＴ１１２，１１３のサイズを大きく設定するこ
とであり、これに伴ってチップサイズが大きくなってし
まう。
【００２５】そこで、本実施形態に係るバイアス回路１
００では、負荷抵抗１４１およびＦＥＴ１１２の電流を
一定に保つのではなく、ＦＥＴ１１２の電流が変化した
ら、ＦＥＴ１１３の電流も同様に変化させる構成を採っ
ている。
【００２６】先ずは、標準動作条件において、ＦＥＴ１
１１，１１５のゲート-ソース間電圧と、ＦＥＴ１１４
のゲート-ソース間電圧とが概略等しくなるように、そ
のサイズと電流が設定される。例えば、電源電圧が増加
したと仮定する。ＦＥＴ１１１，１１５の電流が一定に
保たれるためには、電源電圧の変化分は負荷抵抗１４１
の電圧降下の変化として吸収されなければならない。し
たがって、ＦＥＴ１１２の電流が増えなければならな
い。
【００２７】ＦＥＴ１１４が定電流源であれば、ＦＥＴ
１１２の電流の増加はＦＥＴ１１３の電流の減少とな
り、ＦＥＴ１１２，１１３のドレイン-ソース間電圧が
大きく違ってきて、基準電圧源１３２の電圧と電流モニ
ター抵抗１４３での電圧降下が一定に保てず、電源電圧
の変動によるＦＥＴ１１１，１１５の電流の変動が避け
られない。
【００２８】本実施形態に係るバイアス回路１００にお
いては、電源電圧が増加しようとすると、負荷抵抗１４
２を介してＦＥＴ１１４のゲート-ソース間電圧が増加
しようとしてその電流を増加させる。これにより、ＦＥ
Ｔ１１４のゲート-ソース間電圧が大きく変化せず電流
が増え、ＦＥＴ１１３の電流も増加する。その結果、Ｆ
ＥＴ１１２，１１３の電流が大略等しく保たれ、抵抗１
４３での電圧降下が基準電圧源１３２の基準電圧により
等しく保たれる。これは、ＦＥＴのしきい値電圧Ｖｔｈ
が変化したときもほとんど同じく自明の理なので説明を
省略する。
【００２９】このように、本実施形態に係るバイアス回
路１００は、ＲＦ増幅用ＦＥＴ１１１と同じ、もしくは
あるオフセットを持ったしきい値電圧Ｖｔｈを有するＦ
ＥＴ１１５での電流変動を感知し、ＲＦ増幅用ＦＥＴ１
１１に流れるアイドル電流Ｉｄｓｑが常に一定となるよ
うに働くため、ＦＥＴのしきい値電圧Ｖｔｈのばらつき
によらず、アイドル電流Ｉｄｓｑを一定にすることがで
きる。また、ＦＥＴはスケーリング則を満たすことか
ら、ＲＦ増幅用ＦＥＴ１１１に比べてＦＥＴ１１５のゲ
ート幅を大幅に小さくすることができるため、消費電流
を小さく抑えることが可能となる。
【００３０】しかも、ＦＥＴ１１１のしきい値電圧Ｖｔ
ｈをモニターするためのＦＥＴ１１５には、ＦＥＴ１１
２，１１３からなる差動回路を介して電圧が印加される
ことになるため、基準電圧源１３１，１３２の各基準電
圧の電圧変動に対して鈍感である。その上、温度変動な
どによってＦＥＴ１１１が特性変動した場合も、ＦＥＴ
１１５が同時に特性変動するので、アイドル電流Ｉｄｓ
ｑは一定に保たれる。また、このようなバイアス回路１
００が、ＮチャネルＦＥＴと抵抗のみといった限られた
回路素子だけで構成できる。
【００３１】［第２実施形態］図２は、本発明の第２実
施形態に係るバイアス回路を示す回路図である。図２に
おいて、ＲＦ増幅用ＦＥＴ２１１はソースが接地され、
ゲートが入力端子２２１に、ドレインが出力端子２２２
にそれぞれ接続されている。このＲＦ増幅用ＦＥＴ２１
１のゲートには、バイアス回路２００で得られるゲート
バイアス電圧が印加される。
【００３２】バイアス回路２００において、基準電圧源
２３１の正極には負荷抵抗２４１，２４２および電流モ
ニター抵抗２４３の各一端が共通に接続されている。基
準電圧源２３１の負極は接地されている。負荷抵抗２４
１，２４２の各他端には、ＦＥＴ２１２，２１３の各ド
レインがそれぞれ接続されている。これらＦＥＴ２１
２，２１３は、各ソースが共通に接続されて差動対をな
している。
【００３３】ＦＥＴ２１２のゲートは、基準電圧源２３
２の正極に接続されている。基準電圧源２３２の負極は
接地されている。ＦＥＴ２１３のゲートは、電流モニタ
ー抵抗２４３の他端に接続されている。ＦＥＴ２１２，
２１３の共通ソースには、ＦＥＴ２１４のドレインが接
続されている。
【００３４】ＦＥＴ２１４は、ソースが接地されかつゲ
ートが抵抗２４４の一端に接続されて、差動対ＦＥＴ２
１２，２１３の共通ソース電流源として機能する。抵抗
２４４の他端は接地されている。ＦＥＴ２１４のゲート
にはダイオード２５１のカソードが接続されている。ダ
イオード２５１のアノードは、ＦＥＴ２１３のドレイン
に接続されている。
【００３５】ＦＥＴ２１３のゲートには、ＦＥＴ２１５
のドレインが接続されている。ＦＥＴ２１５のソースは
接地され、そのゲートはダイオード２５２のカソードお
よび抵抗２４５の一端に接続されている。ダイオード２
５２のアノードはＦＥＴ２１２のドレインに接続されて
いる。抵抗２４５の他端は接地されている。ＦＥＴ２１
５のゲートはさらに、ＲＦ増幅用ＦＥＴ２１１のゲート
に接続されている。
【００３６】次に、上記構成の第２実施形態に係るバイ
アス回路２００の回路動作について説明する。
【００３７】ＲＦ増幅用ＦＥＴ２１１のしきい値電圧Ｖ
ｔｈが低い場合、それと同じしきい値電圧Ｖｔｈを持つ
ＦＥＴ２１５のそれも低い。ＦＥＴ２１５のしきい値電
圧Ｖｔｈが低いため、ＦＥＴ２１５のドレイン-ソース
間電流は大きくなり、ＦＥＴ２１３のゲートに印加され
る電圧は小さくなる。すると、ＦＥＴ２１３のドレイン
-ソース間電流は小さくなり、ダイオード２５１のアノ
ードに印加される電圧は大きくなる。
【００３８】ダイオードによる電圧降下は一定と考える
ことができるので、ＦＥＴ２１４のゲートに印加される
電圧は大きくなる。すると、ＦＥＴ２１４のドレイン-
ソース間電流は大きくなる。よって、ＦＥＴ２１２のド
レイン-ソース間電流は大きくなり、ダイオード２５２
のアノードに印加される電圧は小さくなる。このダイオ
ード２５２での電圧降下により、ＦＥＴ２１１，２１５
の各ゲートに印加される電圧は小さくなり、ＦＥＴ２１
５のドレイン-ソース間電流は小さくなる。
【００３９】ＲＦ増幅用ＦＥＴ２１１のゲートに流れる
電流は無視できるほど小さいため、ＦＥＴ２１１，２１
５のゲートに印加される電圧は同等と見ることができ
る。よって、ＦＥＴ２１１のしきい値電圧Ｖｔｈが小さ
く、アイドル電流Ｉｄｓｑが大きいとき、バイアス回路
２００の働きにより、アイドル電流Ｉｄｓｑが小さくな
る。逆に、ＦＥＴ２１１のしきい値電圧Ｖｔｈが大き
く、アイドル電流Ｉｄｓｑが小さいときには、バイアス
回路２００の働きにより、アイドル電流Ｉｄｓｑは大き
くなる。
【００４０】そして、ある平衡状態で回路が安定する。
この安定状態が所望のアイドル電流Ｉｄｓｑを得るよう
にすれば、ＦＥＴのしきい値電圧Ｖｔｈの違いによらず
アイドル電流Ｉｄｓｑを一定にすることが可能となる。
温度などによる変動に対しても、ＦＥＴ２１１とＦＥＴ
２１５は同じように変動するため、アイドル電流Ｉｄｓ
ｑは一定に保たれる。
【００４１】この第２実施形態に係るバイアス回路２０
０でのシミュレーション結果を図３に示す。同図におい
て、実線（Ａ）が第２実施形態の場合を、点線（Ｂ）が
従来技術の場合をそれぞれ示している。このシミュレー
ション結果から明らかなように、従来技術（Ｂ）の場合
には、アイドル電流Ｉｄｓｑがしきい値Ｖｔｈに対して
単調減少するのに対して、本実施形態（Ａ）の場合に
は、しきい値Ｖｔｈに対してアイドル電流Ｉｄｓｑが一
定となる領域があることがわかる。
【００４２】第２実施形態に係るバイアス回路２００で
は、第１実施形態に係るバイアス回路１００に対して、
ダイオード２５１，２５２が新たに付加された構成とな
っている。これにより、第１実施形態に係るバイアス回
路１００による先述した作用効果に加えて、ＦＥＴ２１
１，２１５のゲート電圧を低く設定する場合でも、差動
対ＦＥＴ２１２，２１３および電流源ＦＥＴ２１４を飽
和領域で動作させることが可能になる、という作用効果
が得られる。
【００４３】［第３実施形態］図４は、本発明の第３実
施形態に係るバイアス回路を示す回路図である。図４に
おいて、ＲＦ増幅用ＦＥＴ３１１はソースが接地され、
ゲートが入力端子３２１に、ドレインが出力端子３２２
にそれぞれ接続されている。このＲＦ増幅用ＦＥＴ３１
１のゲートには、バイアス回路３００で得られるゲート
バイアス電圧が印加される。
【００４４】バイアス回路３００において、基準電圧源
３３１の正極には負荷抵抗３４１，３４２および電流モ
ニター抵抗３４３の各一端が共通に接続されている。基
準電圧源３３１の負極は接地されている。負荷抵抗３４
１，３４２の各他端には、ＦＥＴ３１２，３１３の各ド
レインがそれぞれ接続されている。これらＦＥＴ３１
２，３１３は、各ソースが共通に接続されて差動対をな
している。
【００４５】ＦＥＴ３１２のゲートは、基準電圧源３３
２の正極に接続されている。基準電圧源３３２の負極は
接地されている。ＦＥＴ３１３のゲートは、電流モニタ
ー抵抗３４３の他端に接続されている。ＦＥＴ３１２，
３１３の共通ソースには、ＦＥＴ３１４のドレインが接
続されている。
【００４６】ＦＥＴ３１４は、ソースが接地されかつゲ
ートが抵抗３４４の一端に接続されて、差動対ＦＥＴ３
１２，３１３の共通ソース電流源として機能する。抵抗
３４４の他端は接地されている。ＦＥＴ３１４のゲート
にはダイオード３５１のカソードが接続されている。ダ
イオード３５１のアノードは、ＦＥＴ３１３のドレイン
に接続されている。
【００４７】ＦＥＴ３１３のゲートには、ＦＥＴ３１５
のドレインが接続されている。ＦＥＴ３１５のソースは
接地され、そのゲートはダイオード３５２のカソードお
よび抵抗３４５の一端に接続されている。ダイオード３
５２のアノードはＦＥＴ３１２のドレインに接続されて
いる。抵抗３４５の他端は接地されている。ＦＥＴ３１
５のゲートはさらに、抵抗２４６の一端に接続されてい
る。抵抗２４６の他端は、ＲＦ増幅用ＦＥＴ３１１のゲ
ートに接続されている。
【００４８】上記構成の第３実施形態に係るバイアス回
路３００は、第２実施形態に係るバイアス回路２００に
対して、ＦＥＴ３１１のゲートとＦＥＴ３１５のゲート
との間に抵抗３４６が新たに挿入された構成となってい
る。これにより、第２実施形態に係るバイアス回路２０
０による先述した作用効果に加えて、ＲＦ増幅用ＦＥＴ
３１１に入力すべきＲＦ信号がバイアス回路３００に入
力するのを抵抗３４６によって遮断することができる、
という作用効果が得られる。
【００４９】通常、ＦＥＴのゲートに流れる電流は無視
できるほど小さいので、ダイオード２５２から供給され
る電圧は、そのままＲＦ増幅用ＦＥＴ３１１のゲートに
印加されると考えられる。しかし、ＲＦ増幅用ＦＥＴ３
１１のゲートに流れる電流が大きく、抵抗３４６での電
圧降下がバイアスに影響する場合には、抵抗３４６に代
えてインダクターを用いるようにすれば良い。これによ
れば、ゲート電流に起因する電圧降下を生じることな
く、ＲＦ信号がバイアス回路３００に入力するのを遮断
できる。
【００５０】なお、本実施形態では、第２実施形態に係
るバイアス回路２００に対して抵抗３４６（もしくは、
インダクター）を新たに追加する場合を例にとって説明
したが、第１実施形態に係るバイアス回路１００に対し
ても同様に適用できることは勿論である。
【００５１】［第４実施形態］図５は、本発明の第４実
施形態に係るバイアス回路を示す回路図である。図５に
おいて、ＲＦ増幅用ＦＥＴ４１１はソースが接地され、
ゲートが入力端子４２１に、ドレインが出力端子４２２
にそれぞれ接続されている。このＲＦ増幅用ＦＥＴ４１
１のゲートには、バイアス回路４００で得られるゲート
バイアス電圧が印加される。
【００５２】バイアス回路４００において、基準電圧源
４３１の正極には負荷抵抗４４１，４４２および電流モ
ニター抵抗４４３の各一端が共通に接続されている。基
準電圧源４３１の負極は接地されている。負荷抵抗４４
１，４４２の各他端には、ＦＥＴ４１２，４１３の各ド
レインがそれぞれ接続されている。これらＦＥＴ４１
２，４１３は、各ソースが共通に接続されて差動対をな
している。
【００５３】ＦＥＴ４１２のゲートは分割抵抗４４４，
４４５の各一端に接続されている。分割抵抗４４４の他
端は基準電圧源４３１の正極に接続されている。分割抵
抗４４５の他端は接地されている。すなわち、分割抵抗
４４４，４４５は基準電圧源４３１の電圧（電源電圧)
を分割し、その分割電圧を基準電圧としてＦＥＴ４１２
のゲートに印加する。
【００５４】ＦＥＴ４１３のゲートは、電流モニター抵
抗４４３の他端に接続されている。ＦＥＴ４１２，４１
３の共通ソースには、ＦＥＴ４１４のドレインが接続さ
れている。ＦＥＴ４１４は、ソースが接地されかつゲー
トが抵抗４４６の一端に接続されている。抵抗４４６の
他端は接地されている。ＦＥＴ４１４のゲートにはダイ
オード４５１のカソードが接続されている。ダイオード
４５１のアノードは、ＦＥＴ４１３のドレインに接続さ
れている。
【００５５】ＦＥＴ４１３のゲートには、ＦＥＴ４１５
のドレインが接続されている。ＦＥＴ４１５のソースは
接地され、そのゲートはダイオード４５２のカソードお
よび抵抗４４７の一端に接続されている。ダイオード４
５２のアノードはＦＥＴ４１２のドレインに接続されて
いる。抵抗４４７の他端は接地されている。ＦＥＴ４１
５のゲートはさらに、抵抗４４８を介してＲＦ増幅用Ｆ
ＥＴ４１１のゲートに接続されている。
【００５６】上記構成の第４実施形態に係るバイアス回
路４００では、第３実施形態に係るバイアス回路３００
における基準電圧源３３２に代えて分割抵抗４４４，４
４５を用い、これら分割抵抗４４４，４４５により電源
電圧を分割して得られる電圧を基準電圧としてＦＥＴ４
１２のゲートに与える構成を採っている。これによれ
ば、基準電圧を抵抗２本だけで生成できるため、基準電
圧源を用いる場合よりも構成を簡略化できる利点があ
る。
【００５７】なお、本実施形態では、第３実施形態に係
るバイアス回路３００における基準電圧源３３２に代え
て分割抵抗４４４，４４５を用いる場合を例にとって説
明したが、第１，第２実施形態に係るバイアス回路１０
０，２００に対しても同様に適用できることは勿論であ
る。
【００５８】［第５実施形態］図６は、本発明の第５実
施形態に係るバイアス回路を示す回路図である。図６に
おいて、ＲＦ増幅用ＦＥＴ５１１はソースが接地され、
ゲートが入力端子５２１に、ドレインが出力端子５２２
にそれぞれ接続されている。このＲＦ増幅用ＦＥＴ５１
１のゲートには、バイアス回路５００で得られるゲート
バイアス電圧が印加される。
【００５９】バイアス回路５００において、基準電圧源
５３１の正極には負荷抵抗５４１，５４２および電流モ
ニター抵抗５４３の各一端が共通に接続されている。基
準電圧源５３１の負極は、電圧源５３２の負極に接続さ
れている。電圧源５３２の正極は接地されている。負荷
抵抗５４１，５４２の各他端には、ＦＥＴ５１２，５１
３の各ドレインがそれぞれ接続されている。これらＦＥ
Ｔ５１２，５１３は、各ソースが共通に接続されて差動
対をなしている。
【００６０】ＦＥＴ５１２のゲートは分割抵抗５４４，
５４５の各一端に接続されている。分割抵抗５４４の他
端は基準電圧源５３１の正極に接続されている。分割抵
抗５４５の他端は電圧源５３２の負極に接続されてい
る。ＦＥＴ５１３のゲートは電流モニター抵抗５４３の
他端に接続されている。ＦＥＴ５１２，５１３の共通ソ
ースには、ＦＥＴ５１４のドレインが接続されている。
【００６１】ＦＥＴ５１４は、ソースが電圧源５３２の
負極に接続されかつゲートが抵抗５４６の一端に接続さ
れている。抵抗５４６の他端はソースが電圧源５３２の
負極に接続されている。ＦＥＴ５１４のゲートにはダイ
オード５５１のカソードが接続されている。ダイオード
５５１のアノードは、ＦＥＴ５１３のドレインに接続さ
れている。
【００６２】ＦＥＴ５１３のゲートには、ＦＥＴ５１５
のドレインが接続されている。ＦＥＴ５１５のソースは
電圧源５３２の負極に接続され、そのゲートはダイオー
ド５５２のカソードおよび抵抗５４７の一端に接続され
ている。ダイオード５５２のアノードはＦＥＴ５１２の
ドレインに接続されている。抵抗５４７の他端は電圧源
５３２の負極に接続されている。ＦＥＴ５１５のゲート
はさらに、抵抗５４８を介してＲＦ増幅用ＦＥＴ５１１
のゲートに接続されている。
【００６３】上記構成の第５実施形態に係るバイアス回
路５００では、第４実施形態に係るバイアス回路４００
に対して、電圧源５３２を新たに追加してバイアス回路
５００の接地側を負電圧とした構成を採っている。これ
によれば、ＲＦ増幅用ＦＥＴ５１５のゲートに対して正
のゲートバイアス電圧のみならず、負のゲートバイアス
電圧をも印加することができるようになる。
【００６４】なお、本実施形態では、第４実施形態に係
るバイアス回路４００に対して電圧源５３２を新たに追
加する場合を例にとって説明したが、第１，第２，第３
実施形態に係るバイアス回路１００，２００，３００に
対しても同様に適用できることは勿論である。
【００６５】［適用例］
【００６６】以上説明した第１〜第５実施形態に係るバ
イアス回路は、例えばＣＤＭＡ方式携帯電話装置のＲＦ
フロントエンド部における各部のアンプを構成するのに
用いられる。図７は、ＣＤＭＡ方式携帯電話装置におけ
るＲＦフロントエンド部の構成の一例を示すブロック図
である。
【００６７】図７において、アンテナ６１１で受信され
た受信波は、送信／受信に共用される帯域振分けフィル
タ６１２を通過し、低ノイズアンプ６１３を介してミキ
サ６１４に供給される。ミキサ６１４では、局部発振器
６１５からの局部発振周波数と混合され、中間周波（Ｉ
Ｆ）に変換される。そして、ＡＧＣアンプ６１６にて信
号レベルが一定にされた後、後段のベースバンドＩＣ６
１７に供給される。
【００６８】一方、送信側では、前段のベースバンドＩ
Ｃ６１７から供給されるＩＦ信号がＡＧＣアンプ６１８
で増幅された後ミキサ６１９に供給され、ここで局部発
振器６２０からの局部発振周波数と混合されてＲＦ信号
に変換される。そして、このＲＦ信号は、パワーアンプ
６２１に供給される。
【００６９】パワーアンプ６２１は、ＲＦ信号を増幅す
るＲＦ増幅用ＦＥＴを有する回路構成となっている。そ
して、このＲＦ増幅用ＦＥＴのゲートには、バイアス回
路６２２からゲートバイアス電圧が与えられるようにな
っている。パワーアンプ６２１を経たＲＦ信号は、帯域
振分けフィルタ６１２を通してアンテナ６１１から送信
される。
【００７０】上記構成のＣＤＭＡ方式携帯電話装置のＲ
Ｆフロントエンド部において、パワーアンプ６２１にお
けるＲＦ信号を増幅するＲＦ増幅用ＦＥＴのゲートに対
してバイアス電圧を与えるバイアス回路６２２として、
先述した第１〜第５実施形態に係るバイアス回路が用い
られる。
【００７１】このように、ＣＤＭＡ方式携帯電話装置の
送信系において、バイアス６２２として、本発明の第１
〜第５実施形態に係るバイアス回路を用いることによ
り、これらバイアス回路ではＦＥＴの製造ロット等によ
る特性のばらつきや、温度等による特性の変化によら
ず、ドレイン電流を一定に保つことができるとともと
に、消費電流を小さく抑えることができるため、常に安
定した性能を得ることができるとともに、携帯電話装置
自体の低消費電流化に寄与できることになる。
【００７２】なお、上記適用例では、ＣＤＭＡ方式携帯
電話装置に適用した場合を例にとって説明したが、本発
明はこの適用例に限定されるものではなく、コードレス
電話など無線通信システム、さらには高周波信号計測シ
ステム、レーザなどのデジタル、アナログ高周波回路に
用いられる増幅用ＦＥＴのバイアス回路として用いるこ
とも可能である。また、ＦＥＴは増幅器用として用いら
れる場合に限らず、逓倍器や発振器用として用いられる
場合にも適用可能である。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
電源電圧やＦＥＴのしきい値電圧が標準値から逸脱した
場合に、差動対ＦＥＴの電流が等しくなるように保たれ
るとともに、電流モニターのための抵抗での電圧降下が
基準電圧と等しくなるように精度良く保たれるため、Ｆ
ＥＴの製造ロット等による特性のばらつきや、温度等に
よる特性の変化によらず、アイドル電流を一定に保ち、
かつ消費電流を小さい抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るバイアス回路を示
す回路図である。
【図２】本発明の第２実施形態に係るバイアス回路を示
す回路図である。
【図３】第２実施形態に係るバイアス回路でのシミュレ
ーション結果を示すＶｔｈ−Ｉｄｓｑ特性図である。
【図４】本発明の第３実施形態に係るバイアス回路を示
す回路図である。
【図５】本発明の第４実施形態に係るバイアス回路を示
す回路図である。
【図６】本発明の第５実施形態に係るバイアス回路を示
す回路図である。
【図７】ＣＤＭＡ方式携帯電話装置におけるＲＦフロン
トエンド部の構成の一例を示すブロック図である。
【符号の説明】
１００，２００，３００，４００，５００，６２２…バ
イアス回路、１１１，２１１，３１１，４１１，５１１
…ＲＦ増幅用ＦＥＴ、６２１…パワーアンプ
フロントページの続き Ｆターム(参考） 5J090 AA03 AA12 CA14 FA17 FN03 HA09 HA25 KA02 MA13 MN02 NN06 TA01 TA02 5J092 AA03 AA12 CA14 FA17 HA09 HA25 KA02 MA13 TA01 TA02 5K060 CC04 CC11 DD04 HH09 JJ02 JJ03 JJ08 KK01 MM00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１のＦＥＴのゲートに対してバイアス
    電圧を与えるバイアス回路であって、 前記第１のＦＥＴのドレイン電流をモニターする第２の
    ＦＥＴおよびこの第２のＦＥＴのドレインに接続された
    抵抗を有するモニター回路と、 ゲートに基準電圧が印加された第３のＦＥＴ、この第３
    のＦＥＴとソースが共通に接続されかつゲートが前記第
    ２のＦＥＴのドレインに接続された第４のＦＥＴおよび
    これら第３，第４のＦＥＴの各ドレインにそれぞれ接続
    された抵抗を有する差動回路と、 前記第３，第４のＦＥＴの共通ソースにドレインが接続
    された第５のＦＥＴとを具備し、 前記第３のＦＥＴのドレイン電圧を前記第１，第２のＦ
    ＥＴの各ゲートに帰還し、前記第４のドレイン電圧を前
    記第５のＦＥＴのゲートに帰還することを特徴とするバ
    イアス回路。
  2. 【請求項２】 請求項１記載のバイアス回路においてさ
    らに、 前記第４のＦＥＴのドレインにアノードが、前記第５の
    ＦＥＴのゲートにカソードがそれぞれ接続された第１の
    ダイオードと、前記第３のＦＥＴのドレインにアノード
    が、前記第１，第２のＦＥＴの各ゲートにカソードがそ
    れぞれ接続された第２のダイオードとを有することを特
    徴とするバイアス回路。
  3. 【請求項３】 請求項１記載のバイアス回路においてさ
    らに、 前記第１，第２のＦＥＴの各ゲート間に接続された抵抗
    もしくはインダクターを有することを特徴とするバイア
    ス回路。
  4. 【請求項４】 請求項２記載のバイアス回路においてさ
    らに、 前記第１，第２のＦＥＴの各ゲート間に接続された抵抗
    もしくはインダクターを有することを特徴とするバイア
    ス回路。
  5. 【請求項５】 前記基準電圧を基準電圧源から、もしく
    は電源電圧を分割する抵抗分割回路から与えることを特
    徴とする請求項１記載のバイアス回路。
  6. 【請求項６】 前記基準電圧を基準電圧源から、もしく
    は電源電圧を分割する抵抗分割回路から与えることを特
    徴とする請求項２記載のバイアス回路。
  7. 【請求項７】 送信系においてＲＦ信号を増幅するＲＦ
    増幅用ＦＥＴを含む増幅手段と、前記ＲＦ増幅用ＦＥＴ
    のゲートに対してバイアス電圧を与えるバイアス回路と
    を備えた無線通信装置であって、 前記バイアス回路は、 前記第１のＦＥＴのドレイン電流をモニターする第２の
    ＦＥＴおよびこの第２のＦＥＴのドレインに接続された
    抵抗を有するモニター回路と、 ゲートに基準電圧が印加された第３のＦＥＴ、この第３
    のＦＥＴとソースが共通に接続されかつゲートが前記第
    ２のＦＥＴのドレインに接続された第４のＦＥＴおよび
    これら第３，第４のＦＥＴの各ドレインにそれぞれ接続
    された抵抗を有する差動回路と、 前記第３，第４のＦＥＴの共通ソースにドレインが接続
    された第５のＦＥＴとを具備し、 前記第３のＦＥＴのドレイン電圧を前記第１，第２のＦ
    ＥＴの各ゲートに帰還し、前記第４のドレイン電圧を前
    記第５のＦＥＴのゲートに帰還することを特徴とする無
    線通信装置。
  8. 【請求項８】 前記バイアス回路は、前記第４のＦＥＴ
    のドレインにアノードが、前記第５のＦＥＴのゲートに
    カソードがそれぞれ接続された第１のダイオードと、前
    記第３のＦＥＴのドレインにアノードが、前記第１，第
    ２のＦＥＴの各ゲートにカソードがそれぞれ接続された
    第２のダイオードとを有することを特徴とする請求項７
    記載の無線通信装置。
  9. 【請求項９】 前記バイアス回路は、前記第１，第２の
    ＦＥＴの各ゲート間に接続された抵抗もしくはインダク
    ターを有することを特徴とする請求項７記載の無線通信
    装置。
  10. 【請求項１０】 前記バイアス回路は、前記第１，第２
    のＦＥＴの各ゲート間に接続された抵抗もしくはインダ
    クターを有することを特徴とする請求項８記載の無線通
    信装置。
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EP01401207A EP1154566B1 (en) 2000-05-12 2001-05-11 Bias circuit and radio communication apparatus using same
DE60132394T DE60132394T2 (de) 2000-05-12 2001-05-11 Vorspannungsschaltung und Gerät zur Funknachrichtenübertragung welches eine solche Schaltung verwendet

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328288A (ja) * 2004-05-13 2005-11-24 Sony Corp バイアス回路およびこれを有する増幅回路ならびに通信装置
KR100631049B1 (ko) 2005-11-15 2006-10-04 한국전자통신연구원 리플리카 바이어스 회로
WO2013031070A1 (ja) * 2011-08-30 2013-03-07 パナソニック株式会社 電力変換装置
JP2013048322A (ja) * 2011-08-29 2013-03-07 Renesas Electronics Corp 半導体集積回路装置
US8680921B2 (en) 2011-05-26 2014-03-25 Fujitsu Limited Amplifying apparatus, transmitter, and amplifying apparatus control method

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10233526A1 (de) * 2002-07-23 2004-02-12 Infineon Technologies Ag Bandabstands-Referenzschaltung
US6653902B1 (en) 2002-09-03 2003-11-25 Triquint Semiconductor, Inc. Amplifier power control circuit
CN100407572C (zh) * 2004-08-02 2008-07-30 阎跃军 场效应管偏置电路
US7881683B2 (en) * 2004-12-21 2011-02-01 Telefonaktiebolaget Lm Ericsson (Publ) Generation of modulated radio frequency signals
JP4575818B2 (ja) * 2005-03-24 2010-11-04 Ｏｋｉセミコンダクタ株式会社 増幅回路用バイアス回路
KR100983117B1 (ko) * 2006-10-27 2010-09-17 레어드 테크놀러지스 에이비 안테나 디바이스 및 상기 안테나 디바이스를 포함하는휴대용 무선통신 디바이스

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3733551A (en) * 1971-03-26 1973-05-15 Microlab Fxr Frequency stabilization apparatus and method
US4881044A (en) * 1987-01-16 1989-11-14 Hitachi, Ltd. Amplifying circuit
US5239275A (en) * 1989-08-04 1993-08-24 Motorola, Inc. Amplitude modulator circuit having multiple power supplies
JP2505626B2 (ja) * 1990-07-17 1996-06-12 株式会社クボタ 昇降制御装置
NL9001966A (nl) * 1990-09-06 1992-04-01 Philips Nv Versterkerschakeling.
KR960009739B1 (en) * 1991-05-14 1996-07-23 Toshiba Kk Differential input circuit
US5221909A (en) * 1992-04-30 1993-06-22 Raytheon Company Active load biasing circuit
US5287070A (en) * 1992-09-02 1994-02-15 Ncr Corporation Balanced voltage comparator
JP2795134B2 (ja) * 1993-06-30 1998-09-10 鹿島建設株式会社 鋼管柱と梁の仕口構造
GB2284719B (en) * 1993-12-13 1998-03-11 Nec Corp Differential circuit capable of accomplishing a desirable characteritic
US5576656A (en) * 1994-12-20 1996-11-19 Sgs-Thomson Microelectronics, Inc. Voltage regulator for an output driver with reduced output impedance
US5530395A (en) * 1995-04-03 1996-06-25 Etron Technology Inc. Supply voltage level control using reference voltage generator and comparator circuits
JP3049474B2 (ja) * 1995-07-31 2000-06-05 リンナイ株式会社 湯沸器用水系バルブユニット
WO1998059416A1 (en) * 1997-06-25 1998-12-30 Koninklijke Philips Electronics N.V. A differential amplifier, an integrated circuit, and a telephone
US6137350A (en) * 1997-10-15 2000-10-24 Nec Corporation Differential amplifier circuit
US6084471A (en) * 1997-12-19 2000-07-04 Nokia Mobile Phones Soft-limiting control circuit for variable gain amplifiers
FI105611B (fi) * 1998-03-13 2000-09-15 Nokia Mobile Phones Ltd Radiotajuusvahvistimet
US6259901B1 (en) * 1998-07-03 2001-07-10 Mobile Communications Tokyo Inc. Radio-frequency power amplifier of mobile communication equipment
US6124761A (en) * 1998-09-30 2000-09-26 Robinson; Trevor Variable gain amplifier with gain linear with control voltage
DE19909492A1 (de) * 1999-03-04 2000-09-07 Philips Corp Intellectual Pty Differenzverstärker
US6711391B1 (en) * 2000-10-10 2004-03-23 Qualcomm, Incorporated Gain linearizer for variable gain amplifiers

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328288A (ja) * 2004-05-13 2005-11-24 Sony Corp バイアス回路およびこれを有する増幅回路ならびに通信装置
JP4569165B2 (ja) * 2004-05-13 2010-10-27 ソニー株式会社 バイアス回路およびこれを有する増幅回路ならびに通信装置
KR100631049B1 (ko) 2005-11-15 2006-10-04 한국전자통신연구원 리플리카 바이어스 회로
US8680921B2 (en) 2011-05-26 2014-03-25 Fujitsu Limited Amplifying apparatus, transmitter, and amplifying apparatus control method
JP2013048322A (ja) * 2011-08-29 2013-03-07 Renesas Electronics Corp 半導体集積回路装置
US9214217B2 (en) 2011-08-29 2015-12-15 Renesas Electronics Corporation Semiconductor integrated circuit device
CN108109649A (zh) * 2011-08-29 2018-06-01 瑞萨电子株式会社 半导体集成电路器件
CN108109649B (zh) * 2011-08-29 2021-10-26 瑞萨电子株式会社 半导体集成电路器件
WO2013031070A1 (ja) * 2011-08-30 2013-03-07 パナソニック株式会社 電力変換装置
JPWO2013031070A1 (ja) * 2011-08-30 2015-03-23 パナソニックＩｐマネジメント株式会社 電力変換装置
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