TWI750605B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠提高寫入動作之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置具備：字元線WLn－1，其電性連接於設置在基板之上方之第1記憶胞；字元線WLn，其電性連接於設置在第1記憶胞之上方之第2記憶胞；字元線WLn＋1，其電性連接於設置在第2記憶胞之上方之第3記憶胞；字元線WLn＋2，其電性連接於設置在第3記憶胞之上方之第4記憶胞；及驅動器18，其對字元線WLn－1～WLn＋2施加電壓。驅動器18於寫入動作中，對字元線WLn施加寫入電壓VPGM，對字元線WLn－1施加較寫入電壓VPGM低之電壓VPASS4，對字元線WLn＋1、WLn＋2施加較電壓VPASS4高且較寫入電壓VPGM低之電壓VPASS3。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有將記憶胞三維排列而成之半導體記憶裝置。
實施形態提供一種能夠提高寫入動作之可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1記憶胞，其設置於基板之上方；第1字元線，其電性連接於上述第1記憶胞；第2記憶胞，其設置於上述第1記憶胞之上方，與上述第1記憶胞串聯連接；第2字元線，其電性連接於上述第2記憶胞；第3記憶胞，其設置於上述第2記憶胞之上方，與上述第2記憶胞串聯連接；第3字元線，其電性連接於上述第3記憶胞；第4記憶胞，其設置於上述第3記憶胞之上方，與上述第3記憶胞串聯連接；第4字元線，其電性連接於上述第4記憶胞；及驅動器，其對上述第1、第2、第3、及第4字元線施加電壓。上述驅動器於用以對上述第2記憶胞寫入資料之第1寫入動作中，對上述第2字元線施加第1寫入電壓，對上述第1字元線施加較上述第1寫入電壓低之第1電壓，對上述第3字元線及上述第4字元線施加較上述第1電壓高且較上述第1寫入電壓低之第2電壓。
以下，參照圖式對實施形態進行說明。於以下說明中，對具有相同功能及構成之構成要素標註共通之參照符號。又，以下所示之各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法，並非將構成零件之材質、形狀、構造、配置等特定於下述。
各功能區塊可設為硬體、電腦軟體中任一者或兩者之組合來實現。各功能區塊無須如以下例般區分。例如，亦可由與例示之功能區塊不同之功能區塊執行一部分功能。進而亦可將例示之功能區塊分割為更細微之功能子區塊。此處，作為半導體記憶裝置，以記憶胞電晶體積層於半導體基板之上方之三維積層型NAND(Not And，反及)型快閃記憶體為例來列舉進行說明。於本說明書中，有時亦將記憶胞電晶體稱為記憶胞。
1.第1實施形態  以下，對第1實施形態之半導體記憶裝置進行說明。
1.1半導體記憶裝置之構成  利用圖1對第1實施形態之半導體記憶裝置之構成進行說明。第1實施形態之半導體記憶裝置例如為可非揮發地記憶資料之NAND型快閃記憶體10。
圖1係表示第1實施形態之半導體記憶裝置之構成之方塊圖。NAND型快閃記憶體10具備記憶胞陣列11、輸入輸出電路12、邏輯控制電路13、就緒/忙碌電路14、暫存器群15、定序器(或控制電路)16、電壓產生電路17、驅動器18、列解碼器模組19、行解碼器20、及感測放大器模組21。暫存器群15包含狀態暫存器15A、位址暫存器15B、及指令暫存器15C。
記憶胞陣列11具備1個或複數個區塊BLK0、BLK1、BLK2、…、BLKm(m為0以上之整數)。複數個區塊BLK分別包含與列及行建立對應關係之複數個記憶胞電晶體。記憶胞電晶體為可進行電性抹除及編程之非揮發性記憶胞。記憶胞陣列11包含複數個字元線、複數個位元線、及源極線以對記憶胞電晶體施加電壓。以後，於記為區塊BLK之情形時，表示區塊BLK0～BLKm之各者。下文將對區塊BLK之具體構成進行敍述。
輸入輸出電路12及邏輯控制電路13經由輸入輸出端子連接於外部裝置(例如記憶體控制器)(未圖示)。輸入輸出電路12於與記憶體控制器之間經由輸入輸出端子收發信號DQ(例如DQ0、DQ1、DQ2、…、DQ7)。
邏輯控制電路13經由輸入輸出端子自記憶體控制器接收外部控制信號。外部控制信號例如包括晶片賦能信號CEn、指令閂賦能信號CLE、位址閂賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及記入保護信號WPn。附記於信號名之“n”表示該信號為低態動作。
晶片賦能信號CEn可進行NAND型快閃記憶體10之選擇，於選擇該NAND型快閃記憶體10時被斷定。指令閂賦能信號CLE可將作為信號DQ發送之指令鎖存於指令暫存器15C。位址閂賦能信號ALE可將作為信號DQ發送之位址鎖存於位址暫存器15B。寫入賦能信號WEn可將作為信號DQ發送之資料保持於輸入輸出電路12。讀出賦能信號REn可將自記憶胞陣列11讀出之資料輸出作為信號DQ。記入保護信號WPn於禁止對NAND型快閃記憶體10之寫入及抹除時被斷定。
就緒/忙碌電路14根據來自定序器16之控制產生就緒/忙碌信號R/Bn。信號R/Bn表示NAND型快閃記憶體10是就緒狀態還是忙碌狀態。就緒狀態表示可受理來自記憶體控制器之命令之狀態。忙碌狀態表示無法受理來自記憶體控制器之命令之狀態。記憶體控制器藉由自NAND型快閃記憶體10接收信號R/Bn，可知NAND型快閃記憶體10是就緒狀態還是忙碌狀態。
狀態暫存器15A保持NAND型快閃記憶體10之動作所需之狀態資訊STS，並基於定序器16之指示將該狀態資訊STS傳送至輸入輸出電路12。位址暫存器15B保持自輸入輸出電路12傳送之位址資訊ADD。位址資訊ADD包括行位址及列位址。列位址例如包括對動作對象之區塊BLK進行指定之區塊位址、及對所指定之區塊內之動作對象之字元線進行指定之頁位址。指令暫存器15C保持自輸入輸出電路12傳送之指令CMD。指令CMD例如包括命令定序器16執行寫入動作之寫入指令、及命令其執行讀出動作之讀出指令等。狀態暫存器15A、位址暫存器15B、及指令暫存器15C例如使用SRAM(static random access memory，靜態隨機存取記憶體)。
定序器16自指令暫存器15C接收指令，並按照基於該指令之順序總括地控制NAND型快閃記憶體10。定序器16對列解碼器模組19、感測放大器模組21、及電壓產生電路17等進行控制，而執行寫入動作、讀出動作、及抹除動作。具體而言，定序器16基於自指令暫存器15C接收之寫入指令對列解碼器模組19、驅動器18、及感測放大器模組21進行控制，而對由位址資訊ADD所指定之複數個記憶胞電晶體寫入資料。又，定序器16基於自指令暫存器15C接收之讀出指令對列解碼器模組19、驅動器18、及感測放大器模組21進行控制，而從由位址資訊ADD所指定之複數個記憶胞電晶體讀出資料。
電壓產生電路17經由未圖示之電源端子自NAND型快閃記憶體10之外部接收電源電壓。使用該電源電壓產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路17將產生之電壓供給至記憶胞陣列11、驅動器18、及感測放大器模組21等。
驅動器18自電壓產生電路17接收複數個電壓。驅動器18經由複數個信號線將由電壓產生電路17供給之複數個電壓中與讀出動作、寫入動作、及抹除動作對應而選擇之複數個電壓供給至列解碼器模組19。
列解碼器模組19自位址暫存器15B接收列位址，並對該列位址進行解碼。列解碼器模組19基於列位址之解碼結果選擇區塊BLK中任一者，進而選擇所選擇之區塊BLK內之字元線。進而，列解碼器模組19將由驅動器18供給之複數個電壓傳送至所選擇之區塊BLK。
行解碼器20自位址暫存器15B接收行位址，並對該行位址進行解碼。行解碼器20基於行位址之解碼結果選擇位元線。
感測放大器模組21於資料之讀出動作時，對自記憶胞電晶體讀出至位元線之資料進行感測及放大。而且，感測放大器模組21暫時保持自記憶胞電晶體讀出之讀出資料DAT，並將其傳送至輸入輸出電路12。又，感測放大器模組21於資料之寫入動作時，暫時保持自輸入輸出電路12傳送之寫入資料DAT。進而，感測放大器模組21將寫入資料DAT傳送至位元線。
1.1.1記憶胞陣列11之電路構成  接下來，對記憶胞陣列11之電路構成進行說明。如上所述，記憶胞陣列11具有複數個區塊BLK0～BLKm。此處，對1個區塊BLK之電路構成進行說明，但其他區塊之電路構成亦相同。
圖2係記憶胞陣列11內之1個區塊BLK之電路圖。區塊BLK具備複數個串單元SU。此處，作為一例，區塊BLK具備串單元SU0、SU1、SU2、SU3。再者，區塊BLK所具備之串單元之數量可任意設定。以後，於記為串單元SU之情形時，表示串單元SU0～SU3之各者。
複數個串單元SU分別具備複數個NAND串(或記憶串)NS。1個串單元SU中所包含之NAND串NS之數量可任意設定。
NAND串NS包含複數個記憶胞電晶體MT0、MT1、MT2、…、MT7、虛設記憶胞電晶體MTDD0、MTDD1、MTDS0、MTDS1、及選擇電晶體ST1、ST2。此處，為了便於說明，示出NAND串NS具備8個記憶胞電晶體MT0～MT7、4個虛設記憶胞電晶體MTDD0、MTDD1、MTDS0、MTDS1、及2個選擇電晶體ST1、ST2之例，但NAND串NS所具備之記憶胞電晶體、虛設記憶胞電晶體、及選擇電晶體之數量可任意設定。以後，於記為記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0～MT7之各者。
記憶胞電晶體MT0～MT7分別具備控制閘極及電荷儲存層，非揮發地記憶資料。虛設記憶胞電晶體MTDD0、MTDD1、MTDS0、MTDS1與記憶胞電晶體MT相同分別具備控制閘極及電荷儲存層，且為不用於記憶資料之記憶胞電晶體。虛設記憶胞電晶體MTDD0、MTDD1、記憶胞電晶體MT0～MT7、及虛設記憶胞電晶體MTDS0、MTDS1串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
記憶胞電晶體MT可記憶1位元資料、或2位元以上之資料。記憶胞電晶體MT可為使用絕緣膜作為電荷儲存層之MONOS(metal-oxide-nitride-oxide-silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為使用導電層作為電荷儲存層之FG(floating gate，浮閘)型。
串單元SU0中所包含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣，串單元SU1～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3可分別由列解碼器模組19獨立控制。
串單元SU0中所包含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣，串單元SU1～SU3各自之選擇電晶體ST2之閘極連接於選擇閘極線SGS。選擇電晶體ST1用於各種動作中之串單元SU之選擇。再者，亦可於區塊BLK中所包含之串單元SU0～SU3分別連接個別之選擇閘極線SGS。於此情形時，選擇電晶體ST1及ST2用於各種動作中之串單元SU之選擇。
區塊BLK中所包含之記憶胞電晶體MT0～MT7、及虛設記憶胞電晶體MTDD0、MTDD1、MTDS0、MTDS1之控制閘極分別連接於字元線WL0～WL7及字元線WLDD0、WLDD1、WLDS0、WLDS1。字元線WL0～WL7、及字元線WLDD0、WLDD1、WLDS0、WLDS1可分別由列解碼器模組19獨立控制。
位元線BL0～BLi(i為0以上之整數)分別連接於複數個區塊BLK，且連接於位於區塊BLK中所包含之串單元SU內之1個NAND串NS。即，位元線BL0～BLi分別連接於在區塊BLK內呈矩陣狀配置之NAND串NS中之位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極。又，源極線SL連接於複數個區塊BLK。又，源極線SL連接於區塊BLK中所包含之複數個選擇電晶體ST2之源極。
總之，串單元SU包含複數個連接於不同位元線BL，且連接於同一選擇閘極線SGD之NAND串NS。又，區塊BLK包含共用字元線WL之複數個串單元SU。進而，記憶胞陣列11包含共用位元線BL之複數個區塊BLK。
區塊BLK例如為資料之抹除單位。即，同一區塊BLK內包含之記憶胞電晶體MT所保持之資料被一次抹除。再者，資料亦能以串單元SU為單位被抹除，又，亦能以未達串單元SU之單位為單位被抹除。
將於1個串單元SU內共用字元線WL之複數個記憶胞電晶體MT稱為胞單元CU。將胞單元CU中所包含之複數個記憶胞電晶體MT分別記憶之1位元資料之集合稱為頁。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數改變記憶容量。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於記憶2位元資料之情形時記憶2頁資料，於記憶3位元資料之情形時記憶3頁資料。
對胞單元CU之寫入動作及讀出動作係以頁為寫入單位或讀出單位而進行。換言之，讀出及寫入動作係於一次寫入動作或一次讀出動作中，對與配設於1個串單元SU之1條字元線WL連接之複數個記憶胞電晶體MT進行。
又，記憶胞陣列11之構成亦可為其他構成。即，記憶胞陣列11之構成例如記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月19日提出申請之美國專利申請12/407,403號。又，記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月18日提出申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之於2010年3月25日提出申請之美國專利申請12/679,991號、及題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之於2009年3月23日提出申請之美國專利申請12/532,030號。該等專利申請係藉由參照而將其全部援用於本申請說明書中。
1.1.2記憶胞陣列11之剖面構造  接下來，對記憶胞陣列11中之記憶胞電晶體之剖面構造進行說明。圖3係第1實施形態中之記憶胞陣列11內之記憶胞電晶體之剖視圖。於包括圖3在內之以後之圖中，將與半導體基板30面平行且相互正交之2個方向設為X方向與Y方向，將與包含該等X方向及Y方向之面(XY面)正交之方向設為Z方向(積層方向)。再者，於圖3中省略導電層間之層間絕緣膜。
如圖3所示，記憶胞陣列11包含半導體基板30、導電層31～34、記憶柱MP、及接觸插塞CP1。於半導體基板30之上方設置有導電層31。導電層31形成為與XY面平行之平板狀，作為源極線SL發揮功能。再者，半導體基板30之主面與XY面對應。導電層31例如包含摻雜有雜質之多晶矽。
於導電層31上沿Y方向排列有沿著XZ面之複數個狹縫SLT。導電層31上且相鄰之狹縫SLT間之構造體(或積層體)例如與1個串單元SU對應。
於導電層31上且相鄰之狹縫SLT間自下層起依序設置有導電層32、複數個導電層33、導電層34、及導電層35。該等導電層中之於Z方向上相鄰之導電層介隔層間絕緣膜而積層。導電層32～34形成為分別與XY面平行之平板狀。導電層32作為選擇閘極線SGS發揮功能。複數個導電層33自下層起依序分別作為虛設字元線WLDS0、WLDS1、字元線WL0～WL7、虛設字元線WLDD0、WLDD1發揮功能。導電層34作為選擇閘極線SGD發揮功能。導電層32～34例如包含鎢(W)。
複數個記憶柱MP例如於X方向及Y方向上排列成錯位狀。複數個記憶柱MP分別於狹縫SLT間之積層體內沿Z方向延伸(或貫通)。各記憶柱MP以自導電層34之上表面到達導電層31之上表面之方式通過導電層34、33、32而設置。各記憶柱MP作為1個NAND串NS發揮功能。
記憶柱MP例如具有阻擋絕緣層40、電荷儲存層41、隧道絕緣層(亦稱為隧道絕緣膜)42、及半導體層43。具體而言，於用以形成記憶柱MP之記憶孔之內壁設置有阻擋絕緣層40。於阻擋絕緣層40之內壁設置有電荷儲存層41。於電荷儲存層41之內壁設置有隧道絕緣層42。進而，於隧道絕緣層42之內側設置有半導體層43。再者，記憶柱MP亦可設為於半導體層43之內部設置有核心絕緣層之構造。
於此種記憶柱MP之構成中，記憶柱MP與導電層32交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電層33交叉之部分分別作為虛設記憶胞電晶體MTDS0、MTDS1、記憶胞電晶體MT0～MT7、虛設記憶胞電晶體MTDD1、MTDD0發揮功能。進而，記憶柱MP與導電層34交叉之部分作為選擇電晶體ST1發揮功能。
半導體層43作為虛設記憶胞電晶體MTDS、MTDD、記憶胞電晶體MT、及選擇電晶體ST1、ST2之通道層發揮功能。於半導體層43之內部形成有NAND串NS之電流路徑。
電荷儲存層41於記憶胞電晶體MT中具有儲存自半導體層43注入之電荷之功能。電荷儲存層41例如包含氮化矽膜。
隧道絕緣層42於自半導體層43向電荷儲存層41注入電荷時，或者於儲存在電荷儲存層41之電荷向半導體層43擴散時，作為電位障壁發揮功能。隧道絕緣層42例如包含氧化矽膜。
區塊絕緣膜40防止儲存於電荷儲存層41之電荷嚮導電層33(字元線WL)擴散。阻擋絕緣層40例如包含氧化矽層及氮化矽層。
於記憶柱MP之上表面之上方介隔層間絕緣膜而設置有導電層35。導電層35係沿Y方向延伸之線狀配線層，作為位元線BL發揮功能。複數個導電層35沿X方向排列，導電層35與對應於每個串單元SU之1個記憶柱MP電性連接。具體而言，於各串單元SU中，於各記憶柱MP內之半導體層43上設置有接觸插塞CP1，於接觸插塞CP1上設置有1個導電層35。導電層35例如包含鋁(Al)或鎢(W)。接觸插塞CP1包含導電層，例如鎢(W)。
又，字元線WL、以及選擇閘極線SGD及SGS之條數分別根據記憶胞電晶體MT、以及選擇電晶體ST1及ST2之個數進行變更。選擇閘極線SGS亦可包含分別設置為複數層之複數個導電層。選擇閘極線SGD亦可包含分別設置為複數層之複數個導電層。
1.1.3記憶胞電晶體之閾值電壓分佈  接下來，對記憶胞電晶體MT可採取之閾值電壓分佈與資料進行說明。圖4係表示記憶胞電晶體MT可採取之閾值電壓分佈與資料之關係之圖。此處，作為記憶胞電晶體MT之記憶方式，示出應用於1個記憶胞電晶體MT可記憶3位元資料之TLC(Triple-Level Cell，三級單元)方式之例。再者，本實施形態亦可應用於使用在1個記憶胞電晶體MT可記憶1位元資料之SLC(Single-Level Cell，單級單元)方式、於1個記憶胞電晶體MT可記憶2位元資料之MLC(Multi-Level Cell，多級單元)方式、於1個記憶胞電晶體MT可記憶4位元資料之QLC(Quad-Level Cell，四級單元)方式等其他記憶方式之情況。
記憶胞電晶體MT可記憶之3位元資料由下位(lower)位元、中位(middle)位元、及上位(upper)位元規定。於記憶胞電晶體MT記憶3位元之情形時，記憶胞電晶體MT可採取與複數個閾值電壓對應之8種狀態(state)中任一狀態。將8種狀態自較低之狀態起依序稱為狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。屬於狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”之各者之複數個記憶胞電晶體MT形成如圖4所示之閾值電壓之分佈。
對狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”例如分別分配有資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。若設為下位位元“X”、中位位元“Y”、上位位元“Z”，則位元之排列為“Z、Y、X”。閾值電壓分佈與資料之分配可任意設定。
為了讀出記憶於讀出對象之記憶胞電晶體MT之資料，而判定記憶胞電晶體MT之閾值電壓所屬之狀態。為了判定狀態，使用讀出電壓AR、BR、CR、DR、ER、FR、GR。
狀態“Er”例如相當於將資料抹除之狀態(抹除狀態)。屬於狀態“Er”之記憶胞電晶體MT之閾值電壓具有較電壓AR低之值，例如負值。
狀態“A”～“G”相當於將電荷注入至電荷儲存層而對記憶胞電晶體MT寫入資料之狀態，屬於狀態“A”～“G”之記憶胞電晶體MT之閾值電壓例如具有正值。屬於狀態“A”之記憶胞電晶體MT之閾值電壓較讀出電壓AR高，且為讀出電壓BR以下。屬於狀態“B”之記憶胞電晶體MT之閾值電壓較讀出電壓BR高，且為讀出電壓CR以下。屬於狀態“C”之記憶胞電晶體MT之閾值電壓較讀出電壓CR高，且為讀出電壓DR以下。屬於狀態“D”之記憶胞電晶體MT之閾值電壓較讀出電壓DR高，且為讀出電壓ER以下。屬於狀態“E”之記憶胞電晶體MT之閾值電壓較讀出電壓ER高，且為讀出電壓FR以下。屬於狀態“F”之記憶胞電晶體MT之閾值電壓較讀出電壓FR高，且為讀出電壓GR以下。屬於狀態“G”之記憶胞電晶體MT之閾值電壓較讀出電壓GR高，且較電壓VREAD低。
電壓VREAD係對連接於非讀出對象之胞單元CU之記憶胞電晶體MT之字元線WL施加之電壓，較處於任一狀態之記憶胞電晶體MT之閾值電壓高。因此，對控制閘極施加電壓VREAD之記憶胞電晶體MT無關於所保持之資料，而為接通狀態。
又，對相鄰之閾值分佈之間分別設定寫入動作中所使用之驗證電壓。具體而言，與狀態“A”、“B”、“C”、“D”、“E”、“F”、“G”對應分別設定驗證電壓AV、BV、CV、DV、EV、FV、GV。例如，驗證電壓AV、BV、CV、DV、EV、FV、GV分別設定得較讀出電壓AR、BR、CR、DR、ER、FR、GR高若干。
如上，各記憶胞電晶體MT可設定為8種狀態中任一種，記憶3位元資料。又，寫入及讀出係以1個胞單元CU內之頁為單位而進行。於記憶胞電晶體MT記憶3位元資料之情形時，對1個胞單元CU內之3個頁分別分配下位位元、中位位元、及上位位元。於一次寫入動作中對下位位元、中位位元、及上位位元寫入或於一次讀出動作中讀出之頁，即胞單元CU所保持之下位位元之集合、中位位元之集合、及上位位元之集合分別被稱為下位(lower)頁、中位(middle)頁、及上位(upper)頁。
於應用如上所述之資料之分配之情形時，下位頁由使用讀出電壓AR、ER之讀出動作確定。中位頁由使用讀出電壓BR、DR、FR之讀出動作確定。上位頁由使用讀出電壓CR、GR之讀出動作確定。
1.1.4列解碼器模組19之構成  接下來，對圖1所示之列解碼器模組19之構成進行說明。圖5係第1實施形態中之列解碼器模組19之方塊圖。
列解碼器模組19具備複數個行解碼器RD0、RD1、RD2、…、RDm。行解碼器RD0～RDm與區塊BLK0～BLKm分別對應設置。以後，於記為行解碼器RD之情形時，表示行解碼器RD0～RDm之各者。
行解碼器RD具備區塊解碼器BD、及傳送開關群SW。傳送開關群SW具備n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體TT0、TT1、TT2、…、TT13、UDT0、UST。對電晶體TT0～TT13、UDT0、UST使用高耐壓電晶體。
對電晶體TT0～TT13之閘極輸入信號BLKSEL。電晶體TT2～TT9之汲極分別連接於信號線CG2～CG9，電晶體TT2～TT9之源極分別連接於字元線WL0～WL7。電晶體TT10、TT11之汲極分別連接於信號線CG10、CG11，電晶體TT10、TT11之源極分別連接於虛設字元線WLDD1、WLDD0。電晶體TT0、TT1之汲極分別連接於信號線CG0、CG1，電晶體TT0、TT1之源極分別連接於虛設字元線WLDS0、WLDS1。電晶體TT12、TT13之汲極分別連接於信號線SGDD0、SGSD，電晶體TT12、TT13之源極分別連接於選擇閘極線SGD0、SGS。
對電晶體UDT0、UST之閘極輸入信號RDECADn。電晶體UDT0之汲極連接於選擇閘極線SGD0，電晶體UDT0之源極連接於被施加接地電壓VSS之接地端子。電晶體UST之汲極連接於選擇閘極線SGS，其源極連接於被施加接地電壓VSS之接地端子。
區塊解碼器BD對自位址暫存器15B接收之區塊位址進行解碼。區塊解碼器BD基於區塊位址之解碼結果，於與區塊解碼器BD對應之區塊BLK為應選擇之區塊BLK之情形時，輸出高位準之信號BLKSEL、及低位準之信號RDECADn。
藉此，於與所選擇之區塊BLK對應之傳送開關群SW中，電晶體TT0～TT13成為接通狀態，電晶體UDT0、UST成為斷開狀態。藉此，字元線WL0～WL7分別連接於信號線CG2～CG9。虛設字元線WLDD0、WLDD1、WLDS0、WLDS1分別連接於信號線CG11、CG10、CG0、CG1。進而，選擇閘極線SGD0、SGS分別連接於信號線SGDD0、SGSD。
另一方面，區塊解碼器BD於對應之區塊BLK並非應選擇之區塊BLK之情形時，輸出低位準之信號BLKSEL、及高位準之信號RDECADn。
藉此，於與非選擇之區塊BLK對應之傳送開關群SW中，電晶體TT0～TT13成為斷開狀態，電晶體UDT0、UST成為接通狀態。藉此，字元線WL0～WL7分別與信號線CG2～CG9分離。虛設字元線WLDD0、WLDD1、WLDS0、WLDS1分別與信號線CG11、CG10、CG0、CG1分離。進而，選擇閘極線SGD0、SGS分別與信號線SGDD0、SGSD分離。
驅動器18按照自位址暫存器15B接收之位址，對信號線CG0～CG11、SGDD0及SGSD供給電壓。由驅動器18供給之電壓經由與所選擇之區塊BLK對應之傳送開關群SW內之電晶體TT0～TT13，傳送至所選擇之區塊BLK內之字元線WL、及選擇閘極線SGD0、SGS。
接下來，對行解碼器RD中所包含之區塊解碼器BD之構成之一例進行說明。圖6係圖5所示之區塊解碼器BD之電路圖。區塊解碼器BD具備NAND閘極ND、變流器INV、及位準偏移器LS。
自位址暫存器15B向NAND閘極ND之輸入端子輸入區塊位址BLKADD。區塊位址BLKADD中，如為應選擇之區塊，所有位元成為高位準，如為非選擇之區塊，至少1個位元成為低位準。NAND閘極ND輸出信號RDECADn。
變流器INV之輸入端子連接於NAND閘極ND之輸出端子。變流器INV輸出信號RDECAD。信號RDECAD輸入至位準偏移器LS。
對位準偏移器LS供給升壓電壓VPPH。位準偏移器LS以升壓電壓VPPH為目標電壓將信號RDECAD升壓。作為升壓之結果，位準偏移器LS輸出信號BLKSEL。
根據以上構成，區塊解碼器BD將具有互不相同之邏輯位準之信號BLKSEL、及信號RDECADn輸出至傳送開關群SW。
1.1.5感測放大器模組21之構成  接下來，對圖1所示之感測放大器模組21之構成進行說明。圖7係第1實施形態中之感測放大器模組21之方塊圖。
感測放大器模組21具備與位元線BL0～BLi對應之感測放大器單元SAU0～SAUi。以後，於記為感測放大器單元SAU之情形時，表示感測放大器單元SAU0～SAUi各者。感測放大器單元SAU具備感測放大器SA及資料鎖存電路ADL、BDL、CDL、SDL、TDL、XDL。感測放大器SA及資料鎖存電路ADL、BDL、CDL、SDL、TDL、XDL以能夠相互傳送資料之方式連接。
資料鎖存電路ADL、BDL、CDL、SDL、TDL暫時保持資料。寫入動作時，感測放大器SA根據資料鎖存電路SDL所保持之資料，控制位元線BL之電壓。資料鎖存電路TDL使用於感測放大器模組21內之資料運算。資料鎖存電路ADL、BDL、CDL於記憶胞電晶體MT保持2位元以上之資料之情形時，使用於多值動作。即，資料鎖存電路ADL用以保持下位頁之位元，資料鎖存電路BDL用以保持中位頁之位元，資料鎖存電路CDL用以保持上位頁之位元。感測放大器單元SAU所具備之資料鎖存電路之數量可根據1個記憶胞電晶體MT所保持之位元數而任意設定。
資料鎖存電路XDL暫時保持資料。資料鎖存電路XDL連接於輸入輸出電路12。資料鎖存電路XDL暫時保持自輸入輸出電路12傳送之寫入資料，又，暫時保持自資料鎖存電路SDL等傳送之讀出資料。更具體而言，輸入輸出電路12與感測放大器模組21之間之資料傳送係經由1頁之資料鎖存電路XDL進行。輸入輸出電路12所接收之寫入資料經由資料鎖存電路XDL被傳送至資料鎖存電路ADL、BDL、CDL中任一者。由感測放大器SA讀出之讀出資料經由資料鎖存電路XDL被傳送至輸入輸出電路12。將資料鎖存電路XDL之組亦稱為資料快取記憶體。
感測放大器SA於讀出動作時，感測讀出至對應之位元線BL之資料，並判定是資料“0”與資料“1”中之何者。又，感測放大器SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
接下來，對感測放大器模組21中所包含之感測放大器單元SAU之具體構成例進行說明。圖8係感測放大器模組21內之感測放大器單元SAU之電路圖。對感測放大器單元SAU供給之複數個信號由定序器16控制。
首先，對感測放大器SA之電路構成進行說明。感測放大器SA例如具備p通道MOS電晶體TR1、n通道MOS電晶體TR2～TR9、及電容器CAP。
電晶體TR1之源極連接於被供給感測放大器用之電源電壓VDDSA之電源端子，其汲極連接於電晶體TR2之汲極，其閘極連接於資料鎖存電路SDL內之節點INV_S。電晶體TR2之源極連接於節點COM，對其閘極輸入信號BLX。
電晶體TR3之汲極連接於節點COM，對其閘極輸入信號BLC。電晶體TR4之汲極連接於電晶體TR3之源極，其源極連接於對應之位元線BL，對其閘極輸入信號BLS。電晶體TR4為高耐壓之MOS電晶體。
電晶體TR5之汲極連接於節點COM，其源極連接於節點SRC，其閘極連接於節點INV_S。對節點SRC例如供給接地電壓VSS。電晶體TR6之汲極連接於節點SEN，其源極連接於節點COM，對其閘極輸入信號XXL。電晶體TR7之汲極連接於電晶體TR1之汲極，其源極連接於節點SEN，對其閘極輸入信號HLL。
電晶體TR8之源極連接於被供給接地電壓VSS之接地端子，其閘極連接於節點SEN。電晶體TR9之源極連接於電晶體TR8之汲極，電晶體TR9之汲極連接於匯流排LBUS，對其閘極輸入信號STB。信號STB對判定讀出至位元線BL之資料之時點進行控制。
電容器CAP之一電極連接於節點SEN，對電容器CAP之另一電極輸入時鐘信號CLK。
接下來，對資料鎖存電路SDL之電路構成進行說明。資料鎖存電路SDL具備變流器IN1、IN2、及n通道MOS電晶體TR10、TR11。
變流器IN1之輸入端子連接於節點LAT_S，其輸出端子連接於節點INV_S。變流器IN2之輸入端子連接於節點INV_S，其輸出端子連接於節點LAT_S。電晶體TR10之一端連接於節點INV_S，其另一端連接於匯流排LBUS，對其閘極輸入信號STI。電晶體TR11之一端連接於節點LAT_S，其另一端連接於匯流排LBUS，對其閘極輸入信號STL。例如，保持於節點LAT_S之資料相當於保持於資料鎖存電路SDL之資料，保持於節點INV_S之資料相當於保持於節點LAT_S之資料之反轉資料。資料鎖存電路ADL、BDL、CDL、TDL、XDL之電路構成與資料鎖存電路SDL之電路構成相同，因此省略說明。
1.2第1實施形態之寫入動作  接下來，對第1實施形態之NAND型快閃記憶體10中之寫入動作進行說明。圖9係表示NAND型快閃記憶體10中之寫入動作之流程圖。寫入動作係以1個字元線WL為單位執行。如圖9所示，對字元線WL0～WL7之寫入順序例如為，對連接於字元線WL0之複數個記憶胞電晶體MT進行寫入(步驟S0)，接著，對連接於字元線WL1、WL2、以及依序連接至字元線WL7(步驟S1～S7)為止之各個字元線之記憶胞電晶體MT進行寫入。以下，對寫入中之寫入對象為字元線WLn之情況進行敍述。
首先，利用圖10對寫入時對選擇閘極線SGD、SGS、字元線WL、及位元線BL施加之電壓及其施加時點進行說明。圖10係對字元線WLn寫入時施加於選擇閘極線SGD、SGS、字元線WL、及位元線BL之電壓之時序圖。
於時刻t0，感測放大器模組21對非選擇(或禁止寫入)之位元線BL施加電壓VDDSA。又，感測放大器模組21對所選擇之位元線BL供給電壓VSS。電壓VDDSA於對所選擇之選擇閘極線SGD施加電壓VSGD時，為選擇電晶體ST1成為斷開狀態之電壓。電壓VSS為NAND型快閃記憶體10中之接地電壓(例如0 V)。
接下來，於時刻t1，列解碼器模組19對所選擇之選擇閘極線SGD施加電壓VSGD。又，對非選擇之選擇閘極線SGD供給電壓VSS。電壓VSGD係較電壓VSS高之電壓。感測放大器模組21維持對非選擇之位元線BL施加電壓VDDSA，又，維持對所選擇之位元線BL施加電壓VSS。
接下來，於時刻t2，列解碼器模組19對所選擇之字元線WLn、及非選擇之字元線WLn－3～WLn＋3施加以下電壓。對字元線WLn－3及WLn－2施加電壓VPASS1，對字元線WLn－1施加電壓VPASS4。對字元線WLn＋1及WLn＋2施加電壓VPASS3，對字元線WLn＋3施加電壓VPASS2。進而，對字元線WLn例如施加電壓VPASS3。再者，對字元線WLn施加之電壓亦可為電壓VPASS1～VPASS4中任一電壓，此處，施加與字元線WLn相鄰之字元線WLn＋1或WLn－1之電壓中較高之電壓。
再者，於在WLn－3與選擇閘極線SGS之間存在另一WL之情形時，與WLn－3相同對該另一WL施加電壓VPASS1。又，於在WLn＋3與選擇閘極線SGD之間存在另一WL之情形時，與WLn＋3相同對該另一WL施加電壓VPASS2。
接下來，於時刻t3，列解碼器模組19對所選擇之字元線WLn施加寫入電壓VPGM。其他非選擇之各字元線WL、各選擇閘極線SGD、及各位元線BL之電壓維持於時刻t2被施加之電壓。寫入電壓VPGM係用以向寫入對象之記憶胞電晶體MT之電荷儲存層注入電子之電壓。寫入電壓VPGM較電壓VPASS1～VPASS4中任一電壓高。
藉由施加該寫入電壓VPGM，將電子注入至與所選擇之字元線WLn連接之寫入對象之記憶胞電晶體MT之電荷儲存層而進行寫入。又，於所選擇之字元線WLn之非寫入對象之記憶胞電晶體MT中，將記憶胞電晶體之通道電位升壓，即，通道電位上升，基本上不向電荷儲存層注入電荷。
接下來，於時刻t4，列解碼器模組19將對所選擇之字元線WLn施加之電壓自寫入電壓VPGM變更為於時刻t2被施加之電壓(於本實施形態中為電壓VPASS3)。其他非選擇之各字元線WL、各選擇閘極線SGD、及各位元線BL之電壓維持於時刻t2被施加之電壓。
接下來，於時刻t5，列解碼器模組19對所選擇之字元線WLn施加電壓VSS。對其他非選擇之各字元線WL、各選擇閘極線SGD、及各位元線BL亦施加電壓VSS。其後，於時刻t6，字元線WL、選擇閘極線SGD、及各位元線BL之電壓成為電壓VSS。
圖11係表示字元線WLn－3～WLn＋3之剖面、及對字元線WLn寫入時(時刻t3～t4)施加於字元線WLn－3～WLn＋3之電壓之圖。
如上所述，於對字元線WLn之寫入中，對所選擇之字元線WLn施加寫入電壓VPGM(例如14～20 V)。對非選擇之字元線WLn＋1、WLn＋2施加電壓VPASS3(例如8 V)，對非選擇之字元線WLn－1施加電壓VPASS4(例如6 V)。進而，對非選擇之字元線WLn－3及WLn－2施加電壓VPASS1(例如4～10 V)，對非選擇之字元線WLn＋3施加電壓VPASS2(例如5～10 V)。以後，將如此於對所選擇之字元線WLn施加寫入電壓VPGM時，對非選擇之字元線WLn＋1、WLn＋2施加電壓VPASS3，對非選擇之字元線WLn－1施加與電壓VPASS3不同之電壓VPASS4之寫入稱為非對稱寫入。
圖11所示之寫入電壓VPGM及電壓VPASS1以及VPASS2根據應對記憶胞電晶體MT寫入之閾值電壓而不同，即，根據使記憶胞電晶體MT保持A～G狀態中哪一狀態而不同。
圖12～圖18係表示於寫入動作中之A～G狀態各自之寫入中對字元線WLn－3～WLn＋3施加之電壓之圖。
如圖12所示，在對連接於字元線WLn之記憶胞電晶體MT寫入A狀態之情形時，列解碼器模組19對字元線WLn施加例如14 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如4 V作為電壓VPASS1，對字元線WLn＋3施加例如5 V作為電壓VPASS2。
於寫入A狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如下。電壓VPASS3較寫入電壓VPGM低且較電壓VPASS4高。電壓VPASS4較電壓VPASS3低且較電壓VPASS1及VPASS2高。電壓VPASS2較電壓VPASS4低且較電壓VPASS1高。電壓VPASS1較電壓VPASS2低。
又，如圖13所示，於對字元線WLn之記憶胞電晶體MT寫入B狀態之情形時，列解碼器模組19對字元線WLn施加例如15 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如5 V作為電壓VPASS1，對字元線WLn＋3施加例如6 V作為電壓VPASS2。
於寫入B狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如圖13所示。
又，如圖14所示，於對字元線WLn之記憶胞電晶體MT寫入C狀態之情形時，列解碼器模組19對字元線WLn施加例如16 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如6 V作為電壓VPASS1，對字元線WLn＋3施加例如7 V作為電壓VPASS2。
於寫入C狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如圖14所示。
又，如圖15所示，於對字元線WLn之記憶胞電晶體MT寫入D狀態之情形時，列解碼器模組19對字元線WLn施加例如17 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如7 V作為電壓VPASS1，對字元線WLn＋3施加例如8 V作為電壓VPASS2。
於寫入D狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如下。電壓VPASS3較寫入電壓VPGM低且較電壓VPASS4高，與電壓VPASS2大致相同。電壓VPASS4較電壓VPASS3、VPASS2及VPASS1低。電壓VPASS2與電壓VPASS3大致相同且較電壓VPASS4及VPASS1高。電壓VPASS1較電壓VPASS3及VPASS2低且較電壓VPASS4高。
又，如圖16所示，於對字元線WLn之記憶胞電晶體MT寫入E狀態之情形時，列解碼器模組19對字元線WLn施加例如18 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如8 V作為電壓VPASS1，對字元線WLn＋3施加例如9 V作為電壓VPASS2。
於寫入E狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如下。電壓VPASS3較寫入電壓VPGM低且較電壓VPASS4高。電壓VPASS4較電壓VPASS3、VPASS2及VPASS1低。電壓VPASS2較電壓VPASS3、電壓VPASS4及VPASS1高。電壓VPASS1較VPASS2低且較電壓VPASS4高。
又，如圖17所示，於對字元線WLn之記憶胞電晶體MT寫入F狀態之情形時，列解碼器模組19對字元線WLn施加例如19 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如9 V作為電壓VPASS1，對字元線WLn＋3施加例如10 V作為電壓VPASS2。
於寫入F狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如圖17所示。
又，如圖18所示，於對字元線WLn之記憶胞電晶體MT寫入G狀態之情形時，列解碼器模組19對字元線WLn施加例如20 V作為寫入電壓VPGM，對字元線WLn＋1及WLn＋2施加例如8 V作為電壓VPASS3，對字元線WLn－1施加例如6 V作為電壓VPASS4。進而，列解碼器模組19對字元線WLn－3及WLn－2施加例如10 V作為電壓VPASS1，對字元線WLn＋3施加例如11 V電壓VPASS2。
於寫入G狀態之情形時，例如電壓VPASS1～VPASS4之大小關係如下。電壓VPASS3較寫入電壓VPGM低且較電壓VPASS4高。電壓VPASS4較電壓VPASS3、VPASS2及VPASS1低。電壓VPASS2較電壓VPASS3、電壓VPASS4及VPASS1高。電壓VPASS1較VPASS2低且較電壓VPASS3及電壓VPASS4高。
再者，於上述寫入動作中，對2條字元線WLn＋1及WLn＋2施加電壓VPASS3，但不應限於此，亦可對3條字元線WLn＋1～WLn＋3、或4條以上之字元線施加電壓VPASS3。
接下來，利用圖19對於對字元線WL0～WL7之寫入中施加於字元線WL0～WL7、虛設字元線WLDS0、WLDS1、WLDD0、WLDD1、及選擇閘極線SGD、SGS之電壓進行說明。
圖19係表示於寫入動作中對字元線WL0～WL7、虛設字元線WLDS0、WLDS1、WLDD0、WLDD1、及選擇閘極線SGD、SGS施加之電壓之圖。圖19表示對連接於字元線WL0～WL7之各者之記憶胞電晶體MT寫入A狀態之情況。
於對所選擇之字元線WL0之寫入中，對字元線WL0施加寫入電壓VPGM(例如14 V)。對字元線WL1、WL2分別施加電壓VPASS3(例如8 V)，對虛設字元線WLDS1施加電壓VPASS5(例如6 V)。
對虛設字元線WLDS0施加電壓VPASS4(例如6 V)。對字元線WL3～WL7分別施加電壓VPASS2(例如5 V)。對虛設字元線WLDD1施加電壓VPASS5(例如6 V)，對虛設字元線WLDD0施加電壓VPASS6(例如3.4 V)。進而，對選擇閘極線SGS施加電壓VSGS(例如0 V)，對選擇閘極線SGD施加電壓VSGD(例如3 V)。
於對上述字元線WL0之寫入中，相當於字元線WLn－1的是虛設字元線WLDS1，因此對虛設字元線WLDS1施加之電壓並非電壓VPASS4，而是施加電壓VPASS5。
又，於對所選擇之字元線WL1之寫入中，對字元線WL1施加寫入電壓VPGM(例如14 V)。對字元線WL2、WL3分別施加電壓VPASS3(例如8 V)，對字元線WL0施加電壓VPASS4(例如6 V)。
對虛設字元線WLDS1施加電壓VPASS5(例如6 V)，對虛設字元線WLDS0施加電壓VPASS4(例如6 V)。對字元線WL4～WL7分別施加電壓VPASS2(例如5 V)。對虛設字元線WLDD1施加電壓VPASS5(例如6 V)，對虛設字元線WLDD0施加電壓VPASS6(例如3.4 V)。進而，對選擇閘極線SGS施加電壓VSGS(例如0 V)，對選擇閘極線SGD施加電壓VSGD(例如3 V)。
於對所選擇之字元線WL2～WL5之寫入中所施加之電壓如圖19所示。
又，於對所選擇之字元線WL6之寫入中，對字元線WL6施加寫入電壓VPGM(例如14 V)。對字元線WL7施加電壓VPASS3(例如8 V)，對虛設字元線WLDD1施加電壓VPASS5(例如6 V)。對字元線WL5施加電壓VPASS4(例如6 V)。
對虛設字元線WLDD0施加電壓VPASS6(例如3.4 V)。對字元線WL0～WL4分別施加電壓VPASS1(例如4 V)。對虛設字元線WLDS1施加電壓VPASS5(例如6 V)，對虛設字元線WLDS0施加電壓VPASS6(例如3.4 V)。進而，對選擇閘極線SGS施加電壓VSGS(例如0 V)，對選擇閘極線SGD施加電壓VSGD(例如3.0 V)。
於對上述字元線WL6之寫入中，相當於字元線WLn＋2的是虛設字元線WLDD1，因此對虛設字元線WLDD1施加之電壓並非電壓VPASS3，而是施加電壓VPASS5。
又，於對所選擇之字元線WL7之寫入中，對字元線WL7施加寫入電壓VPGM(例如14 V)。對虛設字元線WLDD1施加電壓VPASS5(例如6 V)，對虛設字元線WLDD0施加電壓VPASS6(例如3.4 V)。對字元線WL6施加電壓VPASS4(例如6 V)。
對字元線WL0～WL5分別施加電壓VPASS1(例如4 V)。對虛設字元線WLDS1施加電壓VPASS5(例如6 V)，對虛設字元線WLDS0施加電壓VPASS6(例如3.4 V)。進而，對選擇閘極線SGS施加電壓VSGS(例如0 V)，對選擇閘極線SGD施加電壓VSGD(例如3.0 V)。
於對上述字元線WL7之寫入中，相當於字元線WLn＋1、WLn＋2的是虛設字元線WLDD1、WLDD0，因此對虛設字元線WLDD1、WLDD0施加之電壓並非電壓VPASS3，而是分別施加電壓VPASS5、VPASS6。
1.3第1變化例之寫入動作  接下來，對第1變化例之寫入動作進行說明。於圖9所示之第1實施形態之寫入動作中，對所有字元線WL0～WL7依序執行非對稱寫入，但於該第1變化例中，對最靠近源極線SL(或選擇閘極線SGS)之字元線WL0執行對稱寫入，對其他字元線WL1～WL7執行非對稱寫入。
如圖11及圖12所示，非對稱寫入係對靠近所選擇之字元線WLn之字元線WLn＋1、WLn＋2與字元線WLn－1施加不同電壓之寫入。對稱寫入係對靠近所選擇之字元線WLn之字元線WLn＋1與字元線WLn－1施加相同電壓之寫入。下文將對該對稱寫入之詳情進行敍述。
首先，利用圖20對第1變化例之寫入動作之流程進行說明。圖20係表示第1變化例中之寫入動作之流程圖。於第1變化例中，對字元線WL0執行對稱寫入(步驟S10)，接著對字元線WL1到字元線WL7依序執行非對稱寫入(步驟S11～S17)。
接下來，利用圖21對在第1變化例中對字元線WL0～WL7寫入時施加於字元線、虛設字元線、及選擇閘極線之電壓進行說明。圖21係表示於第1變化例中對字元線WL0～WL7、虛設字元線WLDS0、WLDS1、WLDD0、WLDD1、及選擇閘極線SGD、SGS施加之電壓之圖。圖21表示對連接於字元線WL0～WL7之各者之記憶胞電晶體MT寫入A狀態之情況。
於對所選擇之字元線WL0之寫入中執行對稱寫入。對字元線WL0施加寫入電壓VPGM(例如14 V)。對虛設字元線WLDS1及字元線WL1施加電壓VPASS7(例如10 V)。
對虛設字元線WLDS0施加電壓VPASS4(例如6 V)，對字元線WL2～WL7施加電壓VPASS2(例如5 V)。對虛設字元線WLDD1施加電壓VPASS5(例如6 V)，對虛設字元線WLDD0施加電壓VPASS6(例如3.4 V)。進而，對選擇閘極線SGS施加電壓VSGS(例如0 V)，對選擇閘極線SGD施加電壓VSGD(例如3.0 V)。
於對所選擇之字元線WL1～WL7之寫入中所施加之電壓與上述圖19所示之電壓相同。
接下來，利用圖22詳細敍述對字元線WL0執行之對稱寫入。圖22係表示對稱寫入中之A狀態之寫入時對字元線WL0～WLn＋3及虛設字元線WLDS0、WLDS1施加之電壓之圖。
於對稱寫入中，在對連接於字元線WL0之記憶胞電晶體MT寫入A狀態之情形時，對字元線WL0施加寫入電壓VPGM(例如14 V)。對與字元線WL0相鄰之虛設字元線WLDS1及字元線WLn＋1施加同一電壓VPASS7(例如8 V)。進而，對虛設字元線WLDS0施加電壓VPASS4(例如6 V)，對字元線WLn＋2及WLn＋3分別施加電壓VPASS2(例如5 V)。
第1變化例與第1實施形態之不同點於在：對所選擇之字元線WL0之寫入為對稱寫入，而不是非對稱寫入。
1.4第2變化例之寫入動作  接下來，對第2變化例之寫入動作進行說明。於第2變化例中，對最靠近源極線SL(或選擇閘極線SGS)之字元線WL0、及最靠近位元線BL(或選擇閘極線SGD)之字元線WL7執行對稱寫入，對其他字元線WL1～WL6執行非對稱寫入。
首先，利用圖23對第2變化例之寫入動作之流程進行說明。圖23係表示第2變化例中之寫入動作之流程圖。於第2變化例中，對字元線WL0執行對稱寫入(步驟S20)，接著對字元線WL1至字元線WL6依序執行非對稱寫入(步驟S21～S26)，進而對字元線WL7執行對稱寫入(步驟S27)。
接下來，利用圖24對在第2變化例中對字元線WL0～WL7之寫入時施加於字元線、虛設字元線、及選擇閘極線之電壓進行說明。圖24係表示於第2變化例中對字元線WL0～WL7、虛設字元線WLDS0、WLDS1、WLDD0、WLDD1、及選擇閘極線SGD、SGS施加之電壓之圖。圖24亦與圖21相同，表示對連接於字元線WL0～WL7之各者之記憶胞電晶體MT寫入A狀態之情況。
與第1變化例相同，於對所選擇之字元線WL0之寫入中，執行對稱寫入，於對所選擇之字元線WL1～WL6之寫入中，執行非對稱寫入。
於對所選擇之字元線WL7之寫入中，執行對稱寫入。對字元線WL7施加寫入電壓VPGM(例如14 V)。對字元線WL6及虛設字元線WLDD1施加電壓VPASS7(例如10 V)。
對字元線WL0～WL5施加電壓VPASS1(例如4 V)。對虛設字元線WLDS1施加電壓VPASS5(例如6 V)，對虛設字元線WLDS0施加電壓VPASS6(例如3.4 V)。對虛設字元線WLDD0施加電壓VPASS2(例如5 V)，進而，對選擇閘極線SGS施加電壓VSGS(例如0 V)，對選擇閘極線SGD施加電壓VSGD(例如3 V)。
第2變化例與第1實施形態之不同點於在：對所選擇之字元線WL0及WL7之寫入為對稱寫入，而不是非對稱寫入。
1.5第1實施形態之效果  根據第1實施形態、第1及第2變化例，可提供一種能夠提高寫入動作之可靠性之半導體記憶裝置。
以下，對與第1實施形態及其變化例相關之比較例1、2進行說明，接下來，對第1實施形態及其變化例中之效果進行說明。圖25表示於比較例1之寫入動作中對字元線WL施加之電壓，圖26表示於比較例2之寫入動作中對字元線WL施加之電壓。圖27表示第1實施形態及變化例、及比較例1、2中之記憶胞電晶體之閾值電壓分佈。
於比較例1中，如圖25所示，例如在對連接於字元線WLn之記憶胞電晶體寫入A狀態之動作中，對寫入對象之字元線WLn施加寫入電壓VPGM(例如14 V)。進而，對字元線WLn－1及WLn＋1施加10 V，對字元線WLn－3及WLn－2施加4 V，對字元線WLn＋2及WLn＋3施加5 V。於此種寫入動作中，因相鄰字元線干擾(neighboring word line interference)效應，而存在如圖27中虛線27a所示，記憶胞電晶體MT所具有之閾值電壓分佈之低谷擴大之情況。
於比較例2中，如圖26所示，例如於對字元線WLn之記憶胞電晶體寫入A狀態之動作中，對寫入對象之字元線WLn施加寫入電壓VPGM(例如14 V)。進而，對字元線WLn－1施加6 V，對字元線WLn＋1施加10 V，對字元線WLn－3及WLn－2施加4 V，對字元線WLn＋2及WLn＋3施加5 V。於此種寫入動作中，非寫入對象之記憶胞電晶體MT中之通道之升壓變差，即，藉由字元線電壓之升壓而上升之非寫入對象之記憶胞電晶體MT之通道電位下降。因此，存在如圖27中虛線27b所示，產生記憶胞電晶體所具有之Er狀態之閾值電壓分佈接近A狀態之閾值電壓分佈之現象(以下，Er狀態之閾值電壓分佈變差)的情況。
針對該等，於第1實施形態、第1及第2變化例中，於對字元線WLn之寫入中，對連接於寫入對象之記憶胞電晶體之字元線WLn施加寫入電壓VPGM(例如14 V)。進而，對字元線WLn－1施加電壓VPASS4，對字元線WLn＋1及WLn＋2施加較電壓VPASS4高之電壓VPASS3。
詳細而言，於比較例1、2中，對字元線WLn＋1施加10 V，但於第1實施形態、第1及第2變化例中，對2條字元線WLn＋1及WLn＋2施加低於比較例1、2中施加之10 V之電壓VPASS3(例如8 V)。如此，藉由對2條字元線WLn＋1及WLn＋2施加低於比較例1、2中施加之10 V之電壓VPASS3(8 V)，利用字元線WLn＋1及WLn＋2之電壓VPASS3之升壓使記憶胞電晶體MT之通道電位與比較例1、2相比更為上升。藉此，能夠如圖27中虛線27d所示，減少Er狀態之閾值電壓分佈變差。
又，於比較例1中，對字元線WLn－1施加10 V，但於第1實施形態、第1及第2變化例中，對字元線WLn－1施加低於比較例1中施加之10 V之電壓VPASS4(例如6 V)。如此，藉由對字元線WLn－1施加低於比較例1中施加之10 V之電壓VPASS4(6 V)，能夠如圖27中虛線27c所示，減少因相鄰字元線干擾效應而導致之記憶胞電晶體MT所具有之閾值電壓分佈之低谷擴大。
進而，於第1實施形態、第1及第2變化例中，僅使對字元線WLn－1、WLn＋1及WLn＋2施加之電壓VPASS4及VPASS3之電壓上升或下降，因此不會使寫入動作速度下降。
如上所述，於第1實施形態、第1及第2變化例中，能夠減少記憶胞電晶體MT所具有之閾值電壓分佈之低谷擴大，並且能夠抑制記憶胞電晶體MT所具有之Er狀態之閾值電壓分佈接近A狀態之閾值電壓分佈之現象。藉此，於第1實施形態中，能夠提高寫入動作之可靠性。
進而，於第1變化例中，對最靠近源極線SL之字元線WL進行對稱寫入，對其他字元線WL進行非對稱寫入。藉此，能夠於對字元線WL0之寫入中提高記憶胞電晶體MT之通道之升壓效率，能夠減少該寫入時所產生之寫入干擾。
於第2變化例中，對最靠近源極線SL之字元線WL0、及最靠近位元線BL之字元線WL7進行對稱寫入，對其他字元線WL進行非對稱寫入。藉此，能夠於對字元線WL0及WL7之寫入中提高記憶胞電晶體MT之通道之升壓效率，能夠減少該等寫入時所產生之寫入干擾。
2.第2實施形態  接下來，對第2實施形態之半導體記憶裝置進行說明。第2實施形態之半導體記憶裝置具有將積層有複數個字元線之積層體於基板上配置成上下2段之構造。其他構成與第1實施形態相同。於第2實施形態中，主要對與第1實施形態之不同點進行說明。
首先，利用圖28對第2實施形態中之記憶胞陣列11之記憶胞電晶體之剖面構造進行說明。圖28係記憶胞陣列11之記憶胞電晶體之剖視圖。於圖28中省略導電層間之層間絕緣膜。
記憶胞陣列11具備設置於半導體基板30上之下層積層體50、及設置於積層體50上之上層積層體51。積層體50具有複數個導電層32、33、及複數個下部記憶柱LMP。積層體51具有複數個導電層33、34、及複數個上部記憶柱UMP。於下部記憶柱LMP與上部記憶柱UMP之間設置有接合層52。接合層52將下部記憶柱LMP與上部記憶柱UMP51電性連接。接合層52例如包含半導體層。1個記憶柱MP具有下部記憶柱LMP、接合層52、及上部記憶柱UMP。
利用圖28詳細敍述，於半導體基板30之上方設置有導電層31。導電層31形成為與XY面平行之平板狀，作為源極線SL發揮功能。半導體基板30之主面與XY面對應。
於導電層31上沿Y方向排列有沿著XZ面之複數個狹縫SLT。導電層31上且相鄰之狹縫SLT間之積層體(或構造體)50、積層體51及接合層52之裝配例如與1個串單元SU對應。
於導電層31上且相鄰之狹縫SLT間自下層起依序設置有導電層32、複數個導電層33、接合層52、導電層34、及導電層35。該等導電層中之沿Z方向相鄰之導電層介隔層間絕緣膜而積層。導電層32～34形成為分別與XY面平行之平板狀。
導電層32作為選擇閘極線SGS發揮功能。複數個導電層33自下層起依序分別作為虛設字元線WLDS0、WLDS1、字元線WL0～WL7、虛設字元線WLDL、WLDU、字元線WL8～WL15、及虛設字元線WLDD1、WLDD0發揮功能。導電層34作為選擇閘極線SGD發揮功能。
複數個記憶柱MP例如於X方向及Y方向上排列成錯位狀。複數個記憶柱MP分別於狹縫SLT間之積層體50、51內沿Z方向延伸(或貫通)。各記憶柱MP以自導電層34之上表面到達導電層31之上表面之方式通過導電層34、33、32而設置。各記憶柱MP作為1個NAND串NS發揮功能。
記憶柱MP例如具有阻擋絕緣層40、電荷儲存層41、隧道絕緣層(亦稱為隧道絕緣膜)42、及半導體層43。具體而言，於用以形成記憶柱MP之記憶孔之內壁設置有阻擋絕緣層40。於阻擋絕緣層40之內壁設置有電荷儲存層41。於電荷儲存層41之內壁設置有隧道絕緣層42。進而，於隧道絕緣層42之內側設置有半導體層43。再者，記憶柱MP亦可設為於半導體層43之內部設置有核心絕緣層之構造。
於各記憶柱MP上設置有接觸插塞CP1。進而，於接觸插塞CP1上設置有導電層35。導電層35作為位元線BL發揮功能。導電層35經由接觸插塞CP1電性連接於記憶柱MP之半導體層43。
接下來，利用圖29及圖30對第2實施形態中之寫入動作之一例進行說明。圖29係表示對字元線WL7(WLn)寫入時施加於字元線WL5～WL11之電壓之圖。圖29表示對連接於字元線WL7之記憶胞電晶體MT寫入A狀態之情況。
於對字元線WL7(WLn)之寫入中，對所選擇之字元線WL7施加例如14 V作為寫入電壓VPGM。對虛設字元線WLDL(WLn＋1)及WLDU(WLn＋2)施加例如8 V作為電壓VPASS3，對非選擇之字元線WL6(WLn－1)施加例如6 V作為電壓VPASS4。對非選擇之字元線WL5(WLn－2)施加例如4 V作為電壓VPASS1，對非選擇之字元線WL8(WLn＋3)～WL11(WLn＋6)施加例如5 V作為電壓VPASS2。
於第2實施形態中，於字元線WL7與WL8之間設置有虛設字元線WLDL及WLDU。如此，於在字元線WL間具有虛設字元線之情形時，虛設字元線無須設定為寫入對稱之字元線WLn，但存在設為與寫入對稱之字元線WLn相鄰之字元線WLn＋1、WLn＋2或WLn－1，被施加電壓VPASS3或電壓VPASS4之情況。
於圖29所示之例中，虛設字元線WLDL及WLDU無須設定為寫入對稱之字元線WLn，即所選擇之字元線WLn。但是，虛設字元線WLDL及WLDU設定為與所選擇之字元線WLn相鄰之字元線WLn＋1及WLn＋2，被施加電壓VPASS3(例如8 V)。
圖30係表示對字元線WL8(WLn)寫入時施加於字元線WL5～WL11之電壓之圖。圖30亦與圖29相同，表示對連接於字元線WL8之記憶胞電晶體MT寫入A狀態之情況。
於對字元線WL8(WLn)之寫入中，對所選擇之字元線WL8施加例如14 V作為寫入電壓VPGM。對字元線WL9(WLn＋1)及WL10(WLn＋2)施加例如8 V作為電壓VPASS3，對虛設字元線WLDU(WLn－1)施加例如6 V作為電壓VPASS4。對虛設字元線WLDL(WLn－2)、非選擇之字元線WL7(WLn－3)～WL5(WLn－5)施加例如4 V作為電壓VPASS1，對非選擇之字元線WL11(WLn＋3)施加例如5 V作為電壓VPASS2。
於圖30所示之例中，虛設字元線WLDL及WLDU無須設定為寫入對稱之字元線WLn，即所選擇之字元線WLn。但是，虛設字元線WLDU設定為與所選擇之字元線WLn相鄰之字元線WLn－1，被施加電壓VPASS4(例如6 V)。
2.2第2實施形態之效果  根據第2實施形態，與第1實施形態及其變化例相同，可提供一種能夠提高寫入動作之可靠性之半導體記憶裝置。
進而，本說明書中揭示之寫入動作亦可應用於在積層有字元線WL之複數個積層體間設置有虛設字元線之情況。
3.其他變化例等  關於上述實施形態，作為半導體記憶裝置，以NAND型快閃記憶體為例而進行了說明，但並不限於NAND型快閃記憶體，亦可應用於其他所有半導體記憶體，還可應用於半導體記憶體以外之各種記憶裝置。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意圖限定發明之範圍。該等實施形態能以其他多種形態實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍中所記載之發明及其均等之範圍內。  [相關申請]
本申請享有以日本專利申請2019-168382號(申請日：2019年9月17日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10:NAND型快閃記憶體 11:記憶胞陣列 12:輸入輸出電路 13:邏輯控制電路 14:就緒/忙碌電路 15:暫存器群 15A:狀態暫存器 15B:位址暫存器 15C:指令暫存器 16:定序器(或控制電路) 17:電壓產生電路 18:驅動器 19:列解碼器模組 20:行解碼器 21:感測放大器模組 30:半導體基板 31:導電層 32:導電層 33:導電層 34:導電層 35:導電層 40:阻擋絕緣層 41:電荷儲存層 42:隧道絕緣層 43:半導體層 50:積層體 51:積層體 52:接合層 ADL:資料鎖存電路 BD:區塊解碼器 BDL:資料鎖存電路 BL:位元線 BL0～BLi:位元線 BLK:區塊 BLK0～BLKm:區塊 CAP:電容器 CDL:資料鎖存電路 CG0～CG11:信號線 COM:節點 CP1:接觸插塞 CU:胞單元 IN1:變流器 IN2:變流器 INV:變流器 INV_S:節點 LAT_S:節點 LBUS:匯流排 LMP:下部記憶柱 LS:位準偏移器 MP:記憶柱 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 MTDD0:虛設記憶胞電晶體 MTDD1:虛設記憶胞電晶體 MTDS0:虛設記憶胞電晶體 MTDS1:虛設記憶胞電晶體 NS:NAND串 ND:NAND閘極 RD0～RDm:行解碼器 SA:感測放大器 SAU:感測放大器單元 SAU0～SAUi:感測放大器單元 SDL:資料鎖存電路 SEN:節點 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGDD0:信號線 SGS:閘極線 SGSD:信號線 SL:源極線 SLT:狹縫 SRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 SU0～SU3:串單元 SW:傳送開關群 TDL:資料鎖存電路 TR1:電晶體 TR2:電晶體 TR3:電晶體 TR4:電晶體 TR5:電晶體 TR6:電晶體 TR7:電晶體 TR8:電晶體 TR9:電晶體 TR10:電晶體 TR11:電晶體 TT0～TT13:電晶體 UDT0:電晶體 UMP:上部記憶柱 UST:電晶體 WL:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WL6:字元線 WL7:字元線 WL8:字元線 WL9:字元線 WL10:字元線 WL11:字元線 WLDL:字元線 WLDU:字元線 WLn－3:字元線 WLn－2:字元線 WLn－1:字元線 WLn:字元線 WLn＋1:字元線 WLn＋2:字元線 WLn＋3:字元線 WLDD0:字元線 WLDD1:字元線 WLDS0:字元線 WLDS1:字元線 XDL:資料鎖存電路
圖1係表示第1實施形態之半導體記憶裝置之構成之方塊圖。 圖2係上述半導體記憶裝置中之記憶胞陣列之區塊之電路圖。 圖3係上述記憶胞陣列之記憶胞電晶體之剖視圖。 圖4係表示上述記憶胞電晶體可採取之閾值電壓分佈與資料之關係之圖。 圖5係上述半導體記憶裝置中之列解碼器模組之方塊圖。 圖6係上述列解碼器模組之區塊解碼器之電路圖。 圖7係上述半導體記憶裝置中之感測放大器模組之方塊圖。 圖8係上述感測放大器模組之感測放大器單元之電路圖。 圖9係表示第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖10係上述寫入動作時對選擇閘極線、字元線及位元線施加之電壓之時序圖。 圖11係表示上述字元線之剖面、及寫入動作時對字元線施加之電壓之圖。 圖12係表示於上述寫入動作時之A狀態之寫入中對字元線施加之電壓之圖。 圖13係表示於上述寫入動作時之B狀態之寫入中對字元線施加之電壓之圖。 圖14係表示於上述寫入動作時之C狀態之寫入中對字元線施加之電壓之圖。 圖15係表示於上述寫入動作時之D狀態之寫入中對字元線施加之電壓之圖。 圖16係表示於上述寫入動作時之E狀態之寫入中對字元線施加之電壓之圖。 圖17係表示於上述寫入動作時之F狀態之寫入中對字元線施加之電壓之圖。 圖18係表示於上述寫入動作時之G狀態之寫入中對字元線施加之電壓之圖。 圖19係表示上述寫入動作時對字元線、虛設字元線及選擇閘極線施加之電壓之圖。 圖20係表示第1實施形態之第1變化例中之寫入動作之流程圖。 圖21係表示第1變化例之寫入動作時對字元線、虛設字元線及選擇閘極線施加之電壓之圖。 圖22係表示於對稱寫入中對字元線及虛設字元線施加之電壓之圖。 圖23係表示第1實施形態之第2變化例中之寫入動作之流程圖。 圖24係表示第2變化例之寫入動作時對字元線、虛設字元線及選擇閘極線施加之電壓之圖。 圖25係表示於比較例1之寫入動作中對字元線施加之電壓之圖。 圖26係表示於比較例2之寫入動作中對字元線施加之電壓之圖。 圖27係表示第1實施形態、變化例、及比較例中之記憶胞電晶體之閾值電壓分佈之圖。 圖28係第2實施形態中之記憶胞陣列之記憶胞電晶體之剖視圖。 圖29係表示第2實施形態中之字元線之剖面、及寫入動作時對字元線施加之電壓之圖。 圖30係表示第2實施形態中之字元線之剖面、及寫入動作時對字元線施加之電壓之圖。
WLn-3:字元線
WLn-2:字元線
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WLn+1:字元線
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Claims (7)

  1. 一種半導體記憶裝置，其具備：第1記憶胞，其設置於基板之上方；第1字元線，其電性連接於上述第1記憶胞；第2記憶胞，其設置於上述第1記憶胞之上方，與上述第1記憶胞串聯連接；第2字元線，其電性連接於上述第2記憶胞；第3記憶胞，其設置於上述第2記憶胞之上方，與上述第2記憶胞串聯連接；第3字元線，其電性連接於上述第3記憶胞；第4記憶胞，其設置於上述第3記憶胞之上方，與上述第3記憶胞串聯連接；第4字元線，其電性連接於上述第4記憶胞；及驅動器，其對上述第1、第2、第3、及第4字元線施加電壓；且上述驅動器於用以對上述第2記憶胞寫入資料之第1寫入動作中，對上述第2字元線施加第1寫入電壓，對上述第1字元線施加較上述第1寫入電壓低之第1電壓，對上述第3字元線及上述第4字元線施加較上述第1電壓高且較上述第1寫入電壓低之第2電壓。
  2. 如請求項1之半導體記憶裝置，其進而具備：第5記憶胞，其設置於上述第4記憶胞之上方，與上述第4記憶胞串聯連接；及 第5字元線，其電性連接於上述第5記憶胞；且上述驅動器於上述寫入動作中，對上述第5字元線施加上述第2電壓。
  3. 如請求項1之半導體記憶裝置，其中上述第1、第2、第3及第4字元線於上述基板之上方沿第1方向介隔層間絕緣膜而依序積層，且上述半導體記憶裝置具備沿上述第1方向貫穿上述第1、第2、第3及第4字元線之柱，上述柱與上述第1、第2、第3及第4字元線分別交叉之部分係分別作為上述第1、第2、第3及第4記憶胞而發揮功能。
  4. 如請求項1之半導體記憶裝置，其進而具備：源極線；及位元線，其設置於上述第4記憶胞之上方，且與上述第4記憶胞電性連接；且上述第1記憶胞係設置於上述源極線之上方，且與上述源極線電性連接。
  5. 如請求項1之半導體記憶裝置，其進而具備：第5記憶胞，其設置於上述基板與上述第1記憶胞之間，與上述第1記憶胞串聯連接；第5字元線，其電性連接於上述第5記憶胞； 第6記憶胞，其設置於上述第4記憶胞之上方，與上述第4記憶胞串聯連接；及第6字元線，其電性連接於上述第6記憶胞；且上述驅動器於上述寫入動作中，對上述第5字元線施加較上述第1電壓低之第3電壓，對上述第6字元線施加較上述第1電壓低且較上述第3電壓高之第4電壓。
  6. 如請求項1之半導體記憶裝置，其進而具備：第5記憶胞，其設置於上述基板與上述第1記憶胞之間，與上述第1記憶胞串聯連接；及第5字元線，其電性連接於上述第5記憶胞；且於上述驅動器對上述第2字元線施加上述第1寫入電壓之前進行之用以對上述第1記憶胞寫入資料之第2寫入動作中，上述驅動器對上述第1字元線施加第2寫入電壓，對上述第5字元線及上述第2字元線施加較上述第2電壓高之第5電壓。
  7. 如請求項6之半導體記憶裝置，其進而具備：第6記憶胞，其設置於上述第4記憶胞之上方，與上述第4記憶胞串聯連接；第6字元線，其電性連接於上述第6記憶胞；第7記憶胞，其設置於上述第6記憶胞之上方，與上述第6記憶胞串聯連接；第7字元線，其電性連接於上述第7記憶胞； 第8記憶胞，其設置於上述第7記憶胞之上方，與上述第7記憶胞串聯連接；及第8字元線，其電性連接於上述第8記憶胞；且於上述驅動器對上述第2字元線施加上述第1寫入電壓之後進行之用以對上述第7記憶胞寫入資料之第3寫入動作中，上述驅動器對上述第7字元線施加第3寫入電壓，對上述第6字元線及上述第8字元線施加上述第5電壓。
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