JPH09330597A

JPH09330597A - 半導体記憶装置

Info

Publication number: JPH09330597A
Application number: JP14589096A
Authority: JP
Inventors: Yasuhiro Kobayashi; 靖弘小林
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-06-07
Filing date: 1996-06-07
Publication date: 1997-12-22
Anticipated expiration: 2016-06-07
Also published as: JP3133675B2

Abstract

(57)【要約】【課題】多値データを記憶する半導体記憶装置の歩留
まりを向上させること。【解決手段】メモリセルに対して複数の書き込み状態
を設定して多値のデータを記憶させるフラッシュＥＥＰ
ＲＯＭにおいて、多値レベル切替回路２により、、書き
込み状態の設定レベルを変化させる。多値レベル切替回
路２は、ボンディング端子の切り替えによりＮＯＲゲー
ト３〜６入力する信号の状態を変化させる。制御コア回
路１４０は、ＮＯＲゲート３〜６からの信号の状態に応
じて、多値のレベルを変更する。こうすることにより、
例えば、１６値対応メモリセルとして不良品であったも
のを８値対応メモリセルとして再生できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、不揮発性半導体メモリ、特に、フラッ
シュＥＥＰＲＯＭ(Electrical Erasable and Programma
ble Read Only Memory)に関する。

【０００２】

【従来の技術】近年、ＦＲＡＭ(Ferro-electric Random
Access Memory)、ＥＰＲＯＭ(Erasable and Programma
ble Read Only Memory)、ＥＥＰＲＯＭなどの不揮発性
半導体メモリが注目されている。ＥＰＲＯＭやＥＥＰＲ
ＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無によ
るしきい値電圧の変化を制御ゲートによって検出するこ
とで、データの記憶を行わせるようになっている。

【０００３】また、ＥＥＰＲＯＭには、メモリチップ全
体でデータの消去を行うか、又は、メモリセルアレイを
任意のブロックに分けてその各ブロック単位でデータの
消去を行うフラッシュＥＥＰＲＯＭがある。フラッシュ
ＥＥＰＲＯＭを構成するメモリセルは、スプリットゲー
ト型とスタックトゲート型とに大きく分類される。

【０００４】１）スプリットゲート型メモリセルスプリットゲート型のフラッシュＥＥＰＲＯＭは、ＷＯ
９２／１８９８０（Ｇ１１Ｃ１３／００）に示されて
いる。図９に同公報に記載されているスプリットゲート
型メモリセル１０１の断面構造を示す。

【０００５】Ｐ型単結晶シリコン基板１０２上にＮ型の
ソースＳ及びドレインＤが形成されている。ソースＳと
ドレインＤに挟まれたチェネルＣＨ上に、第１の絶縁膜
１０３を介して浮遊ゲートＦＧが形成されている。浮遊
ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲート
ＣＧが形成されている。制御ゲートＣＧの一部は、第１
の絶縁膜１０３を介してチャネルＣＨ上に配置され、選
択ゲート１０５を構成している。

【０００６】図１０にスプリットゲート型メモリセル１
０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成
を示す。メモリセルアレイ１２２は、複数のメモリセル
１０１がマトリクス状に配置されて構成されている。行
（ロウ）方向に配列された各メモリセル１０１の制御ゲ
ートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続され
ている。列（カラム）方向に配列された各メモリセル１
０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬｚに
接続されている。全てのメモリセル１０１のソースＳは
共通ソース線ＳＬに接続されている。

【０００７】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレス及びカラムアドレスは、アドレスピン１２
５に入力される。そのロウアドレス及びカラムアドレス
は、アドレスピン１２５からアドレスバッファ１２６を
介してアドレスラッチ１２７へ転送される。アドレスラ
ッチ１２７でラッチされた各アドレスのうち、ロウアド
レスはロウデコーダへ転送され、カラムアドレスはカラ
ムデコーダ１２４へ転送される。

【０００８】ロウデコーダ１２３は、アドレスラッチ１
２７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍとゲート電圧制御回路１３４と
を接続する。カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。

【０００９】ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍの電位を、
図１１に示す各動作モードに対応して制御する。ドレイ
ン電圧制御回路１３３は、カラムデコーダ１２４を介し
て接続されたビット線ＢＬｍの電位を、図１１に示す動
作モードに対応して制御する。共通ソース線ＳＬはソー
ス電圧制御回路１３２に接続されている。ソース電圧制
御回路１３２は、共通ソース線ＳＬの電位を、図１１に
示す各動作モードに対応して制御する。

【００１０】外部から指定されたデータは、データピン
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。任意のメモリセル
１０１から読み出されたデータは、ビット線ＢＬａ〜Ｂ
Ｌｚからカラムデコーダ１２４を介してセンスアンプ群
１３０へ転送される。センスアンプ群１３０は、数個の
センスアンプ（図示略）から構成されている。カラムデ
コーダ１２４は、選択したビット線ＢＬｍと各センスア
ンプとを接続する。後記するように、センスアンプ群１
３０で判別されたデータは、出力バッファ１３１からデ
ータピン１２８を介して外部へ出力される。

【００１１】尚、上記した各回路（１２３，１２４，１
２６，１２７，１２９〜１３４）の動作は、制御コア回
路１４０によって制御される。次に、フラッシュＥＥＰ
ＲＯＭ１２１の各動作モード（消去モード、書き込みモ
ード、読み出しモード）について、図１１を参照して説
明する。（ａ）消去モード消去モードにおいて、共通ソース線ＳＬ及び全てのビッ
ト線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０Ｖ）
に保持される。選択されたワード線ＷＬｍには１４〜１
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。そのため、選択されたワード線ＷＬｍ
に接続されている各メモリセル１０１の制御ゲートＣＧ
は１４〜１５Ｖに持ち上げられる。

【００１２】ところで、ソースＳ及び基板１０２と浮遊
ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮遊
ゲートＦＧの間の静電容量とを比べると、前者の方が圧
倒的に大きい。そのため、制御ゲートＣＧが１４〜１５
Ｖ、ドレインが０Ｖの場合、制御ゲートＣＧと浮遊ゲー
トＦＧとの間に高電界が生じる。その結果、ファウラー
−ノルドハルム・トンネル電流(Fowler-Nordheim Tunne
l Current、以下、ＦＮトンネル電流という）が流れ、
浮遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜か
れて、メモリセル１０１に記憶されたデータの消去が行
われる。

【００１３】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００１４】（ｂ）書き込みモード書き込みモードにおいて、選択されたビット線ＢＬｍの
電位はグランドレベルに保持され、それ以外のビット線
（非選択のビット線）ＢＬａ〜ＢＬ１，ＢＬｎ〜ＢＬｚ
の電位は、選択されたワード線の電位（２Ｖ）以上に保
持される。選択されたメモリセル１０１の制御ゲートＣ
Ｇに接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。共通ソース線ＳＬには１２Ｖが供給される。

【００１５】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳ及びドレインＤによって構成さ
れるトランジスタのしきい値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。

【００１６】一方、ソースＳに１２Ｖが印加されるた
め、ソースＳと浮遊ゲートＦＧとの間の容量を介したカ
ップリングにより、浮遊ゲートＦＧの電位が持ち上げら
れる。そのため、チャネルＣＨと浮遊ゲートＦＧとの間
には高電界が生じる。従って、チャネルＣＨ中の電子は
加速されてホットエレクトロンとなり、図９の矢印Ａに
示すように、そのホットエレクトロンは浮遊ゲートＦＧ
へ注入される。その結果、選択されたメモリセル１０１
の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデー
タが書き込まれて記憶される。

【００１７】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。（ｃ）読み出しモード読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
４Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬ１，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。

【００１８】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。

【００１９】この各メモリセル１０１間のセル電流値Ｉ
ｄの大小をセンスアンプ群１３０内の各センスアンプで
判別することにより、メモリセル１０１に記憶されたデ
ータの値を読み出すことができる。例えば、消去状態の
メモリセル１０１のデータの値を「１」、書き込み状態
のメモリセル１０１のデータの値を「０」として読み出
しを行う。つまり、各メモリセル１０１に、消去状態の
データ値「１」と、書き込み状態のデータ値「０」の２
値を記憶させることができる。

【００２０】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。と
ころで、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭが、ＵＳＰ５０２９１３０
（Ｇ１１Ｃ１１／４０）に示されている。

【００２１】図１２に、同公報に記載されているスプリ
ットゲート型メモリセル１１０の断面構造を示す。図１
３に、スプリットゲート型メモリセル１１０を用いたフ
ラッシュＥＥＰＲＯＭ１１１の全体構成を示す。図１４
に、フラッシュＥＥＰＲＯＭ１１１の各動作モードにお
ける各部の電位を示す。スプリットゲート型メモリセル
１１０において、スプリットゲート型メモリセル１０１
と異なるのは、ソースＳ及びドレインＤの呼び方が逆に
なっている点だけである。つまり、メモリセル１１０の
ソースＳはメモリセル１０１においてはドレインＤと呼
ばれ、メモリセル１１０のドレインＤはメモリセル１０
１においてはソースＳと呼ばれる。

【００２２】フラッシュＥＥＰＲＯＭ１１１において、
フラッシュＥＥＰＲＯＭ１２１と異なるのは、共通ソー
ス線ＳＬが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線ＳＬの電位は
グランドレベルに保持される。また、書き込みモードに
おいて、選択されたメモリセル１１０のドレインＤに接
続されているビット線ＢＬｍには１２Ｖが供給され、そ
れ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬ
１，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされる。

【００２３】ところで、メモリセル１１０において、制
御ゲートＣＧとソースＳ及びドレインＤによって構成さ
れるトランジスタのしきい値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１１０では、ソース
Ｓ中の電子は反転状態のチャネルＣＨ中へ移動する。そ
のため、ドレインＤからソースＳへ電流（セル電流）が
流れる。

【００２４】一方、ドレインＤに１２Ｖが印加されるた
め、ドレインＤと浮遊ゲートＦＧとの間の容量を介した
カップリングにより、浮遊ゲートＦＧの電位が持ち上げ
られる。そのため、チャネルＣＨと浮遊ゲートＦＧとの
間には高電界が生じる。従って、チャネルＣＨ中の電子
は加速されてホットエレクトロンとなり、図１２の矢印
Ａに示すように、そのホットエレクトロンは浮遊ゲート
ＦＧへ注入される。その結果、選択されたメモリセル１
１０の浮遊ゲートＦＧには電荷が蓄積され、１ビットの
データが書き込まれて記憶される。

【００２５】尚、フラッシュＥＥＰＲＯＭ１２１におい
て、ソース電圧制御回路１３２をソース電流制御回路に
置き代える構成も提案されている。この場合は、ソース
電流制御回路によってセル電流値Ｉｄを一定値に制御す
ることで、共通ソース線ＳＬの電位を図１１に示す各動
作モードに対応して制御する。また、フラッシュＥＥＰ
ＲＯＭ１２１又はフラッシュＥＥＰＲＯＭ１１１におい
て、ドレイン電圧制御回路１３３をドレイン電流制御回
路に置き代える構成も提案されている。この場合は、ド
レイン電流制御回路によってセル電流値Ｉｄを一定値に
制御することで、ビット線ＢＬｍの電位を図１１又は図
１４に示す各動作モードに対応して制御する。

【００２６】また、フラッシュＥＥＰＲＯＭ１２１にお
いて、全てのメモリセル１０１のソースＳを共通ソース
線ＳＬに接続するのではなく、行方向に配列された各メ
モリセル１０１のソースＳだけを共通のソース線に接続
する構成も提案されている。この場合は、ソース線デコ
ーダを設け、カラムアドレスに対応した１本のソース線
を選択し、その選択したソース線とソース電圧制御回路
１３２とを接続するようにする。

【００２７】ところで、近年、フラッシュＥＥＰＲＯＭ
の集積度を向上させるため、メモリセルに消去状態を書
き込み状態の２値（＝１ビット）を記憶させるだけでな
く、３値以上を記憶させること（多値記憶動作）が求め
られている。図１５にスプリットゲート型メモリセル１
０１、１１１における浮遊ゲートＦＧの電位Ｖｆｇとセ
ル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆｇ
はソースＳに対する浮遊ゲートＦＧの電位である。

【００２８】読み出しモードにおいて、制御ゲートＣＧ
には一定電圧（＝４Ｖ）が印加されているため、制御ゲ
ートＣＧの直下のチャネルＣＨは定抵抗として機能す
る。よって、スプリットゲート型メモリセル１０１、１
１１は、浮遊ゲートＦＧとソースＳ及びドレインＤとか
ら構成されるトランジスタと、制御ゲートＣＧ直下のチ
ャネルＣＨからなる定抵抗とを直列接続したものとみな
すことができる。

【００２９】従って、浮遊ゲート電位Ｖｆｇが一定値
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、メモリセル１０１、１１１に
おいて、浮遊ゲートＦＧとソースＳ及びドレインＤによ
って構成されるトランジスタのしきい値電圧Ｖｔｈ（＝
０．５Ｖ）より浮遊ゲート電位Ｖｆｇが小さい領域で
は、セル電流値Ｉｄはゼロとなる。そして、浮遊ゲート
電位Ｖｆｇがしきい値電圧Ｖｔｈを越えると、セル電流
値Ｉｄは右肩上がりの特性を示す。また、浮遊ゲート電
位Ｖｆｇが３．５Ｖを越える領域では、制御ゲートＣＧ
の直下のチャネルＣＨからなる定抵抗の特性が支配的と
なり、セル電流値Ｉｄは飽和する。

【００３０】ところで、浮遊ゲート電位Ｖｆｇは、書き
込み動作において浮遊ゲートＦＧに蓄積された電荷によ
って生じる電位Ｖｆｇｗと、ドレインＤからのカップリ
ングによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ
＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位
Ｖｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆ
ｇｗによって一義的に決定される。また、書き込み動作
において、浮遊ゲートＦＧの電荷量は、その動作時間を
調整することによって制御することができる。

【００３１】従って、書き込み動作において、その動作
時間を調整して浮遊ゲートＦＧの電荷量を制御すること
で電位Ｖｆｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを
制御することができる。その結果、読み出し動作におけ
るセル電流値Ｉｄを任意に設定することができる。そこ
で、図１５に示すように、セル電流値Ｉｄが４０μＡ未
満の領域をデータ値「１１」、４０μＡ以上８０μＡ未
満の領域をデータ値「１０」、８０μＡ以上１２０μＡ
未満の領域をデータ値「０１」、１２０μＡ以上の領域
をデータ値「００」にそれぞれ対応づける。そして、書
き込み動作において、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，
Ｖｂ，Ｖｃ）が前記各セル電流値Ｉｄ（＝４０，８０，
１２０μＡ）に対応した値になるように動作時間を調整
する。

【００３２】つまり、消去状態にあるメモリセル１０
１、１１１の浮遊ゲートＦＧ中からは電子が引き抜かれ
ているため、データ値「００」を記憶しているのと同じ
状態になっている。このとき、浮遊ゲート電位Ｖｆｇは
電位Ｖｃ（＝２．５Ｖ）以上になっている。そして、書
き込み動作が行われ、浮遊ゲートＦＧに電荷が蓄積され
るにつれて、浮遊ゲート電位Ｖｆｇは低下していく。そ
のため、浮遊ゲート電位ＶｆｇがＶｂ（＝１．５Ｖ）以
上Ｖｃ（＝２．５Ｖ）未満になった時点で書き込み動作
を停止すれば、メモリセル１０１、１１１にデータ値
「０１」の入力データが書き込まれたことになる。ま
た、浮遊ゲート電位Ｖｆｇがしきい値電圧Ｖｔｈ（＝
０．５Ｖ）以上Ｖｂ未満になった時点で書き込み動作を
停止すれば、メモリセル１０１、１１１にデータ値「１
０」の入力データが書き込まれたことになる。また、浮
遊ゲート電位Ｖｆｇがしきい値電圧Ｖｔｈ未満になった
時点で書き込み動作を停止すれば、メモリセル１０１、
１１１にデータ値「１１」の入力データが書き込まれた
ことになる。

【００３３】このようにすれば、１個のメモリセル１０
１、１１１に４値（＝２ビット）のデータを記憶させる
ことができる。２）スタックトゲート型メモリセル図１６にスタックトゲート型メモリセル２０１の断面構
造を示す。Ｐ型単結晶シリコン基板２０２上にＮ型のソ
ースＳ及びドレインＤが形成されている。ソースＳとド
レインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜２
０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲ
ートＦＧ上に第２の絶縁膜２０４を介して制御ゲートＣ
Ｇが形成されている。浮遊ゲートＦＧと制御ゲートＣＧ
とは相互にずれることなく積み重ねられている。従っ
て、ソースＳ及びドレインＤは、各ゲートＦＧ、ＣＧ及
びチャネルＣＨに対して対称構造をとる。

【００３４】図１７にスタックトゲート型メモリセル２
０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構成
を示す。フラッシュＥＥＰＲＯＭ２２１において、図１
０に示したスプリットゲート型メモリセル１０１を用い
たフラッシュＥＥＰＲＯＭ１２１と異なるのは、以下の
点である。

【００３５】メモリセルアレイ１２２は、複数のメモ
リセル２０１がマトリクス状に配置されて構成されてい
る。列方向に配列された各メモリセル２０１のソースＳ
は、共通のビット線ＢＬａ〜ＢＬｚに接続されている。全てのメモリセル２０１のドレインＤは、共通ドレイ
ン線ＤＬに接続されている。共通ドレイン線ＤＬは共通
ドレイン線バイアス回路２２２に接続されている。共通
ドレイン線バイアス回路２２２は、後記するように、共
通ドレイン線ＤＬの電位を各動作モードに対応して制御
する。共通ドレイン線バイアス回路２２２の動作は制御
コア回路１４０によって制御される。

【００３６】ところで、本明細書において、スプリット
ゲート型メモリセル１０１及びスタックトゲート型メモ
リセル２０１におけるソースＳ及びドレインＤの呼称
は、読み出し動作を基本に決定し、読み出し動作におい
て電位の高い方をドレイン、電位の低い方をソースと呼
ぶことにする。そして、書き込み動作や消去動作におい
ても、ソースＳ及びドレインＤの呼称については読み出
し動作におけるそれと同じにする。

【００３７】次に、フラッシュＥＥＰＲＯＭ２２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図１８を参照して説明する。（ａ）消去モード消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態にされ、全てのワード線ＷＬｍの電位はグ
ランドレベルにされる。共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤに１２Ｖを印加する。

【００３８】その結果、ＦＮトンネル電流が流れ、浮遊
ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて、メ
モリセル２０１に記憶されたデータの消去が行われる。
この消去動作は、選択されたワード線ＷＬｍに接続され
ている全てのメモリセル２０１に対して行われる。尚、
複数のワード線ＷＬａ〜ＷＬｚを同時に選択することに
より、その各ワード線に接続されている全てのメモリセ
ル２０１に対して消去動作（ブロック消去）を行うこと
もできる。

【００３９】（ｂ）書き込みモード書き込みモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグラン
ドレベルにされる。選択されたメモリセル２０１のソー
スＳに接続されているビット線ＢＬｍには５Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬ１，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。共通ドレイン線バイアス回路２２２は、共通ドレイ
ン線ＤＬを介して、全てのメモリセル２０１のドレイン
Ｄをグランドレベルに保持する。

【００４０】すると、制御ゲートＣＧからのカップリン
グによって、浮遊ゲートＦＧの電位が持ち上げら、ソー
スＳの近傍で発生したホットエレクトロンが浮遊ゲート
ＦＧへ注入される。その結果、選択されたメモリセル２
０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットの
データが書き込まれて記憶される。（ｃ）読み出しモード読み出しモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。全てのビット線ＢＬａ〜ＢＬｍの電位
はグランドレベルにされる。共通ドレイン線バイアス回
路２２２は、共通ドレイン線ＤＬを介して、全てのメモ
リセル２０１のドレインＤに５Ｖを印加する。

【００４１】その結果、スプリットゲート型メモリセル
１０１の場合と同様に、ドレインＤからソースＳへ流れ
る電流（セル電流）は、消去状態のメモリセル２０１の
方が書き込み状態のメモリセル１０１よりも大きくな
る。従って、各メモリセル２０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。

【００４２】ところで、スタックトゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭにおいても多値
を記憶させる多値メモリが提案されている。図１９にス
タックトゲート型メモリセル２０１における浮遊ゲート
ＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す。尚、
浮遊ゲート電位ＶｆｇはソースＳに対する浮遊ゲートＦ
Ｇの電位である。

【００４３】スタックトゲート型メモリセル２０１で
は、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれる
ことなく積み重ねられているため、スプリットゲート型
メモリセル１０１のように制御ゲートＣＧの直下のチャ
ネルＣＨが定抵抗として機能せず、トランジスタの機能
だけをする。そのため、浮遊ゲート電位Ｖｆｇがメモリ
セル２０１のしきい値電圧Ｖｔｈ（＝１Ｖ）未満の領域
では、セル電流値Ｉｄはゼロとなる。そして、浮遊ゲー
ト電位Ｖｆｇがしきい値電圧Ｖｔｈを越えると、セル電
流値Ｉｄは浮遊ゲート電位Ｖｆｇに正比例する。

【００４４】従って、スタックトゲート型メモリセル２
０１でも、書き込み動作において、その動作時間を調整
して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆ
ｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御するこ
とができる。そこで、図１９に示すように、セル電流値
Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「０１」、１２
０μＡ以上１６０μＡ未満の領域をデータ値「００」に
それぞれ対応づける。そして、書き込み動作において、
浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ）が
前記各セル電流値Ｉｄ（＝４０，８０，１２０，１６０
μＡ）に対応した値になるように動作時間を調整する。
このようにすれば、１個のメモリセル１０１、２０１に
４値（＝２ビット）のデータを記憶させることができ
る。

【００４５】尚、フラッシュＥＥＰＲＯＭにおいて、多
値記憶動作を行わせるには、書き込み動作時にメモリセ
ル１０１、１１１、２０１の浮遊ゲート電位Ｖｆｇを精
密に制御することによって書き込み状態を正確に制御す
ることは必要不可欠である。すなわち、書き込み後のメ
モリセル１０１、２０１の浮遊ゲート電位Ｖｆｇを精度
良く所望の値に設定することが重要となる。その方法と
して、現在一般に用いられているのがベリファイ書き込
み方式である。

【００４６】ベリファイ書き込み方式では、メモリセル
１０１、、１１１、２０１に対して、まず、一定期間
（数百nsec〜数μsec）だけ書き込み動作を行い、次
に、検証のための読み出し動作（ベリファイ読み出し動
作）を行う。続いて、書き込み動作において書き込むべ
きデータ値と、読み出し動作において読み出されたデー
タ値（すなわち、書き込み動作において実際に書き込ま
れたデータ値）とを比較する（比較動作）。ここで、書
き込むべきデータ値と読み出されたデータ値とが一致し
ていなければ、再び一定時間だけ書き込み動作を行う。
このように、書き込むべきデータ値と読み出されたデー
タ値とが一致するまで、書き込み動作→ベリファイ読み
出し動作→比較動作のサイクルを繰り返し行う。

【００４７】このような多値記憶メモリ及びベリファイ
書き込み方式に関して、例えば、特開平４−５７２９４
号公報（Ｇ１１Ｃ１６／０４）に記載されている。

【００４８】

【発明が解決しようとする課題】上述したように、メモ
リセルに多値のデータを書き込むには、セル電流の領域
を多値のデータに対応づけ、セル電流に対応する浮遊ゲ
ートＦＧの電位を制御することにより行う。図５は４値
のＥＥＰＲＯＭに要求される書き込み時のセル電流の分
布を示したものであり、セル毎にセル電流にばらつきは
あるものの、セル毎のセル電流は、４値データに対応し
たセル電流の各領域内に収まることが必要となる。

【００４９】同様に、図６は８値のＥＥＰＲＯＭに要求
される書き込み時のセル電流の分布を、図７は１６値の
ＥＥＰＲＯＭに要求される書き込み時のセル電流の分布
を示している。このように、メモリセルに多値のデータ
を書き込むには、データの数が多くなるほど、セル電流
の領域を狭く設定する必要がある。

【００５０】ところが、多値記憶型メモリセルにあって
は、放置状態でのメモリセルのデータ保持特性、書き換
え時の非選択メモリセルのディスターブ耐性、選択メモ
リセルのエンデュランス特性などがばらつき、書き込み
を行ったメモリセルのデータが変動してしまい、この変
動が大きいとセル毎のセル電流のばらつきが大きくな
る。すると、例えば、図８に示すように、セル毎のセル
電流が、多値データに対応したセル電流の各領域内に収
まらなくなって、隣の領域とオーバーラップしてしま
い、読み出しが不可能になる問題がある。

【００５１】この問題は、多値のデータが多くなるに従
って、より深刻なものとなる。本発明は、半導体記憶装
置としての歩留まりを向上させることを目的とする。

【００５２】

【課題を解決するための手段】請求項１の半導体記憶装
置は、メモリセルに対して複数の書き込み状態を設定し
て多値のデータを記憶させるものであって、前記書き込
み状態の設定レベルを変化させる手段を設けたものであ
る。また、請求項２の半導体記憶装置は、設定レベルを
変化させる手段が、設定レベル切替回路とこの切替回路
からの出力に応じてメモリセルに対する書き込み状態を
変化させる制御回路とからなるものである。

【００５３】また、請求項３の半導体記憶装置は、設定
レベルを変化させる手段が、設定レベル切替回路からな
り、この切替回路からの出力に応じてメモリセルに対す
る書き込み状態を変化させるものである。また、請求項
４の半導体記憶装置は、設定レベル切替回路が、信号切
替回路とこの信号切替回路を通して入力される信号の状
態に応じた信号を出力する論理回路とからなるものであ
る。

【００５４】また、請求項５の半導体記憶装置は、信号
切替回路が、ボンディング端子の切り替えにより前記論
理回路に入力する信号の状態を変化させるものである。
また、請求項６の半導体記憶装置は、信号切替回路が、
ヒューズの切断状態により前記論理回路に入力する信号
の状態を変化させるものである。また、請求項７の半導
体記憶装置は、信号切替回路が、前記論理回路に入力す
る信号の状態が書き込み可能なメモリからなるものであ
る。

【００５５】また、請求項８の半導体記憶装置は、メモ
リセルのゲートの電位を複数に設定することにより書き
込み状態を変化させ、多値の各データに対応させたもの
である。また、請求項９の半導体記憶装置は、メモリセ
ルが、少なくともソース、ドレイン、浮遊ゲートを有
し、前記浮遊ゲートの電位を複数に設定することにより
書き込み状態を変化させ、多値の各データに対応させた
ものである。

【００５６】また、請求項１０の半導体記憶装置は、設
定レベルを変化させる手段により、メモリセルアレイを
構成する複数のメモリセルの設定レベルを一度に変化さ
せるものである。例えば、当初１６値のデータを記憶さ
せるメモリセルを設計したところ、メモリセルのデバイ
ス特性のばらつきにより１６値の読み書きに対応できな
いことが判明した場合、設定レベル切替回路により、設
定レベルを１６値から８値に切り替える。設定レベルが
８値になると、例えば、８値データに対応したセル電流
の各領域幅にも多少の余裕ができ、１６値におけるメモ
リセルのデバイス特性のばらつきを吸収することができ
る。

【００５７】こうすることにより、１６値対応メモリセ
ルとして不良品であったものを８値対応メモリセルとし
て再生できる。

【００５８】

【発明の実施の形態】

（第１実施形態）本発明を具体化した第１の実施形態を
図１及び図２に従って説明する。但し、従来技術と同様
の個所には同じ符号を用い、詳細な説明を省略する図１にフラッシュＥＥＰＲＯＭ１の全体構成を示す。
尚、本実施形態おいて、メモリセルの構造は、スプリッ
トゲート型及びスタックトゲート型のどちらでもよい。

【００５９】本実施形態において、図１０、図１３又は
図１７に示す従来のフラッシュＥＥＰＲＯＭの全体構成
図と異なるのは、制御コア回路１４０に信号を入力する
多値レベル切替回路２を設けた点である。図２はこの多
値レベル切替回路２の詳細構成を示したものである。１
６値、８値、４値、２値のそれぞれの出力に対応した信
号を出力する４個のＮＯＲゲート３〜６が設けられ、こ
れらのＮＯＲゲート３〜６には、切替回路７の２つの出
力端子８、９からの信号が直接又はインバータを介して
入力される。

【００６０】切替回路７は、電位ＶＤＤを持つ２つの接
点１０、１１と電位ＶＳＳを持つ２つの接点１２、１３
とを有し、これらの接点１０〜１３と前記２つの出力端
子８、９とを切替接続することにより、２つの出力端子
８、９から表１に示す通り、４種類の信号を出力する。
尚、以下の説明では、便宜上、電位ＶＤＤを「Ｈｉｇｈ
（Ｈ）」、電位ＶＳＳを「Ｌｏｗ（Ｌ）」とする。

【００６１】

【表１】

【００６２】前記切替回路７の各接点１０〜１３及び出
力端子８、９は、具体的にはボンディングパッドで構成
され、各パッド間を配線で接続することによって、接続
状態を切り替える。このように、ボンディングパッドに
よる切替方式は、組立途中にチップ毎に検査して切り替
えることはできないが、製品完成後、多数のチップを同
一の多値レベルに切り替える場合に適している。

【００６３】ＮＯＲゲート３の一方の入力部には、出力
端子８の信号がインバータ１４を介して入力され、他方
の入力部には、出力端子９の信号がインバータ１５を介
して入力される。ＮＯＲゲート４の一方の入力部には、
出力端子８の信号がインバータ１４を介して入力され、
他方の入力部には、出力端子９の信号が直接入力され
る。

【００６４】ＮＯＲゲート５の一方の入力部には、出力
端子８の信号が直接入力され、他方の入力部には、出力
端子９の信号がインバータ１５を介して入力される。Ｎ
ＯＲゲート６の一方の入力部には、出力端子８の信号が
直接入力され、他方の入力部には、出力端子９の信号が
直接入力される。斯かる構成において、前記切替回路７
の各接点の切替状態（パターンＡ〜Ｄ）に応じて、前記
各ＮＯＲゲート３〜６は、表２のような４種類の出力と
なり、制御コア回路１４０に入力される。

【００６５】

【表２】

【００６６】制御コア回路１４０は、多値レベル切替回
路２から入力される信号の状態に応じて、レベル数を切
り替える。具体的には、図１に示すフラッシュＥＥＰＲ
ＯＭ１が１６値に対応するように設計されていて、これ
を８値に切り替える場合、制御コア回路１４０は、１６
値に対応して設計されている各回路、すなわち、ロウデ
コーダ１２３、カラムデコーダ１２４、アドレスバッフ
ァ１２６、アドレスラッチ１２７、入力バッファ１２
９、センスアンプ群１３０、出力バッファ１３１、ソー
ス電圧制御回路１３２、ドレイン電圧制御回路１３３及
びゲート電圧制御回路１３４が８値のデータに対応して
作動するように制御する。

【００６７】例えば、書き込み、読み出し動作において
１６値を判定するために、それぞれ異なる閾値を持つ１
５個のセンスアンプが、前記センスアンプ群１３０内に
組み込まれているが、この内、８値を判定するための閾
値を持つセンスアンプのみを選択し、その他の閾値を持
つセンスアンプを非選択状態にする。また、ロウデコー
ダ１２３、カラムデコーダ１２４、アドレスバッファ１
２６及びアドレスラッチ１２７においては、アドレスピ
ンの内の１本を非選択状態にすることにより、アドレス
によるデコード数を１／２に減少させる。

【００６８】また、入力バッファ１２９及び出力バッフ
ァ１３１においては、データピン１２８の入出力の半数
を未使用状態にする。尚、８値から４値に切り替える場
合や４値から２値に切り替える場合も同様の制御を行
う。また、図１のカッコ内に記載したように、制御コア
回路１４０を介さずに、多値レベル切替回路２からの信
号が、直接ロウデコーダ１２３、カラムデコーダ１２
４、アドレスバッファ１２６、アドレスラッチ１２７、
入力バッファ１２９、センスアンプ群１３０、出力バッ
ファ１３１、ソース電圧制御回路１３２、ドレイン電圧
制御回路１３３及びゲート電圧制御回路１３４に入力さ
れるようにしておき、入力される信号の状態に応じたレ
ベル数に切り替わるように各回路が作動するように設計
しておいてもよい。各回路の具体的な動作は上記と同様
である。

【００６９】（第２実施形態）本発明を具体化した第２
の実施形態を図３に従って説明する。但し、本第２実施
形態において第１実施形態と異なるのは、切替回路の具
体的構成のみである。切替回路１６は、電位ＶＤＤに第
１のヒューズ１７を介して一方の出力端子８が接続さ
れ、電位ＶＳＳに第２のヒューズ１８を介して他方の出
力端子９が接続されている。そして、第１及び第２のヒ
ューズ１７、１８を適宜入切することにより、出力端子
８、９から表１に示す通り、４種類の信号を出力する。
このように多値レベルの切り替えをヒューズで行えるよ
うにすることで、組立途中のウェハ段階でチップ毎に検
査して切り替えることができ、チップ毎に異なるレベル
数に切り替えることも可能である。

【００７０】（第３実施形態）本発明を具体化した第３
の実施形態を図４に従って説明する。但し、本第３実施
形態において第１実施形態と異なるのは、切替回路の具
体的構成のみである。切替回路１９は、第１のＥＥＰＲ
ＯＭ２０に一方の出力端子８が接続され、第２のＥＥＰ
ＲＯＭ２１に他方の出力端子９が接続されている。そし
て、第１及び第２のＥＥＰＲＯＭ２０、２１に「１」か
「０」（ＨかＬ）の状態を書き込んでおくことにより、
表１のパターンＡ〜Ｄの状態を作り出す。

【００７１】第１及び第２のＥＥＰＲＯＭ２０、２１
は、チップに正常な電源電圧が投入されたことを示すＶ
ＤＤＯＫ信号を受けて活性化する。ＥＥＰＲＯＭである
ので、書き換えが可能で、組立途中のウェハ段階でチッ
プ毎に検査して切り替えることができ、チップ毎に異な
るレベル数に切り替えることも可能である。しかも、第
２実施形態のようなヒューズ方式に比べて、切り替え作
業も楽である。

【００７２】尚、ＥＥＰＲＯＭに代えてＥＰＲＯＭを用
いても構わない。要は、データ書き込みが可能なＲＯＭ
であればよい。以上の実施形態にあっては、多値レベル
を切り替える際、そのレベルよりも低いレベルに切り替
えることが主眼として説明されているが、これに限るも
のではなく、例えば、４値に設定していたものを、デバ
イス特性が良好なので８値に変更するというような制御
も可能である。

【００７３】また、最高１６値のメモリを想定している
が、もちろんそれ以上の多値メモリにも適用できる。

【００７４】

【発明の効果】本発明にあっては、デバイス特性の状況
に応じてメモリセルを良品化することができるので、多
値データを記憶する半導体記憶装置の歩留まりを向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るフラッシュＥＥＰＲＯ
Ｍのブロック回路図である。

【図２】本発明の第１実施形態に係る多値レベル切替回
路図である。

【図３】本発明の第２実施形態に係る多値レベル切替回
路図である。

【図４】本発明の第３実施形態に係る多値レベル切替回
路図である。

【図５】４値対応メモリのセル電流分布図である。

【図６】８値対応メモリのセル電流分布図である。

【図７】１６値対応メモリのセル電流分布図である。

【図８】従来の形態の問題点を説明するための８値対応
メモリのセル電流分布図である。

【図９】スプリットゲート型メモリセルの断面図であ
る。

【図１０】従来の形態のフラッシュＥＥＰＲＯＭのブロ
ック図である。

【図１１】従来の形態の説明図である。

【図１２】別のスプリットゲート型メモリセルの断面図
である。

【図１３】別の従来の形態のフラッシュＥＥＰＲＯＭの
ブロック図である。

【図１４】別の従来の形態の説明図である。

【図１５】スプリットゲート型メモリセルの特性図であ
る。

【図１６】スタックトゲート型メモリセルの断面図であ
る。

【図１７】従来の形態のフラッシュＥＥＰＲＯＭのブロ
ック図である。

【図１８】従来の形態の説明図である。

【図１９】スタックトゲート型メモリセルの特性図であ
る。

【符号の説明】

２多値レベル切替回路（設定レベル切替回路）３〜６ＮＯＲゲート（論理回路）７，１６，１９切替回路（信号切替回路）８，９出力端子（ボンディング端子）１０〜１３接点（ボンディング端子）１４，１５インバータ（論理回路）１７第１のヒューズ１８第２のヒューズ２０第１のＥＥＰＲＯＭ２１第２のＥＥＰＲＯＭ１４０制御コア回路（制御回路）

Claims

【特許請求の範囲】

【請求項１】メモリセルに対して複数の書き込み状態
を設定して多値のデータを記憶させるものであって、前
記書き込み状態の設定レベルを変化させる手段を設けた
ことを特徴とする半導体記憶装置。
【請求項２】前記設定レベルを変化させる手段は、設
定レベル切替回路とこの切替回路からの出力に応じてメ
モリセルに対する書き込み状態を変化させる制御回路と
からなることを特徴とした請求項１に記載の半導体記憶
装置。
【請求項３】前記設定レベルを変化させる手段は、設
定レベル切替回路からなり、この切替回路からの出力に
応じてメモリセルに対する書き込み状態を変化させるこ
とを特徴とした請求項１に記載の半導体記憶装置。
【請求項４】前記設定レベル切替回路は、信号切替回
路とこの信号切替回路を通して入力される信号の状態に
応じた信号を出力する論理回路とからなることを特徴と
した請求項２又は３に記載の半導体記憶装置。
【請求項５】前記信号切替回路は、ボンディング端子
の切り替えにより前記論理回路に入力する信号の状態を
変化させることを特徴とした請求項４に記載の半導体記
憶装置。
【請求項６】前記信号切替回路は、ヒューズの切断状
態により前記論理回路に入力する信号の状態を変化させ
ることを特徴とした請求項４に記載の半導体記憶装置。
【請求項７】前記信号切替回路は、前記論理回路に入
力する信号の状態が書き込み可能なメモリからなること
を特徴とした請求項４に記載の半導体記憶装置。
【請求項８】前記メモリセルのゲートの電位を複数に
設定することにより書き込み状態を変化させ、多値の各
データに対応させたことを特徴とする請求項１乃至７の
いずれか１項に記載の半導体記憶装置。
【請求項９】前記メモリセルは、少なくともソース、
ドレイン、浮遊ゲートを有し、前記浮遊ゲートの電位を
複数に設定することにより書き込み状態を変化させ、多
値の各データに対応させたことを特徴とする請求項８に
記載の半導体記憶装置。
【請求項１０】前記設定レベルを変化させる手段によ
り、メモリセルアレイを構成する複数のメモリセルの設
定レベルを一度に変化させることを特徴とした請求項１
乃至９のいずれか１項に記載の半導体記憶装置。