JP2018136735A - メモリ制御装置及びメモリ制御方法 - Google Patents
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Abstract
Description
図1は、本発明の実施の形態1に係るデータ記録再生装置の構成を示すブロック図である。データ記録再生装置12は、CPU(Central Processing Unit)3と、IC(Integrated Circuit)回路であるFPGA(Field Programmable Gate Array)8と、複数のNAND型フラッシュメモリ13とを備えている。FPGA8は、符号処理部9と、復号処理部5と、コマンド発行部6と、コマンド分配部17と、不良ブロックカウンタ15と、不良ブロックテーブル16とを備える。
図4、図5及び図6は、本実施の形態1に係るデータ記録再生装置12の動作を示すフローチャートである。データ記録再生装置12の動作は、図4に示す記録処理と、図5に示す再生処理と、図6に示す消去処理とを含む。
本実施の形態1に係るデータ記録再生装置12によれば、コマンド発行部6は、書き込み動作時または読み出し動作時ではなく消去動作時に代替処理を行う。これにより、書き込み動作時または読み出し動作時に画一的に代替処理が行われないので、代替領域がすぐに尽きてしまったり、代替処理によって記録速度が低下してしまうことを抑制したりすることができる。
図7は、本発明の実施の形態2に係るデータ記録再生装置の構成を示すブロック図である。以下、本実施の形態2で説明する構成要素のうち、実施の形態1と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。なお、便宜上、図7では一部の配線を省略している。
本実施の形態2に係るデータ記録再生装置12によれば、第1NAND型フラッシュメモリ13Aに対するコマンドが発行される時間と、第2NAND型フラッシュメモリ13Bに対するコマンドが発行される時間とが互いにずれている。このため、第1及び第2NAND型フラッシュメモリ13A,13Bの一方が動作実行中でアクセスできない時間に、他方にアクセスして他方を動作させることができる。これにより、各動作の高速化を実現することができる。
本発明の実施の形態3に係るデータ記録再生装置のブロック構成は、実施の形態1のブロック構成(図1)と同じである。以下、本実施の形態3で説明する構成要素のうち、実施の形態1と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図8は、本発明の実施の形態4に係るデータ記録再生装置の構成を示すブロック図である。以下、本実施の形態4で説明する構成要素のうち、実施の形態1と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図9は、本発明の実施の形態5に係るデータ記録再生装置の構成を示すブロック図である。以下、本実施の形態5で説明する構成要素のうち、実施の形態1と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図10は、本発明の実施の形態6に係るデータ記録再生装置の構成を示すブロック図である。以下、本実施の形態6で説明する構成要素のうち、実施の形態1と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図11は、本発明の実施の形態7に係るデータ記録再生装置の構成を示すブロック図である。以下、本実施の形態7で説明する構成要素のうち、実施の形態1と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
Claims (11)
- 人工衛星に搭載された複数のメモリを制御するメモリ制御装置であって、
前記人工衛星で扱われるデータを、当該データの誤り訂正符号によって符号化する符号処理部と、
前記符号処理部で符号化されたデータを前記複数のメモリのそれぞれに規定されたブロックに分散して書き込む書き込み動作、前記複数のメモリに書き込まれたデータを読み出す読み出し動作、前記複数のメモリの前記ブロックのうちの不良ブロックを検出する検出動作、及び、前記複数のメモリに書き込まれたデータを消去する消去動作、が可能なメモリ制御部と、
前記読み出し動作によって読み出されたデータを、対応する前記誤り訂正符号によって訂正して復号化する復号処理部と、
前記複数のメモリの前記ブロックと代替え可能な代替領域と
を備え、
前記メモリ制御部は、
前記書き込み動作時または前記読み出し動作時ではなく前記消去動作時に、前記不良ブロックとして検出された前記ブロックに代えて前記代替領域を用いる代替処理を行う、メモリ制御装置。 - 請求項1に記載のメモリ制御装置であって、
前記メモリ制御部は、
前記代替処理時に前記代替領域のデータを消去する、メモリ制御装置。 - 請求項1または請求項2に記載のメモリ制御装置であって、
前記検出動作によって前記不良ブロックが検出された検出回数を前記メモリごとにカウントするカウンタと、
前記検出回数と、前記不良ブロックに割り当てられたアドレスとを記録するテーブルと
をさらに備え、
前記検出回数が予め定められた閾値に達した場合に、前記メモリ制御部の前記代替処理を行わずに、前記複数のメモリのうち前記検出回数が前記閾値に達したメモリの使用を停止する、メモリ制御装置。 - 請求項1から請求項3のうちのいずれか1項に記載のメモリ制御装置であって、
前記人工衛星と通信する地上局が、前記人工衛星で扱われる前記データを受信した場合に、前記消去動作が行われる、メモリ制御装置。 - 請求項1から請求項4のうちのいずれか1項に記載のメモリ制御装置であって、
前記複数のメモリはラインごとに設けられ、
第1の前記ラインの前記複数のメモリに対するコマンドが発行される時間と、第2の前記ラインの前記複数のメモリに対するコマンドが発行される時間とが互いにずれている、メモリ制御装置。 - 請求項1から請求項5のうちのいずれか1項に記載のメモリ制御装置であって、
前記メモリは、NAND型フラッシュメモリを含む、メモリ制御装置。 - 請求項1から請求項6のうちのいずれか1項に記載のメモリ制御装置であって、
前記誤り訂正符号を用いた訂正は、3重多数決の訂正を含む、メモリ制御装置。 - 請求項1から請求項7のうちのいずれか1項に記載のメモリ制御装置であって、
前記符号処理部、前記メモリ制御部及び前記復号処理部は、CPU(Central Processing Unit)及びIC(Integrated Circuit)回路の少なくともいずれか1つによって実現される、メモリ制御装置。 - 請求項3に記載のメモリ制御装置であって、
前記メモリの使用の停止は、当該メモリへのライトイネーブル信号を停止することによって行われる、メモリ制御装置。 - 請求項1または請求項2に記載のメモリ制御装置であって、
前記検出動作によって前記不良ブロックが検出された検出回数を前記メモリごとにカウントするカウンタ、及び、前記検出回数と前記不良ブロックに割り当てられたアドレスとを記録するテーブル、の少なくともいずれか1つが、前記メモリ制御装置の外部装置に設けられ、
前記検出回数が予め定められた閾値に達した場合に、前記メモリ制御部の前記代替処理を行わずに、前記複数のメモリのうち前記検出回数が前記閾値に達したメモリの使用を停止する、メモリ制御装置。 - 人工衛星に搭載された複数のメモリを制御するメモリ制御方法であって、
前記人工衛星で扱われるデータを、当該データの誤り訂正符号によって符号化し、
符号化されたデータを、前記複数のメモリのそれぞれに規定されたブロックに分散して書き込み、
前記複数のメモリに書き込まれたデータを読み出し、
前記複数のメモリの前記ブロックのうちの不良ブロックを検出し、
読み出されたデータを対応する前記誤り訂正符号によって訂正して復号化し、
前記書き込み時または前記読み出し時ではなく、前記複数のメモリに書き込まれたデータを消去する時に、前記不良ブロックとして検出された前記ブロックに代えて代替領域を用いる代替処理を行う、メモリ制御方法。
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