JP2003058432A - メモリカード及びメモリコントローラ - Google Patents

メモリカード及びメモリコントローラ

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JP2003058432A JP2001241929A JP2001241929A JP2003058432A JP 2003058432 A JP2003058432 A JP 2003058432A JP 2001241929 A JP2001241929 A JP 2001241929A JP 2001241929 A JP2001241929 A JP 2001241929A JP 2003058432 A JP2003058432 A JP 2003058432A
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Takayuki Tamura
靖宏 中村
茂雅 塩田
啓之 後藤
洋文 渋谷
隆之 田村
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Hitachi Ltd
Hitachi Ulsi Systems Co Ltd
株式会社日立製作所
株式会社日立超エル・エス・アイ・システムズ
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    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk

Abstract

(57)【要約】 【課題】 ホスト装置がメモリカードの不揮発性メモリ
から記憶情報を読み出さなくても不揮発性メモリのデー
タ保持に対する信頼性を向上させる。 【解決手段】 メモリカードは、不揮発性メモリ(2)
と、前記不揮発性メモリの動作を制御するメモリコント
ローラ(4)とを有する。メモリコントローラは、所定
のプロトコルに従って外部とインタフェース可能であ
り、メモリコントローラは、外部からのアクセス要求に
従って記憶情報を外部に読み出すのとは別に、定期的に
或は電源投入時などのタイミングで、記憶情報のエラー
検出・訂正を行う。したがって、ホスト装置がメモリカ
ードの不揮発性メモリから記憶情報を読み出さなくても
不揮発性メモリのデータ保持に対する信頼性を向上させ
ることができる。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、不揮発性メモリを
搭載したメモリカード、不揮発性のメモリカードに適用
されるメモリコントローラに関し、例えばハードディス
ク互換のフラッシュメモリ搭載メモリカードに適用して
その記憶情報の信頼性向上に有効な技術に関する。 【0002】 【従来の技術】フラッシュメモリ等の電気的に消去及び
書き込み可能な不揮発性メモリを用いたメモリカードで
は、メモリコントローラにECC回路を搭載し、不揮発
性メモリへのデータ書き込みに際してエラー訂正コード
を生成し、不揮発性メモリからのデータ読み出しに際し
てエラー訂正コードを用いたエラー検出・訂正が行われ
る。このように、従来のフラッシュメモリを用いた記憶
装置では、ホストコンピュータがフラッシュメモリに書
き込んだデータに対するデータエラー発生の検証は、ホ
ストコンピュータがそのデータを読み出すときに行われ
るだけである。 【0003】 【発明が解決しようとする課題】このため、従来のメモ
リカードでは,フラッシュメモリのリテンション等によ
るデータエラーに対して、ホストコンピュータがデータ
を読み出すまで、エラー訂正を行うことができない。フ
ラッシュメモリなどの不揮発性メモリセルはトランジス
タの閾値電圧の相異として情報を記憶する。この不揮発
性メモリセルの特性は経時的に劣化し、紫外線等の外的
要因によって劣化する虞もある。したがって、ホストコ
ンピュータがフラッシュメモリからデータを読み出した
ときは最早訂正可能なビット数を超えてデータエラーが
進行している場合もある。本発明者は、フラッシュメモ
リに格納された全データに対する検証を能動的に行い、
訂正データの書き戻しを有効に行うことが、記憶情報の
信頼性向上の為に望ましいことを見出した。 【0004】本発明の目的は、ホスト装置がメモリカー
ドの不揮発性メモリから記憶情報を読み出さなくても不
揮発性メモリのデータ保持に対する信頼性を向上させる
ことができるメモリカードを提供することにある。 【0005】本発明の別の目的は、メモリカードにおけ
る不揮発性メモリのデータ保持に対する信頼性向上をホ
スト装置に負担をかけずに実現できるメモリコントロー
ラを提供することにある。 【0006】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。 【0007】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。 【0008】〔1〕本発明に係るメモリカードは、不揮
発性メモリ(2)と、前記不揮発性メモリの動作を制御
するメモリコントローラ(4)とを有する。前記メモリ
コントローラは、所定のプロトコルに従って外部とイン
タフェース可能であり、外部からのアクセス指示に応答
するメモリ制御に際して外部から前記不揮発性メモリへ
書込むデータにエラー訂正コードを付加する処理又は前
記不揮発性メモリから外部へ読み出すデータに対し前記
エラー訂正コードを用いてエラー検出・訂正を行う処理
を制御し、また、前記外部からのアクセス指示に応答す
る処理とは別に前記不揮発性メモリの記憶情報に対し前
記エラー訂正コードを用いてエラー検出・訂正を行う処
理を制御する。要するに、メモリコントローラは、外部
からのアクセス要求に従って記憶情報を外部に読み出す
のとは別に、記憶情報のエラー検出・訂正を行う。した
がって、ホスト装置がメモリカードの不揮発性メモリか
ら記憶情報を読み出さなくても不揮発性メモリのデータ
保持に対する信頼性を向上させることができる。 【0009】前記外部からのアクセス指示に応答する処
理とは別のエラー検出・訂正の処理については、メモリ
コントローラの演算制御手段が所定時間毎に、或はメモ
リカードへの電源投入に応答して実行させてよい。前者
は演算制御手段のタイマ・カウンタ手段などを用いて行
えばよい。後者は電源投入時の初期化動作の一環として
行えばよい。 【0010】上記エラー検出・訂正処理において訂正回
数すなわちエラー発生回数が多ければ何れ訂正不能なエ
ラー発生の虞が強くなる。訂正不能になる前に対処する
には、前記エラー検出・訂正の処理において、エラー発
生回数が所定回数を超えたとき、エラー訂正された記憶
情報の記憶領域を変更する演算制御手段を採用すればよ
い。同様の観点より、演算制御手段には、エラー発生ビ
ット数が所定ビット数を超えたとき、エラー訂正された
記憶情報の記憶領域を変更させてもよい。 【0011】前記不揮発性メモリは、ハードディスク互
換のファイルメモリシステム等に利用され、例えば、情
報記憶領域として、データ領域、前記データ領域の不良
部分を代替する代替領域、前記データ領域と代替領域と
の関係を対応付ける代替管理領域、及びパラメータ領域
を有する。このとき、前記演算制御手段は前記所定回数
の情報又は所定ビット数の情報を前記不揮発性メモリの
パラメータ領域から取得する。要するに、エラー検出・
訂正処理に利用する前記所定回数の情報等をパラメータ
領域に不揮発的に保持し、電源遮断によってもその情報
が失われないようになる。 【0012】また、前記演算制御手段は、エラー検出・
訂正処理で発生したエラー発生回数を前記不揮発性メモ
リの対応するデータ領域に記録しておけば、セクタ単位
のような所定記憶領域毎のエラー発生回数の情報管理を
容易化できる。 【0013】前記演算制御手段は、プログラム制御され
るデータプロセッサ等により構成するのが簡単である。 【0014】〔2〕本発明に係るメモリコントローラ
は、所定のプロトコルにしたがって入出力動作可能なホ
ストインタフェース回路(10)と、不揮発性メモリ
(2)に接続可能なメモリインタフェース回路(12)
と、前記ホストインタフェース回路及びメモリインタフ
ェース回路に接続された制御回路(11,13,14)
とを有する。前記制御回路は、前記ホストインタフェー
ス回路から入力される書込みデータにエラー訂正コード
を付加したデータをメモリインタフェース回路から書き
込み制御情報と共に出力する第1処理と、メモリインタ
フェース回路から出力される読み出し制御情報に従って
メモリインタフェース回路に入力される読み出しデータ
のエラー検出・訂正を行ったデータを前記ホストインタ
フェース回路から出力する第2処理と、メモリインタフ
ェース回路から出力される読み出し制御情報に従ってメ
モリインタフェース回路に入力される読み出しデータに
対してエラー検出・訂正を行ったデータをメモリインタ
フェース回路から書き込み制御情報と共に出力する第3
処理とを制御可能である。このメモリコントローラはメ
モリインタフェース回路に不揮発性メモリが接続されて
回路基板に実装され、ホストインタフェース回路を介し
てホスト装置に接続される。このメモリコントローラに
よれば、ホストインタフェース回路からのアクセス要求
に従ってメモリインタフェース回路から読み込んだ記憶
情報をホストインタフェースに出力する読み出し制御動
作とは別に、不揮発性メモリの記憶情報に対するエラー
検出・訂正を行うことができる。したがって、ホスト装
置が不揮発性メモリから記憶情報を読み出さなくても不
揮発性メモリのデータ保持に対する信頼性を向上させる
ことが可能になる。 【0015】前記第3処理については、前記制御回路に
演算制御手段(11)が所定時間毎に、或はメモリコン
トローラへの電源投入に応答して、実行させてよい。 【0016】前記演算制御手段は、前記第3処理におい
て、エラー発生回数が所定回数を超えたとき、エラー訂
正された読み出しデータの記憶領域を変更する書き込み
制御情報を出力させればよい。同様の観点より、エラー
発生ビット数が所定ビット数を超えたとき、エラー訂正
された読み出しデータの記憶領域を変更する書き込み制
御情報を出力させてもよい。 【0017】前記演算制御手段は、前記メモリインタフ
ェース回路が読み出しデータを入力するとき前記所定回
数の情報をメモリインタフェース回路から入力すればよ
い。同様に、前記演算制御手段は、前記メモリインタフ
ェース回路が読み出しデータを入力するとき前記所定ビ
ット数の情報をメモリインタフェース回路から入力して
よい。エラー検出・訂正に利用される前記所定回数の情
報などはメモリインタフェース回路に接続される不揮発
性メモリに格納されることになるから、メモリコントロ
ーラの電源遮断によってもその所定回数の情報などは失
われない。また、前記演算制御手段は、前記第2処理及
び第3処理におけるエラー検出・訂正で発生したエラー
発生回数を前記メモリインタフェース回路から前記書き
込み制御情報と共に出力させればよい。エラー検出・訂
正処理で発生したエラー発生回数は前記不揮発性メモリ
の対応するデータ領域に記録されることになるから、セ
クタ単位のような所定記憶領域毎のエラー発生回数の情
報管理を容易化できる。 【0018】前記制御回路は、前記エラー訂正コードの
生成とエラー検出・訂正に利用されるECC回路(1
4)を有してよい。 【0019】〔3〕本発明の更に具体的な態様による
と、メモリカードは、不揮発性メモリ例えば複数のフラ
ッシュメモリと、ホストコンピュータとのインタフェー
ス回路と、フラッシュメモリのインタフェース回路と、
ホストコンピュータとフラッシュメモリ間のデータ転送
の制御やエラー検出・訂正の制御を行うコントローラ
と、データ転送に使用されるデータバッファとを有す
る。コントローラは,ホストコンピュータがフラッシュ
メモリに対してアクセスを行っていない時間(アイドル
時間)を計測し、ある特定時間を超えたときに、フラッ
シュメモリに格納されている全データをセクタ(所定バ
イト数のデータ領域)単位にデータバッファに読み出
し、エラーチェックを行う。また、電源投入時やホスト
コンピュータがコマンドによりデータの検証を行うよう
に指示した場合にも、同様にフラッシュメモリ内のデー
タに対してエラーチェックを行う。読み出したデータに
エラーが発生した場合には、エラー訂正を行い、フラッ
シュメモリに書き戻す。このとき,フラッシュメモリへ
書き戻す態様として、以下の態様がある。以前に発生
したエラー回数をカウントしておき、ある特定の回数以
下の場合には同一の場所に、ある特定の回数を超えた場
合には別の場所に書き戻す。発生したエラーの度合い
によって、同一場所か別の場所に書き戻す(エラーの発
生した個所が3箇所以上なら別の場所に書き戻す、な
ど)。常に同一の場所に書き戻す。常に別の場所に
書き戻す。以上の4種類の書き戻し態様は、それぞれ単
独または組み合わせて処理可能である。 【0020】フラッシュメモリ内に格納されているデー
タ検証を(ホストコンピュータの動作と係わりなく)行
うことで、時間的経過によって発生するフラッシュメモ
リ内のデータ変化(リテンションエラーなど)を検出
し、そのエラーを訂正してフラッシュメモリに書き戻す
ことで、データの信頼性を保持することができる。ま
た、このデータ検証を定期的に行うことで、時間的経過
により発生するデータ変化を常に正常なデータに保つこ
とが可能なので、データ信頼性の確保が可能である。時
間的経過によるデータ変化が著しいフラッシュメモリを
用いた場合でも、定期的にフラッシュメモリのデータを
検証することで、データの信頼性を確保することができ
る。 【0021】 【発明の実施の形態】図1には本発明に係るメモリカー
ドの一例が示される。メモリカード1は不揮発性メモリ
例えばフラッシュメモリ2と、DRAM(Dynamic Rand
om Access memory)又はSRAM(Static Random Acce
ss Memory)等から成るデータバッファ3と、前記フラ
ッシュメモリ2及びデータバッファ3のメモリ動作を制
御するメモリコントローラ(フラッシュメモリコントロ
ーラとも記す)4とを、実装基板に備えて成る。フラッ
シュメモリ2は例えばメモリカードに必要な記憶容量に
従って複数個のフラッシュメモリチップとして用意され
る。 【0022】前記フラッシュメモリ2は、電気的に消去
及び書き込み可能な不揮発性のメモリセルトランジスタ
を多数有する。メモリセルトランジスタ(フラッシュメ
モリセルとも記す)は、特に制限されないが、半導体基
板若しくはウェル内に形成されたソース及びドレイン、
前記ソースとドレインとの間のチャンネル領域にトンネ
ル酸化膜を介して形成されたフローティングゲート、そ
してフローティングゲートに層間絶縁膜を介して重ねら
れたコントロールゲートによって構成される。コントロ
ールゲートはワード線に、ドレインはビット線に、ソー
スはソース線に接続される。前記メモリセルトランジス
タは、前記フローティングゲートに電子が注入されると
閾値電圧が上昇し、また、前記フローティングゲートか
ら電子を引き抜くと閾値電圧が低下する。前記メモリセ
ルトランジスタは、データ読み出しのためのワード線電
圧(コントロールゲート印加電圧)に対する閾値電圧の
高低に応じた情報を記憶することになる。特に制限され
ないが、本明細書においてメモリセルトランジスタの閾
値電圧が低い状態を消去状態、高い状態を書き込み状態
と称する。書き込みや消去を行なうときはベリファイ動
作を行ない、閾値電圧が消去状態又は書き込み状態に到
達したか否かの検証を行なう。上記消去状態、書き込み
状態は、前記ワード線、ソース線、ビット線、基板への
電圧印加状態によって制御される。その制御手法は公知
であるから詳細な説明は省略する。 【0023】フラッシュメモリコントローラ4は、例え
ばIDEディスクインタフェース仕様などに従ってフラ
ッシュメモリ2をアクセスするアクセス制御機能を有す
る。このアクセス制御機能にしたがってフラッシュメモ
リ2をアクセスするときECC機能によりライトデータ
に対してエラーコードの付加、リードデータに対してエ
ラー検出・訂正を行なう。アクセス制御機能にしたがっ
てフラッシュメモリ2へデータ書き込みを行なうとき、
書き込みベリファイ動作で書き込み不良が発生した場合
には、当該不良領域を代替領域に代替させる代替制御機
能を備える。更に、フラッシュメモリコントローラ4
は、アクセス制御機能によるリード時とは別にフラッシ
ュメモリ2の記憶情報に対してエラー検出・訂正処理を
行なって記憶情報の信頼性を向上させる記憶情報検証機
能を備える。この記憶情報検証機能は、ディスク領域に
対してコンピュータのOS(Operating System)が行な
うディスクスキャンによるエラー訂正機能をメモリカー
ド1自体で実現可能にする機能として位置付けることが
できる。 【0024】前記フラッシュメモリコントローラ4は、
ホストインタフェース回路10、演算制御手段としての
マイクロプロセッサ(MPU)11、メモリインタフェ
ース回路としてのフラッシュインタフェース回路12、
バッファコントローラ13、及びECC回路14を備え
る。前記MPU11、バッファコントローラ13、及び
ECC回路14はフラッシュメモリコントローラ4の制
御回路を構成する。 【0025】MPU11は、CPU(Central Processi
ng Unit)27、モードレジスタ25、タイマ26及び
図示を省略するプログラムメモリなどを有し、フラッシ
ュメモリコントローラ4を全体的に制御する。プログラ
ムメモリはCPU27の動作プログラムなどを保有す
る。 【0026】前記ホストインタフェース回路10は、A
TA(ATAttachment)、IDE(Integrated Device El
ectronics)、SCSI(Small Computer System Inter
face)等の所定のプロトコルに従って、パーソナルコン
ピュータ又はワークステーションなどのホストコンピュ
ータ16とインタフェースを行う回路である。ホストイ
ンタフェース動作の制御はアクセスバス20を介してM
PU11が行う。上記プロトコルは公知であるから詳細
な説明を省略する。 【0027】前記バッファコントローラ13はアクセス
バス21を介してMPU11から与えられるアクセス指
示に従って、データバッファ3のメモリアクセス動作を
制御する。データバッファ3にはホストコンピュータ1
6からホストインタフェース回路10に入力されたデー
タ、又はホストインタフェース回路10からホストコン
ピュータ16に出力するデータが一時的に保持される。
また、データバッファ3には、フラッシュメモリ2から
読み出されたデータ又はフラッシュメモリ2に書き込ま
れるデータが一時的に保持される。 【0028】フラッシュインタフェース回路12はアク
セスバス22を介してMPU11から与えられるアクセ
ス指示に従って、フラッシュメモリ2に対する、読み出
し動作、消去動作及び書き込み動作を制御する。フラッ
シュインタフェース回路12は、読み出し動作において
読み出しコマンドコードや読み出しアドレス情報等の読
み出し制御情報をフラッシュメモリ2に出力し、書き込
み動作において書き込みコマンドコード及び書き込みア
ドレス情報などの書き込み制御情報をフラッシュメモリ
2に出力し、消去動作において消去コマンド等の消去制
御情報をフラッシュメモリ2に出力する。 【0029】ECC回路14は、前記アクセス制御機能
の一環として、アクセスバス23を介してMPU11か
ら与えられる指示に従って、フラッシュメモリ2に書き
込むデータに対してエラー訂正符号(エラー訂正コー
ド)を生成して、書き込みデータに付加するために、フ
ラッシュインタフェース回路12に出力する。また、フ
ラッシュメモリ2から読み出された読み出しデータを当
該読み出しデータに付加されているエラー訂正符号を用
いてエラー検出・訂正処理を行い、そのエラー訂正能力
範囲のエラー発生に対してエラー訂正を行う。更にEC
C回路14は、記憶情報検証機能の一環として、ホスト
コンピュータ16からのアクセス指示に応答する処理と
は別に、フラッシュメモリから読み出したデータに対し
てエラー検出・訂正処理を行い、エラー訂正されたデー
タをフラッシュメモリ2に書き戻すときのエラー訂正コ
ードを生成する。書き戻しに際しては、前記代替制御機
能と同様に、代替領域を用いることも可能とされる。以
下、前記記憶情報検証機能について詳細に説明する。 【0030】図2にはフラッシュメモリ2の記憶領域が
例示される。フラッシュメモリ2の記憶領域は、データ
領域30、代替領域31、パラメータ領域としてのパラ
メータセクタ32、代替管理領域としての代替領域管理
テーブル33に大別される。各領域30〜33は、特に
制限されないが、512バイトのセクタデータSn、セ
クタデータSnに対する複数バイトのECCコード(エ
ラー訂正符号)、当該セクタの管理情報Mn、及び管理
情報Mnに対するECCコードを有するフォーマットの
領域を単位領域BLKとして有する。尚、各単位領域B
LKに対してはフラッシュメモリ2のデバイスプロセス
段階で発生する欠陥救済のための冗長の一部とされる冗
長救済用の記憶領域が設けてあり、冗長救済が行なわれ
た場合には救済されるべきアドレスにマッピングされ、
救済に用いなければアドレスマッピングは行なわれな
い。 【0031】前記データ領域30は例えばユーザに開放
されるデータ領域とされる。経時的にデータ領域30等
で書込みエラーを生じたとき、エラーを生じたデータ領
域30等の単位領域BLKを代替するのに前記代替領域
31が用いられる。代替の単位は単位領域BLKを最小
単位とする。 【0032】前記管理情報Mnは、当該セクタアドレス
が不良であるかを示す不良フラグ、ECCによるエラー
発生回数を示すデータ(エラー発生回数データ)、及び
ホストが指定する論理アドレスとの対応情報などが格納
される。 【0033】代替領域管理テーブル33は、特に制限さ
れないが、データ領域の単位領域BLKに対応する不良
登録データを有し、ここの不良登録データは代替先の単
位領域のアドレスを特定する代替先アドレス情報とさ
れ、代替領域先頭アドレスからのオフセットアドレスと
して与えられている。不良登録データと単位領域BLK
との対応は一対一対応とされる。したがって、単位領域
BLKの物理アドレスに基づいてアドレス演算を行うこ
とにより、対応する不良登録データを得ることができ
る。例えばセクタアドレス“k”が不良のとき、不良ア
ドレス“k”の代替先がセクタアドレス“x”であると
すれば、当該セクタアドレス“k”に対応される不良登
録データとして、代替セクタ“x”のオフセットアドレ
スが設定される。 【0034】パラメータセクタ32には記憶情報検証機
能で用いるパラメータデータを保持する。パラメータデ
ータは、特に制限されないが、電源投入時に記憶情報検
証処理を実行するか否かを指示する第1イネーブルビッ
ト、一定時間毎に記憶情報検証処理を実行するかか否か
を指示する第2イネーブルビット、上記一定時間(記憶
情報検証処理間隔)を規定する時間データ、記憶情報検
証処理におけるエラー発生時の書き戻し処理で同一セク
タアドレスへの書き戻しを許容する最大のエラー発生回
数を規定するエラー回数データ、記憶情報検証処理にお
けるエラー発生時の書き戻し処理で同一セクタアドレス
への書き戻しを許容する最大エラービット数を示すビッ
ト数データとされる。パラメータセクタ32に保持され
たパラメータデータはフラッシュメモリコントローラ4
のパワーオンリセット時などにおける初期化動作に呼応
してMPU11のモードレジスタ25にイニシャルロー
ドされる。 【0035】図1に基づいて前記記憶情報検証処理動作
について全体的に説明する。記憶情報検証処理動作の開
始が指示されると、MPU11は、フラッシュインタフ
ェース回路12を介してフラッシュメモリ2に読み出し
制御情報を供給させ、フラッシュメモリ2から所定の単
位領域BLKのセクタデータSnと管理情報Mnをリー
ドしてデータバッファ3へ格納する。これと共に、MP
U11はECC回路14に、前記リードしたセクタデー
タMnに対して、対応するECCコードに基づくエラー
チェックを実行させる(図1の経路(1)参照)。 【0036】次にMPU11は、ECC回路14からエ
ラーチェック結果を読み取る(図1の経路(2)参
照)。ECC回路14でエラーが検出された場合には、
MPU11はリードしたセクタデータに対応する管理情
報Mnに含まれるエラー発生回数を基に今回までに発生
したエラー回数が、モードレジスタ25が保有する所定
回数を超えたか否かを判定する。所定回数とは、例えば
前記パラメータ領域32が保持する回数データが示す回
数であって、その回数データはフラッシュメモリコント
ローラ4の初期化動作でモードレジスタ25にイニシャ
ルロードされる。或はMPU11は、ECC回路14で
検出したエラービット数がモードレジスタ25が保有す
る所定ビット数を超えたか否かを判定する。所定ビット
数とは、例えば前記パラメータ領域32が保持するビッ
ト数データが示す数であって、そのビット数データはフ
ラッシュメモリコントローラ4の初期化動作でモードレ
ジスタ25にイニシャルロードされる。当然、このビッ
ト数データが示すエラービット数はECC回路14で訂
正可能なエラービット数の最大値以下である。MPU1
1が、データバッファ3に格納されているデータに対
し、エラー訂正を行った後、エラー発生回数又はエラー
ビット数がモードレジスタのイニシャルロード値以下の
場合には同一場所に書き戻す(図1の経路(3))。エ
ラー発生回数またはエラービット数がモードレジスタの
イニシャルロード値を超えた場合には代替先へ書き戻す
(図1の経路(4))。データの書き戻しに際してフラ
ッシュインタフェース回路12は書き込み制御情報をフ
ラッシュメモリ2に与える。 【0037】図3には前記記憶情報検証処理の起動手順
を例示する。電源投入時、フラッシュメモリコントロー
ラ4が初期化される(S1)。初期化動作では、例え
ば、フラッシュメモリ2のパラメータセクタ32に保持
されているパラメータが前記モードレジスタ25にイニ
シャルロードされる。次に電源投入時に記憶情報検証処
理を行なう否かを前記モードレジスタ25の第1イネー
ブルビットの値に基づいて判定する(S2)。 【0038】電源投入時に記憶情報検証処理を行なわな
い場合には、ホストコンピュータからメモリカードアク
セスの為のホストコマンドが発行されているか否かを判
定し(S3)、発行されていればそのコマンドを処理し
て(S4)、再びステップS3に戻る。 【0039】ステップS3においてホストコマンド発行
されていなければ、一定時間毎に記憶情報検証処理を行
なうか否かを第2イネーブルビットの値に基づいて判定
する(S5)。一定時間毎に記憶情報検証処理を行なう
場合には、アイドル時間に累計を計測する(S6)。即
ち、MPU11のタイマ26を用いて、MPU11がホ
ストコマンドを実行していない時間を計測する。累積し
たアイドル時間が設定時間、即ちモードレジスタ25に
イニシャルロードされた時間情報が示す時間を超えたか
否かを判定し(S7)、超えたとき、タイマで累積され
たアイドル時間をクリアした後(S8)、記憶情報検証
処理を行なう(S9)。前記ステップS2で第1イネー
ブルビットがイネーブルのときは、先ず最初に記憶情報
検証処理が行われる(S9)。 【0040】図4には前記記憶情報検証処理の別の起動
手順が例示される。図3との相違点は、記憶情報検証処
理の指示をホストコンピュータからのコマンドによって
も開始可能になっていることである。即ち、ステップS
3の次に、ステップS10で記憶情報開始コマンドの発
行を検出する。これを検出すると、記憶情報検証処理
(S9)を行なう。 【0041】図5には前記記憶情報検証処理S9のフロ
ーチャートが例示される。先ず、例えばCPU27の一
つの汎用レジスタをフラッシュメモリのセクタアドレス
カウンタSAとし、これを初期化する(S11)。フラ
ッシュメモリのセクタアドレスは、フラッシュメモリに
格納されているデータを示すアドレス(物理アドレス)
である。このセクタアドレスはホストコンピュータが指
定する論理アドレスと対応している。次に、セクタアド
レスカウンタSAの値に基づいて対応するセクタデータ
をデータバッファ3にリードする。同時にそのセクタデ
ータに応ずるECCコードを用いてECC回路14にセ
クタデータに対するエラー検出を実行させる(12)。
CPU27はその結果に対してエラーの有無を判定し、
エラーが発生していれば、ECC回路14にエラー訂正
を実行させ(S14)、訂正されたデータをフラッシュ
メモリに書き戻す処理を実行させる(S15)。エラー
訂正処理はBCH(Bose-Chaudhuri-Hocqenghen)符
号、リードソロモン符号などの符号に対する公知の訂正
方法を利用すればよい。セクタアドレスカウンタSAの
値が最大値になっていなければ(S16)、セクタアド
レスカウンタSAの値を+1とし(S17)、ホストコ
マンド発行の有無を調べ(S18)、なければステップ
S12に戻って同様の処理を繰返す。ホストコマンドの
発行があれば、それが記憶情報検証コマンドならステッ
プS12に戻って同様の処理を繰返し、その他のコマン
ドなら当該その他のコマンド処理を許容して(S2
0)、記憶情報検証処理中にホストコンピュータがコマ
ンドを発行したとき、そのコマンドの処理を優先するよ
うになっている。前記ステップS16でセクタアドレス
カウンタSAの値が最後まで(最大値)に到達したとき
は、フラッシュメモリ2に対して記憶情報検証処理を一
巡できたことになるから、記憶情報検証処理S9を終了
する。 【0042】図6には前記書き戻し処理S15のフロー
チャートが例示される。同図に例示される処理はエラー
発生回数によって書き戻し場所を切換える例である。先
ずデータバッファ3に格納されているセクタデータのエ
ラー個所を訂正する(S21)。このとき、今回のエラ
ー発生により当該セクタのエラー発生回数がモードレジ
スタの最大値(例えば4回)以上になっているかを判定
する(S22)。3回以下であれば、エラー発生回数を
+1して(S23)、エラー訂正を行なったセクタデー
タをセクタアドレスカウンタSAのセクタに書き戻す
(S24)。当該セクタ対応の管理情報のエラー発生回
数も更新される。エラー発生回数が4回以上であれば、
代替セクタアドレスを算出し(S25)、エラー訂正を
行なったセクタデータを代替セクタアドレスに書き戻す
(S26)。このとき、当該代替セクタの管理情報のエ
ラー発生回数はゼロにされる。代替セクタアドレスの算
出は、代替領域の空きセクタを検出し、最初に見つかっ
た空きセクタを代替先とする。 【0043】図7には前記書き戻し処理S15の別のフ
ローチャートが例示される。同図に例示される処理はエ
ラービット数に応じて書き戻し場所を切換える例であ
る。先ずデータバッファ3に格納されているセクタデー
タのエラー個所を訂正する(S31)。このとき、今回
のエラー発生により当該セクタのエラー発生ビット数が
モードレジスタの最大値(例えば2ビット)以上になっ
ているかを判定する(S32)。1ビット以下であれ
ば、エラー訂正を行なったセクタデータをセクタアドレ
スカウンタSAのセクタに書き戻す(S33)。エラー
発生ビット数が2ビット以上であれば、代替セクタアド
レスを算出し(S34)、エラー訂正を行なったセクタ
データを代替セクタアドレスに書き戻す(S35)。代
替セクタアドレスの算出は、代替領域の空きセクタを検
出し、最初に見つかった空きセクタを代替先とする。 【0044】図8には前記書き戻し処理S15の更に別
のフローチャートが例示される。同図に例示される処理
は常に読み出しセクタと同じセクタに書き戻す例であ
る。データバッファ3に格納されているセクタデータの
エラー個所を訂正する(S41)。その後エラー訂正を
行なったセクタデータをセクタアドレスカウンタSAの
セクタに書き戻す(S42)。 【0045】図9には前記書き戻し処理S15の更に別
のフローチャートが例示される。同図に例示される処理
は常に読み出しセクタとは異なる代替セクタに書き戻す
例である。データバッファ3に格納されているセクタデ
ータのエラー個所を訂正する(S43)。次に代替セク
タアドレスを算出し(S44)、エラー訂正を行なった
セクタデータを代替セクタアドレスに書き戻す(S4
5)。 【0046】図10には前記書き戻し処理S15の更に
別のフローチャートが例示される。同図に例示される処
理はエラー発生回数及びエラー発生ビット数の双方に基
づいて書き戻し場所を切換える例である。先ずデータバ
ッファ3に格納されているセクタデータのエラー個所を
訂正する(S51)。このとき、今回のエラー発生によ
り当該セクタのエラー発生回数がモードレジスタの最大
値(例えば4回)以上になっているかを判定する(S5
2)。3回以下であれば、今度は、今回のエラー発生に
より当該セクタのエラー発生ビット数がモードレジスタ
の最大値(例えば2ビット)以上になっているかを判定
する(S53)。1ビット以下であれば、エラー発生回
数を+1して(S54)、エラー訂正を行なったセクタ
データをセクタアドレスカウンタSAのセクタに書き戻
す(S55)。当該セクタ対応の管理情報のエラー発生
回数も更新される。エラー発生ビット数が2ビット以上
であれば、代替セクタアドレスを算出し(S56)、エ
ラー訂正を行なったセクタデータを代替セクタアドレス
に書き戻す(S57)。このとき、当該代替セクタの管
理情報のエラー発生回数はゼロにされる。 【0047】以上より、フラッシュメモリコントローラ
4は、外部からのアクセス要求に従って記憶情報を外部
に読み出すのとは別に、記憶情報のエラー検出・訂正を
行う。したがって、ホストコンピュータ16がメモリカ
ード1のフラッシュメモリ2から記憶情報を読み出さな
くてもフラッシュメモリ2のデータ保持に対する信頼性
を向上させることができる。このデータ検証を定期的に
行うことで、時間的経過により発生するデータ変化を常
に正常なデータに保つことが可能なので、データ信頼性
の確保が可能である。時間的経過によるデータ変化が著
しいフラッシュメモリ2を用いた場合でも、定期的にフ
ラッシュメモリ2のデータを検証することで、データの
信頼性を確保することができる。 【0048】上記エラー検出・訂正処理において訂正回
数すなわちエラー発生回数が多ければ何れ訂正不能なエ
ラー発生の虞が強くなる。エラー発生回数やエラービッ
ト数がある程度進んだところで、エラー訂正されたセク
タデータを書き戻すセクタを代替領域のセクタに変更す
るから、訂正不能になる前に対処することができる。 【0049】エラー検出・訂正処理に利用する前記所定
回数の情報等のパラメータをパラメータセクタに不揮発
的に保持するころにより、電源遮断によってもその情報
が失われないようになる。 【0050】また、前記MPU11は、エラー検出・訂
正処理で発生したエラー発生回数を前記フラッシュメモ
リ2の対応するデータ領域に記録していおけば、セクタ
単位のような所定記憶領域毎のエラー発生回数の情報管
理を容易化できる。 【0051】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。 【0052】例えば、フラッシュメモリの単位領域BL
K中のセクタデータは1セクタ分に限定されず、4セク
タ分等のように適宜のサイズとすることが可能である。
不揮発性メモリはフラッシュメモリに限定されず強誘電
体メモリなどであってもよい。また、フラッシュメモリ
コントローラは1チップであってもマルチチップであっ
てもよい。エラー検出・訂正処理はMPUとは別のEC
C回路で行なう場合に限定されない。CPUとそのソフ
トウェア(動作プログラム)で実行させてもよい。ま
た、記憶情報検証処理の開始は、電源投入時、一定期間
毎、及びホストコマンドの指示毎の組み合わせに限定さ
れず、その他の適宜の組み合わせとし、或は何れか一つ
とし、また別の事象を開始のトリガとすることも可能で
ある。 【0053】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。 【0054】不揮発性メモリ内に格納されているデータ
検証を(ホストコンピュータの動作と係わりなく)行う
ことで、時間的経過によって発生する不揮発性メモリ内
のデータ変化を検出し、そのエラーを訂正して不揮発性
メモリに書き戻すことで、データの信頼性を保持するこ
とができる。また、このデータ検証を定期的に行うこと
で、時間的経過により発生するデータ変化を常に正常な
データに保つことが可能なので、データ信頼性の確保が
可能である。時間的経過によるデータ変化が著しい不揮
発性メモリを用いた場合でも、定期的に不揮発性メモリ
のデータを検証することで、データの信頼性を確保する
ことができる。 【0055】ホスト装置がメモリカードの不揮発性メモ
リから記憶情報を読み出さなくても不揮発性メモリのデ
ータ保持に対する信頼性を向上させることができる。 【0056】メモリカードにおける不揮発性メモリのデ
ータ保持に対する信頼性向上をホスト装置に負担をかけ
ずに実現することができる。

【図面の簡単な説明】 【図1】本発明に係るメモリカードの一例を示すブロッ
ク図である。 【図2】フラッシュメモリの記憶領域を例示する説明図
である。 【図3】記憶情報検証処理の起動手順を例示するフロー
チャートである。 【図4】記憶情報検証処理の別の起動手順を例示するフ
ローチャートである。 【図5】記憶情報検証処理を例示するフローチャートで
ある。 【図6】書き戻し処理の一例としてエラー発生回数によ
って書き戻し場所を切換える場合のフローチャートであ
る。 【図7】書き戻し処理の別の例としてエラービット数に
応じて書き戻し場所を切換える場合のフローチャートで
ある。 【図8】書き戻し処理の更に別の例として常に読み出し
セクタと同じセクタに書き戻す場合のフローチャートで
ある。 【図9】書き戻し処理の更に別の例として常に読み出し
セクタとは異なる代替セクタに書き戻す場合のフローチ
ャートである。 【図10】書き戻し処理の更に別の例としてエラー発生
回数及びエラー発生ビット数の双方に基づいて書き戻し
場所を切換える場合のフローチャートである。 【符号の説明】 1 メモリカード 2 フラッシュメモリ(不揮発性メモリ) 3 データバッファ 4 フラッシュメモリコントローラ(メモリコントロー
ラ) 10 ホストインタフェース回路 11 マイクロプロセッサ 12 フラッシュインタフェース回路(メモリインタフ
ェース回路) 13 バッファコントローラ 14 ECC回路 16 ホストコンピュータ 25 モードレジスタ 26 タイマ 27 CPU 30 データ領域 Sn セクタデータ Mn 管理情報 31 代替領域 32 パラメータセクタ 33 代替領域管理テーブル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 隆之 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 渋谷 洋文 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 後藤 啓之 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 塩田 茂雅 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中村 靖宏 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 Fターム(参考) 5B018 GA02 GA03 HA15 KA13 KA21 MA22 NA06 QA04 QA11 RA01 5B035 AA11 BB09 CA11 CA29 CA32

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 不揮発性メモリと、前記不揮発性メモリ
    の動作を制御するメモリコントローラとを有するメモリ
    カードであって、前記メモリコントローラは、所定のプ
    ロトコルに従って外部とインタフェース可能であり、外
    部からのアクセス指示に応答するメモリ制御に際して外
    部から前記不揮発性メモリへ書込むデータにエラー訂正
    コードを付加する処理又は前記不揮発性メモリから外部
    へ読み出すデータに対し前記エラー訂正コードを用いて
    エラー検出・訂正を行う処理を制御し、また、前記外部
    からのアクセス指示に応答する処理とは別に前記不揮発
    性メモリの記憶情報に対し前記エラー訂正コードを用い
    てエラー検出・訂正を行う処理を制御することを特徴と
    するメモリカード。 【請求項2】 前記メモリコントローラは、前記外部か
    らのアクセス指示に応答する処理とは別のエラー検出・
    訂正の処理を所定時間毎に実行させる演算制御手段を有
    することを特徴とする請求項1記載のメモリカード。 【請求項3】 前記メモリコントローラは、前記外部か
    らのアクセス指示に応答する処理とは別のエラー検出・
    訂正の処理をメモリカードへの電源投入に応答して実行
    させる演算制御手段を有することを特徴とする請求項1
    又は2記載のメモリカード。 【請求項4】 前記メモリコントローラは、前記外部か
    らのアクセス指示に応答する処理とは別のエラー検出・
    訂正の処理において、エラー発生回数が所定回数を超え
    たとき、エラー訂正された記憶情報の記憶領域を変更す
    る演算制御手段を有することを特徴とする請求項1記載
    のメモリカード。 【請求項5】 前記メモリコントローラは、前記外部か
    らのアクセス指示に応答する処理とは別のエラー検出・
    訂正の処理において、エラー発生ビット数が所定ビット
    数を超えたとき、エラー訂正された記憶情報の記憶領域
    を変更する演算制御手段を有することを特徴とする請求
    項1又は4記載のメモリカード。 【請求項6】 前記不揮発性メモリは、情報記憶領域と
    して、データ領域、前記データ領域の不良部分を代替す
    る代替領域、前記データ領域と代替領域との関係を対応
    付ける代替管理領域、及びパラメータ領域を有し、前記
    演算制御手段は、前記パラメータ領域から前記所定回数
    の情報を取得し、また、前記代替領域を前記エラー訂正
    された記憶情報の記憶領域変更先とすることを特徴とす
    る請求項4記載のメモリカード。 【請求項7】 前記不揮発性メモリは、情報記憶領域と
    して、データ領域、前記データ領域の不良部分を代替す
    る代替領域、前記データ領域と代替領域との関係を対応
    付ける代替管理領域、及びパラメータ領域を有し、前記
    演算制御手段は、前記パラメータ領域から前記所定ビッ
    ト数の情報を取得し、また、前記代替領域を前記エラー
    訂正された記憶情報の記憶領域変更先とすることを特徴
    とする請求項5記載のメモリカード。 【請求項8】 前記不揮発性メモリは、情報記憶領域と
    して、データ領域、前記データ領域の不良部分を代替す
    る代替領域、前記データ領域と代替領域との関係を対応
    付ける代替管理領域、及びパラメータ領域を有し、前記
    演算制御手段は、エラー検出・訂正処理で発生したエラ
    ー発生回数を前記不揮発性メモリの対応するデータ領域
    に記録し、また、前記代替領域を前記エラー訂正された
    記憶情報の記憶領域変更先とすることを特徴とする請求
    項4記載のメモリカード。 【請求項9】 前記演算制御手段は、プログラム制御さ
    れるデータプロセッサであることを特徴とする請求項2
    乃至8の何れか1項記載のメモリカード。 【請求項10】 所定のプロトコルにしたがって入出力
    動作可能なホストインタフェース回路と、不揮発性メモ
    リに接続可能なメモリインタフェース回路と、前記ホス
    トインタフェース回路及びメモリインタフェース回路に
    接続された制御回路とを有し、前記制御回路は、前記ホ
    ストインタフェース回路から入力される書込みデータに
    エラー訂正コードを付加したデータをメモリインタフェ
    ース回路から書き込み制御情報と共に出力する第1処理
    と、メモリインタフェース回路から出力される読み出し
    制御情報に従ってメモリインタフェース回路に入力され
    る読み出しデータのエラー検出・訂正を行ったデータを
    前記ホストインタフェース回路から出力する第2処理
    と、メモリインタフェース回路から出力される読み出し
    制御情報に従ってメモリインタフェース回路に入力され
    る読み出しデータに対してエラー検出・訂正を行ったデ
    ータをメモリインタフェース回路から書き込み制御情報
    と共に出力する第3処理とを制御可能であることを特徴
    とするメモリコントローラ。 【請求項11】 前記制御回路は、前記第3処理を所定
    時間毎に実行させる演算制御手段を有することを特徴と
    する請求項10記載のメモリコントローラ。 【請求項12】 前記制御回路は、前記第3処理をメモ
    リコントローラへの電源投入に応答して実行させる演算
    制御手段を有することを特徴とする請求項10又は11
    記載のメモリコントローラ。 【請求項13】 前記演算制御手段は、前記第3処理に
    おいて、エラー発生回数が所定回数を超えたとき、エラ
    ー訂正された読み出しデータの記憶領域を変更する書き
    込み制御情報を出力させることを特徴とする請求項11
    又は12記載のメモリコントローラ。 【請求項14】 前記演算制御手段は、前記第3処理に
    おいて、エラー発生ビット数が所定ビット数を超えたと
    き、エラー訂正された読み出しデータの記憶領域を変更
    する書き込み制御情報を出力させることを特徴とする請
    求項111又は12記載のメモリコントローラ。 【請求項15】 前記演算制御手段は、前記メモリイン
    タフェース回路が読み出しデータを入力するとき前記所
    定回数の情報をメモリインタフェース回路から入力する
    ことを特徴とする請求項13記載のメモリコントロー
    ラ。 【請求項16】 前記演算制御手段は、前記メモリイン
    タフェース回路が読み出しデータを入力するとき前記所
    定ビット数の情報をメモリインタフェース回路から入力
    することを特徴とする請求項14記載のメモリコントロ
    ーラ。 【請求項17】 前記演算制御手段は、前記第2処理及
    び第3処理におけるエラー検出・訂正で発生したエラー
    発生回数を前記メモリインタフェース回路から前記書き
    込み制御情報と共に出力させることを特徴とする請求項
    13又は14記載のメモリコントローラ。 【請求項18】 前記制御回路は、前記エラー訂正コー
    ドの生成とエラー検出・訂正に利用されるECC回路を
    有して成るものであることを特徴とする請求項10乃至
    17の何れか1項記載のメモリコントローラ。
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