KR20130076584A - 내부전압 생성회로 - Google Patents

내부전압 생성회로 Download PDF

Info

Publication number
KR20130076584A
KR20130076584A KR1020110145226A KR20110145226A KR20130076584A KR 20130076584 A KR20130076584 A KR 20130076584A KR 1020110145226 A KR1020110145226 A KR 1020110145226A KR 20110145226 A KR20110145226 A KR 20110145226A KR 20130076584 A KR20130076584 A KR 20130076584A
Authority
KR
South Korea
Prior art keywords
signal
pull
comparison signal
voltage
internal voltage
Prior art date
Application number
KR1020110145226A
Other languages
English (en)
Inventor
홍윤석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110145226A priority Critical patent/KR20130076584A/ko
Priority to US13/491,160 priority patent/US20130169354A1/en
Publication of KR20130076584A publication Critical patent/KR20130076584A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

내부전압 생성회로는 내부전압과 제1 및 제2 기준전압을 비교하여 제1 및 제2 비교신호를 생성하는 비교신호생성부와 상기 제2 비교신호에 응답하여 상기 제1 비교신호를 풀업신호로 전달하고, 상기 제1 비교신호에 응답하여 상기 제2 비교신호를 풀다운신호로 전달하되, 상기 제2 비교신호가 인에이블되는 경우 전원전압을 상기 풀업신호로 전달하고, 상기 제1 비교신호가 인에이블되는 경우 접지전압을 상기 풀다운신호로 전달하는 전달부 및 상기 풀업 및 풀다운신호에 응답하여 노드를 구동하여 상기 내부전압을 생성하는 구동부를 포함한다.

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 PVT특성 변화에 따라 기준전압들의 레벨이 역전되더라도 데드존이 유지되어 단락전류가 발생되는 것을 방지할 수 있도록 한 내부전압 생성회로에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
또한, 내부전압에는 메모리 셀 커패시터의 플레이트 전압으로 사용되는 셀플레이트 전압(VCP)과 비트라인을 프리차지하기 위해 사용되는 비트라인 프리차지 전압(VBLP)이 있다. 일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)으로부터 생성되며, 전력 소비를 최소화하기 위해 코어전압(VCORE)의 절반 레벨로 생성된다.
일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 동일한 내부전압생성회로를 통해 생성된다. 종래의 내부전압생성회로에서는 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨로 변동이 없는 경우에는 내부전압(VCP/VBLP)의 구동을 중단한다. 한편, 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨보다 크거나 작은 경우 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)을 구동한다. 여기서, 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨로 변동이 없어 구동되지 않는 상태를 데드존(dead zone)이라 한다.
한편, 종래의 내부전압생성회로는 복수의 기준전압과 비교하여 내부전압(VCP/VBLP)을 구동하는 방식으로 구현되었다. 이와 같이 구현된 내부전압생성회로에서는 내부전압(VCP/VBLP)이 높은 레벨의 기준전압과 낮은 레벨의 기준전압 사이의 레벨을 가질 때 내부전압(VCP/VBLP)이 구동되지 않는 데드존이 형성된다.
그런데, PVT(Process, Voltage, Temperature) 변화에 따라 내부전압생성회로에 입력되는 기준전압들의 레벨이 변동하는 경우, 즉 오프셋(off-set)이 발생하는 경우, 높은 레벨의 기준전압과 낮은 레벨의 기준전압의 레벨이 역전될 수 있다. 기준전압들의 레벨이 역전되면 내부전압(VCP/VBLP)이 구동되지 않는 데드존이 사라지고, 단락전류가 발생된다.
본 발명은 PVT특성 변화에 따라 기준전압들의 레벨이 역전되는 경우에도 데드존이 유지되어 단락전류가 발생되는 것을 방지할 수 있도록 하는 내부전압 생성회로를 제공한다.
이를 위해 본 발명은 내부전압과 제1 및 제2 기준전압을 비교하여 제1 및 제2 비교신호를 생성하는 비교신호생성부와 상기 제2 비교신호에 응답하여 상기 제1 비교신호를 풀업신호로 전달하고, 상기 제1 비교신호에 응답하여 상기 제2 비교신호를 풀다운신호로 전달하되, 상기 제2 비교신호가 인에이블되는 경우 전원전압을 상기 풀업신호로 전달하고, 상기 제1 비교신호가 인에이블되는 경우 접지전압을 상기 풀다운신호로 전달하는 전달부 및 상기 풀업 및 풀다운신호에 응답하여 노드를 구동하여 상기 내부전압을 생성하는 구동부를 포함하는 내부전압 생성회로를 제공한다.
또한, 본 발명은 내부전압과 제1 및 제2 기준전압을 비교하여 제1 및 제2 비교신호를 생성하는 비교신호생성부와 상기 제2 비교신호에 응답하여 상기 제1 비교신호를 풀업신호로 전달하되, 상기 제2 비교신호가 인에이블되는 경우 전원전압을 상기 풀업신호로 전달하는 전달부 및 상기 풀업신호에 응답하여 노드를 구동하여 상기 내부전압을 생성하는 구동부를 포함하는 내부전압 생성회로를 제공한다.
본 발명에 의하면 PVT특성 변화에 따라 기준전압들의 레벨이 역전되는 경우에도 데드존이 유지되어 단락전류가 발생되는 것을 방지할 수 있는 효과가 있다.
도 1 은 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 회로도이다.
도 2 는 PVT특성 변화에 따라 기준전압의 레벨이 역전되지 않는 경우 데드존 구간을 도시한 도면이다.
도 3 은 PVT특성 변화에 따라 기준전압의 레벨이 역전된 경우 데드존 구간을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 회로도이다.
도 1에 도시된 바와 같이 내부전압 생성회로는 내부전압(VINT)과 제1 및 제2 기준전압(VREF1,VREF2)을 비교하여 제1 및 제2 비교신호(COMP1,COMP2)를 생성하는 비교신호생성부(10), 제2 비교신호(COMP2)를 입력받아 제1 비교신호(COMP1)를 풀업신호(PU)로 전달하거나 전원전압(VDD)을 풀업신호(PU)로 전달하고, 제1 비교신호(COMP1)를 입력받아 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달하거나 접지전압(VSS)을 풀다운신호(PD)로 전달하는 전달부(20) 및 풀업신호(PU) 및 풀다운신호(PD)를 입력받아 노드(nd30)를 구동하여 내부전압(VINT)을 생성하는 구동부(30)를 포함한다.
비교신호생성부(10)는 제1 기준전압(VREF1)과 내부전압(VINT)을 비교하여 제1 비교신호(COMP1)를 생성하는 제1 비교기(11) 및 제2 기준전압(VREF2)과 내부전압(VINT)을 비교하여 제2 비교신호(COMP2)를 생성하는 제2 비교기(12)로 구성된다. 제1 기준전압(VREF1)은 제2 기준전압(VREF2)보다 낮은 레벨로 설정되는 것이 바람직하다. 제1 비교신호(COMP1)는 내부전압(VINT)이 제1 기준전압(VREF1)보다 높은 레벨인 경우 로직하이레벨로 디스에이블되고, 내부전압(VINT)이 제1 기준전압(VREF1)보다 낮은 레벨인 경우 로직로우레벨로 인에이블된다. 또한, 제2 비교신호(COMP2)는 내부전압(VINT)이 제2 기준전압(VREF2)보다 높은 레벨인 경우 로직하이레벨로 인에이블되고, 내부전압(VINT)이 제2 기준전압(VREF2)보다 낮은 레벨인 경우 로직로우레벨로 디스에이블된다.
전달부(20)는 제2 비교신호(COMP2)를 입력받아 제1 비교신호(COMP1)를 풀업신호(PU)로 전달하거나, 전원전압(VDD)을 풀업신호로 전달하는 제1 전달부(21) 및 제1 비교신호(COMP1)를 입력받아 제2 비교신호(COMP2)를 풀다운신호로 전달하거나, 접지전압(VSS)을 풀다운신호(PD)로 전달하는 제2 전달부(222)로 구성된다.
좀더 구체적으로 제1 전달부(21)는 제2 비교신호(COMP2)가 로직로우레벨로 디스에이블되는 경우 턴온되어 제1 비교신호(COMP1)를 풀업신호(PU)로 전달하는 제1 전달게이트(T20) 및 제2 비교신호(COMP2)가 로직하이레벨로 인에이블되는 경우 턴온되어 전원전압(VDD)을 풀업신호(PU)로 전달하는 제1 스위치소자(P20)로 구성된다. 제2 전달부(22)는 제1 비교신호(COMP1)가 로직하이레벨로 디스에이블되는 경우 턴온되어 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달하는 제2 전달게이트(T21) 및 제1 비교신호(COMP1)가 로직로우레벨로 인에이블되는 경우 턴온되어 접지전압(VSS)을 풀다운신호(PD)로 전달하는 제2 스위치소자(N20)로 구성된다.
구동부(30)는 풀업신호(PU)가 로직로우레벨로 인에이블되는 경우 턴온되어 노드(nd30)를 풀업구동하여 내부전압(VINT)을 생성하는 풀업소자(P30) 및 풀다운신호(PD)가 로직하이레벨로 인에이블되는 경우 턴온되어 노드(nd30)를 풀다운구동하여 내부전압(VINT)을 생성하는 풀다운소자(N30)로 구성된다.
이와 같이 구성된 내부전압 생성회로의 동작을 도 2를 참고하여 살펴보되, PVT(Process Voltage Temperature)특성변화에 의해 생성되는 제1 오프셋전압(Voffset1)에 따라 변화된 제1 기준전압(VREF1)의 레벨이 제2 오프셋전압(Voffset2)에 따라 변화된 제2 기준전압(VREF2)의 레벨보다 낮은 경우를 살펴보면 다음과 같다.
우선, 내부전압(VINT)의 레벨이 제1 기준전압(VREF1)과 제1 오프셋전압(Voffset1)의 합보다 낮은 경우 제1 비교기(11)는 내부전압(VINT)과 제1 기준전압(VREF1)을 비교하여 로직로우레벨의 제1 비교신호(COMP1)를 생성하고, 제2 비교기(12)는 내부전압(VINT)과 제2 기준전압(VREF2)을 비교하여 로직로우레벨의 제2 비교신호(COMP2)를 생성한다.
제1 전달부(21)의 제1 전달게이트(T20)는 로직로우레벨의 제2 비교신호(COMP2)를 입력받아 턴온되어 로직로우레벨의 제1 비교신호(COMP1)를 풀업신호(PU)로 전달한다. 이때, 제1 스위치소자(P20)는 로직로우레벨의 제2 비교신호(COMP2)의 반전신호를 입력받아 턴오프되어 전원전압(VDD)을 풀업신호(PU)로 전달하지 않는다.
제2 전달부(22)의 제2 전달게이트(T21)는 로직로우레벨의 제1 비교신호(COMP1)를 입력받아 턴오프되어 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달하지 않는다. 이때, 제2 스위치소자(N20)는 로직로우레벨의 제1 비교신호(COMP1)의 반전신호를 입력받아 턴온되어 접지전압(VSS)을 풀다운신호(PD)로 전달한다.
구동부(30)의 풀업소자(P30)는 로직로우레벨의 풀업신호(PU)를 입력받아 턴온되어 노드(nd30)를 풀업구동하여 내부전압(VINT)의 레벨을 상승시킨다. 이때, 풀다운소자(N30)는 로직로우레벨의 풀다운신호(PD)를 입력받아 턴오프되어 노드(nd30)를 풀다운구동하지 않는다.
다음으로, 내부전압(VINT)의 레벨이 제1 기준전압(VREF1)과 제1 오프셋전압(Voffset1)의 합보다 높고 제2 기준전압(VREF2)과 제2 오프셋전압(Voffset2)의 합보다 낮은 경우 제1 비교기(11)는 내부전압(VINT)과 제1 기준전압(VREF1)을 비교하여 로직하이레벨의 제1 비교신호(COMP1)를 생성하고, 제2 비교기(12)는 내부전압(VINT)과 제2 기준전압(VREF2)을 비교하여 로직로우레벨의 제2 비교신호(COMP2)를 생성한다.
제1 전달부(21)의 제1 전달게이트(T20)는 로직로우레벨의 제2 비교신호(COMP2)를 입력받아 턴온되어 로직하이레벨의 제1 비교신호(COMP1)를 풀업신호(PU)로 전달한다. 이때, 제1 스위치소자(P20)는 로직로우레벨의 제2 비교신호(COMP2)의 반전신호를 입력받아 턴오프되어 전원전압(VDD)을 풀업신호(PU)로 전달하지 않는다.
제2 전달부(22)의 제2 전달게이트(T21)는 로직하이레벨의 제1 비교신호(COMP1)를 입력받아 턴온되어 로직로우레벨의 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달한다. 이때, 제2 스위치소자(N20)는 로직하이레벨의 제1 비교신호(COMP1)의 반전신호를 입력받아 턴오프되어 접지전압(VSS)을 풀다운신호(PD)로 전달하지 않는다.
구동부(30)의 풀업소자(P30)는 로직하이레벨의 풀업신호(PU)를 입력받아 턴오프되어 노드(nd30)를 풀업구동하지 않는다. 이때, 풀다운소자(N30)는 로직로우레벨의 풀다운신호(PD)를 입력받아 턴오프되어 노드(nd30)를 풀다운구동하지 않는다. 즉, 풀업소자(P30) 및 풀다운소자(N30)가 모두 턴오프되어 내부전압(VINT)이 구동되지 않아 데드존(Dead Zone)이 형성된다.
다음으로, 내부전압(VINT)의 레벨이 제2 기준전압(VREF2)과 제2 오프셋전압(Voffset2)의 합보다 높은 경우 제1 비교기(11)는 내부전압(VINT)과 제1 기준전압(VREF1)을 비교하여 로직하이레벨의 제1 비교신호(COMP1)를 생성하고, 제2 비교기(12)는 내부전압(VINT)과 제2 기준전압(VREF2)을 비교하여 로직하이레벨의 제2 비교신호(COMP2)를 생성한다.
제1 전달부(21)의 제1 전달게이트(T20)는 로직하이레벨의 제2 비교신호(COMP2)를 입력받아 턴오프되어 로직하이레벨의 제1 비교신호(COMP1)를 풀업신호(PU)로 전달하지 않는다. 이때, 제1 스위치소자(P20)는 로직하이레벨의 제2 비교신호(COMP2)의 반전신호를 입력받아 턴온되어 전원전압(VDD)을 풀업신호(PU)로 전달한다.
제2 전달부(22)의 제2 전달게이트(T21)는 로직하이레벨의 제1 비교신호(COMP1)를 입력받아 턴온되어 로직하이레벨의 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달한다. 이때, 제2 스위치소자(N20)는 로직하이레벨의 제1 비교신호(COMP1)의 반전신호를 입력받아 턴오프되어 접지전압(VSS)을 풀다운신호(PD)로 전달하지 않는다.
구동부(30)의 풀업소자(P30)는 로직하이레벨의 풀업신호(PU)를 입력받아 턴오프되어 노드(nd30)를 풀업구동하지 않는다. 이때, 풀다운소자(N30)는 로직하이레벨의 풀다운신호(PD)를 입력받아 턴온되어 노드(nd30)를 풀다운구동하여 내부전압(VINT)의 레벨을 하강시킨다.
이와 같이 구성된 내부전압 생성회로의 동작을 도 3를 참고하여 살펴보되, PVT(Process Voltage Temperature)특성변화에 의해 생성되는 제1 오프셋전압(Voffset1)에 따라 변화된 제1 기준전압(VREF1)의 레벨과 제2 오프셋전압(Voffset2)에 따라 변화된 제2 기준전압(VREF2)의 레벨이 역전되는 경우를 살펴보면 다음과 같다.
우선, 내부전압(VINT)의 레벨이 제2 기준전압(VREF2)과 제2 오프셋전압(Voffset2)의 합보다 낮은 경우 제1 비교기(11)는 내부전압(VINT)과 제1 기준전압(VREF1)을 비교하여 로직로우레벨의 제1 비교신호(COMP1)를 생성하고, 제2 비교기(12)는 내부전압(VINT)과 제2 기준전압(VREF2)을 비교하여 로직로우레벨의 제2 비교신호(COMP2)를 생성한다.
제1 전달부(21)의 제1 전달게이트(T20)는 로직로우레벨의 제2 비교신호(COMP2)를 입력받아 턴온되어 로직로우레벨의 제1 비교신호(COMP1)를 풀업신호(PU)로 전달한다. 이때, 제1 스위치소자(P20)는 로직로우레벨의 제2 비교신호(COMP2)의 반전신호를 입력받아 턴오프되어 전원전압(VDD)을 풀업신호(PU)로 전달하지 않는다.
제2 전달부(22)의 제2 전달게이트(T21)는 로직로우레벨의 제1 비교신호(COMP1)를 입력받아 턴오프되어 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달하지 않는다. 이때, 제2 스위치소자(N20)는 로직로우레벨의 제1 비교신호(COMP1)의 반전신호를 입력받아 턴온되어 접지전압(VSS)을 풀다운신호(PD)로 전달한다.
구동부(30)의 풀업소자(P30)는 로직로우레벨의 풀업신호(PU)를 입력받아 턴온되어 노드(nd30)를 풀업구동하여 내부전압(VINT)의 레벨을 상승시킨다. 이때, 풀다운소자(N30)는 로직로우레벨의 풀다운신호(PD)를 입력받아 턴오프되어 노드(nd30)를 풀다운구동하지 않는다.
다음으로, 내부전압(VINT)의 레벨이 제2 기준전압(VREF2)과 제2 오프셋전압(Voffset2)의 합보다 높고 제1 기준전압(VREF1)과 제1 오프셋전압(Voffset1)의 합보다 낮은 경우 제1 비교기(11)는 내부전압(VINT)과 제1 기준전압(VREF1)을 비교하여 로직로우레벨의 제1 비교신호(COMP1)를 생성하고, 제2 비교기(12)는 내부전압(VINT)과 제2 기준전압(VREF2)을 비교하여 로직하이레벨의 제2 비교신호(COMP2)를 생성한다.
제1 전달부(21)의 제1 전달게이트(T20)는 로직하이레벨의 제2 비교신호(COMP2)를 입력받아 턴오프되어 로직로우레벨의 제1 비교신호(COMP1)를 풀업신호(PU)로 전달하지 않는다. 이때, 제1 스위치소자(P20)는 로직하이레벨의 제2 비교신호(COMP2)의 반전신호를 입력받아 턴온되어 전원전압(VDD)을 풀업신호(PU)로 전달한다.
제2 전달부(22)의 제2 전달게이트(T21)는 로직로우레벨의 제1 비교신호(COMP1)를 입력받아 턴오프되어 로직하이레벨의 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달하지 않는다. 이때, 제2 스위치소자(N20)는 로직로우레벨의 제1 비교신호(COMP1)의 반전신호를 입력받아 턴온되어 접지전압(VSS)을 풀다운신호(PD)로 전달한다.
구동부(30)의 풀업소자(P30)는 로직하이레벨의 풀업신호(PU)를 입력받아 턴오프되어 노드(nd30)를 풀업구동하지 않는다. 이때, 풀다운소자(N30)는 로직로우레벨의 풀다운신호(PD)를 입력받아 턴오프되어 노드(nd30)를 풀다운구동하지 않는다. 즉, 풀업소자(P30) 및 풀다운소자(N30)가 모두 턴오프되어 내부전압(VINT)이 구동되지 않아 데드존(Dead Zone)이 형성된다.
다음으로, 내부전압(VINT)의 레벨이 제1 기준전압(VREF1)과 제1 오프셋전압(Voffset1)의 합보다 높은 경우 제1 비교기(11)는 내부전압(VINT)과 제1 기준전압(VREF1)을 비교하여 로직하이레벨의 제1 비교신호(COMP1)를 생성하고, 제2 비교기(12)는 내부전압(VINT)과 제2 기준전압(VREF2)을 비교하여 로직하이레벨의 제2 비교신호(COMP2)를 생성한다.
제1 전달부(21)의 제1 전달게이트(T20)는 로직하이레벨의 제2 비교신호(COMP2)를 입력받아 턴오프되어 로직하이레벨의 제1 비교신호(COMP1)를 풀업신호(PU)로 전달하지 않는다. 이때, 제1 스위치소자(P20)는 로직하이레벨의 제2 비교신호(COMP2)의 반전신호를 입력받아 턴온되어 전원전압(VDD)을 풀업신호(PU)로 전달한다.
제2 전달부(22)의 제2 전달게이트(T21)는 로직하이레벨의 제1 비교신호(COMP1)를 입력받아 턴온되어 로직하이레벨의 제2 비교신호(COMP2)를 풀다운신호(PD)로 전달한다. 이때, 제2 스위치소자(N20)는 로직하이레벨의 제1 비교신호(COMP1)의 반전신호를 입력받아 턴오프되어 접지전압(VSS)을 풀다운신호(PD)로 전달하지 않는다.
구동부(30)의 풀업소자(P30)는 로직하이레벨의 풀업신호(PU)를 입력받아 턴오프되어 노드(nd30)를 풀업구동하지 않는다. 이때, 풀다운소자(N30)는 로직하이레벨의 풀다운신호(PD)를 입력받아 턴온되어 노드(nd30)를 풀다운구동하여 내부전압(VINT)의 레벨을 하강시킨다.
이상 살펴본 바와 같이, 본 실시예의 내부전압 생성회로는 기준전압들 간에 오프셋(off_set)이 발생하더라도 구동부(30)을 구동시키는 풀업신호(PU) 및 풀다운신호(PD)를 모두 디스에이블시켜 내부전압(VINT)이 구동되지 않도록 하고 있다. 따라서, 본 실시예의 내부전압 생성회로에서는 데드존이 사라지지 않고, 풀업소자(P30) 및 풀다운소자(N30)가 동시에 턴온되어 발생되는 단락전류를 제거할 수 있다.
10. 비교신호생성부 11. 제1 비교기
12. 제2 비교기 20. 전달부
21. 제1 전달부 22. 제2 전달부
30. 구동부

Claims (22)

  1. 내부전압과 제1 및 제2 기준전압을 비교하여 제1 및 제2 비교신호를 생성하는 비교신호생성부;
    상기 제2 비교신호에 응답하여 상기 제1 비교신호를 풀업신호로 전달하고, 상기 제1 비교신호에 응답하여 상기 제2 비교신호를 풀다운신호로 전달하되, 상기 제2 비교신호가 인에이블되는 경우 전원전압을 상기 풀업신호로 전달하고, 상기 제1 비교신호가 인에이블되는 경우 접지전압을 상기 풀다운신호로 전달하는 전달부; 및
    상기 풀업 및 풀다운신호에 응답하여 노드를 구동하여 상기 내부전압을 생성하는 구동부를 포함하는 내부전압 생성회로.
  2. 제 1 항에 있어서, 상기 비교신호생성부는
    상기 내부전압과 상기 제1 기준전압을 비교하여 상기 제1 비교신호를 생성하는 제1 비교기; 및
    상기 내부전압과 상기 제2 기준전압을 비교하여 상기 제2 비교신호를 생성하는 제2 비교기를 포함하는 내부전압 생성회로.
  3. 제 2 항에 있어서, 상기 제1 기준전압은 상기 제2 기준전압보다 낮은 레벨로 설정되는 내부전압 생성회로.
  4. 제 2 항에 있어서, 상기 제1 비교신호는 상기 내부전압이 상기 제1 기준전압보다 낮은 레벨인 경우 인에이블되는 내부전압 생성회로.
  5. 제 2 항에 있어서, 상기 제2 비교신호는 상기 내부전압이 상기 제2 기준전압보다 높은 레벨인 경우 인에이블되는 내부전압 생성회로.
  6. 제 3 항에 있어서, PVT특성변화에 의해 상기 제1 기준전압이 상기 제2 기준전압보다 높은 레벨을 갖고 상기 내부전압의 레벨이 상기 제1 및 제2 기준전압 사이의 레벨인 경우 상기 제1 및 제2 비교신호는 인에이블되는 내부전압 생성회로.
  7. 제 1 항에 있어서, 상기 전달부는
    상기 제2 비교신호에 응답하여 상기 제1 비교신호를 상기 풀업신호로 전달하거나, 전원전압을 상기 풀업신호로 전달하는 제1 전달부; 및
    상기 제1 비교신호에 응답하여 상기 제2 비교신호를 상기 풀다운신호로 전달하거나, 접지전압을 상기 풀다운신호로 전달하는 제2 전달부를 포함하는 내부전압 생성회로.
  8. 제 7 항에 있어서, 상기 제1 전달부는
    상기 제2 비교신호에 응답하여 상기 제1 비교신호를 상기 풀업신호로 전달하는 제1 전달게이트; 및
    상기 제2 비교신호에 응답하여 상기 전원전압을 상기 풀업신호로 전달하는 제1 스위치소자를 포함하는 내부전압 생성회로.
  9. 제 7 항에 있어서, 상기 제2 전달부는
    상기 제1 비교신호에 응답하여 상기 제2 비교신호를 상기 풀다운신호로 전달하는 제2 전달게이트; 및
    상기 제1 비교신호에 응답하여 상기 접지전압을 상기 풀다운신호로 전달하는 제2 스위치소자를 포함하는 내부전압 생성회로.
  10. 제 8 항에 있어서, 상기 풀업신호는 상기 제2 비교신호가 인에이블되면 디스에이블되는 신호인 내부전압 생성회로.
  11. 제 9 항에 있어서, 상기 풀다운신호는 상기 제1 비교신호가 인에이블되면 디스에이블되는 신호인 내부전압 생성회로.
  12. 제 1 항에 있어서, 상기 구동부는 상기 풀업신호가 인에이블되는 경우 상기 노드를 풀업구동하고, 상기 풀다운신호가 인에이블되는 경우 상기 노드를 풀다운구동하여 상기 내부전압을 생성하는 내부전압 생성회로.
  13. 내부전압과 제1 및 제2 기준전압을 비교하여 제1 및 제2 비교신호를 생성하는 비교신호생성부;
    상기 제2 비교신호에 응답하여 상기 제1 비교신호를 풀업신호로 전달하되, 상기 제2 비교신호가 인에이블되는 경우 전원전압을 상기 풀업신호로 전달하는 전달부; 및
    상기 풀업신호에 응답하여 노드를 구동하여 상기 내부전압을 생성하는 구동부를 포함하는 내부전압 생성회로.
  14. 제 13 항에 있어서, 상기 비교신호생성부는
    상기 내부전압과 상기 제1 기준전압을 비교하여 상기 제1 비교신호를 생성하는 제1 비교기; 및
    상기 내부전압과 상기 제2 기준전압을 비교하여 상기 제2 비교신호를 생성하는 제2 비교기를 포함하는 내부전압 생성회로.
  15. 제 14 항에 있어서, 상기 제1 기준전압은 상기 제2 기준전압보다 낮은 레벨로 설정되는 내부전압 생성회로.
  16. 제 14 항에 있어서, 상기 제1 비교신호는 상기 내부전압이 상기 제1 기준전압보다 낮은 레벨인 경우 인에이블되는 내부전압 생성회로.
  17. 제 14 항에 있어서, 상기 제2 비교신호는 상기 내부전압이 상기 제2 기준전압보다 높은 레벨인 경우 인에이블되는 내부전압 생성회로.
  18. 제 15 항에 있어서, PVT특성변화에 의해 상기 제1 기준전압이 상기 제2 기준전압보다 높은 레벨을 갖고 상기 내부전압의 레벨이 상기 제1 및 제2 기준전압 사이의 레벨인 경우 상기 제1 및 제2 비교신호는 인에이블되는 내부전압 생성회로.
  19. 제 13 항에 있어서, 상기 전달부는
    상기 제2 비교신호에 응답하여 상기 제1 비교신호를 상기 풀업신호로 전달하는 제1 전달게이트; 및
    상기 제2 비교신호에 응답하여 상기 전원전압을 상기 풀업신호로 전달하는 제1 스위치소자를 포함하는 내부전압 생성회로.
  20. 제 19 항에 있어서, 상기 전달부는
    상기 제1 비교신호에 응답하여 상기 제2 비교신호를 풀다운신호로 전달하는 제2 전달게이트; 및
    상기 제1 비교신호에 응답하여 상기 접지전압을 상기 풀다운신호로 전달하는 제2 스위치소자를 더 포함하는 내부전압 생성회로.
  21. 제 20 항에 있어서, 상기 구동부는 상기 풀업신호가 인에이블되는 경우 상기 노드를 풀업구동하는 내부전압 생성회로.
  22. 제 21 항에 있어서, 상기 구동부는 상기 풀다운신호가 인에이블되는 경우 상기 노드를 풀다운구동하는 내부전압 생성회로.
KR1020110145226A 2011-12-28 2011-12-28 내부전압 생성회로 KR20130076584A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110145226A KR20130076584A (ko) 2011-12-28 2011-12-28 내부전압 생성회로
US13/491,160 US20130169354A1 (en) 2011-12-28 2012-06-07 Internal voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110145226A KR20130076584A (ko) 2011-12-28 2011-12-28 내부전압 생성회로

Publications (1)

Publication Number Publication Date
KR20130076584A true KR20130076584A (ko) 2013-07-08

Family

ID=48694357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110145226A KR20130076584A (ko) 2011-12-28 2011-12-28 내부전압 생성회로

Country Status (2)

Country Link
US (1) US20130169354A1 (ko)
KR (1) KR20130076584A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233509B2 (en) 2020-05-19 2022-01-25 SK Hynix Inc. Semiconductor systems and electronic systems

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974347A (ja) * 1995-06-26 1997-03-18 Mitsubishi Electric Corp Ｍｏｓ集積回路
KR100762873B1 (ko) * 2003-06-10 2007-10-08 주식회사 하이닉스반도체 내부 전압 발생기
US7106644B2 (en) * 2003-12-01 2006-09-12 Elite Semiconductor Memory Technology, Inc. Memory device and method for burn-in test
KR100633598B1 (ko) * 2004-03-24 2006-10-12 창원대학교 산학협력단 하프 전원 전압 발생 회로
KR100688539B1 (ko) * 2005-03-23 2007-03-02 삼성전자주식회사 내부전압 발생기
JP4920398B2 (ja) * 2006-12-20 2012-04-18 株式会社東芝 電圧発生回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233509B2 (en) 2020-05-19 2022-01-25 SK Hynix Inc. Semiconductor systems and electronic systems

Also Published As

Publication number Publication date
US20130169354A1 (en) 2013-07-04

Similar Documents

Publication Publication Date Title
US7982530B2 (en) Internal voltage generating apparatus and method for controlling the same
US20100182867A1 (en) Internal voltage generating circuit of semiconductor memory device
US7382677B2 (en) Memory device having internal voltage supply providing improved power efficiency during active mode of memory operation
US8212609B2 (en) Internal voltage generation circuit
KR101226275B1 (ko) 내부전압생성회로
US9136018B2 (en) Internal voltage generation circuits
KR20130076584A (ko) 내부전압 생성회로
KR101020297B1 (ko) 워드라인 구동회로
US9459638B2 (en) Internal voltage generation circuit for adjusting internal voltage signal based on received bulk voltage signal, an upper limit reference voltage signal, and a lower limit reference voltage signal
US9190119B2 (en) Semiconductor devices having multi-channel regions and semiconductor systems including the same
US8390368B2 (en) Internal voltage generating circuit
KR20130064990A (ko) 기준전압생성회로 및 이를 이용한 내부전압생성회로
KR100746616B1 (ko) 스윙폭조절회로 및 이를 이용한 고전압 펌핑회로
KR101897239B1 (ko) 내부전압생성회로
KR20180047209A (ko) 레퍼런스 선택 회로
US9299413B1 (en) Semiconductor systems
US9019781B2 (en) Internal voltage generation circuit
US9543827B2 (en) Internal voltage generation circuits
KR20110097479A (ko) 내부전압생성회로
KR100818097B1 (ko) 전원 발생 회로
KR101020292B1 (ko) 내부전압 조절회로
US9515654B2 (en) Semiconductor apparatus
KR20110023115A (ko) 내부전압감지회로 및 이를 이용한 파워업신호 생성회로
KR20140080386A (ko) 내부전압 생성회로
KR20100041239A (ko) 내부전압 생성회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid