JPH07225626A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH07225626A JPH07225626A JP1840094A JP1840094A JPH07225626A JP H07225626 A JPH07225626 A JP H07225626A JP 1840094 A JP1840094 A JP 1840094A JP 1840094 A JP1840094 A JP 1840094A JP H07225626 A JPH07225626 A JP H07225626A
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- mosfet
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Abstract
(57)【要約】
【目的】 製造プロセス等によるＭＯＳＦＥＴの閾値電
圧の変化、あるいは電源電圧の変動により、基準電圧に
変化が生じるのを抑制することができる基準電圧発生回
路を提供する。 【構成】 電源電圧Ｖcc端子に一端が接続された抵抗２
と、この抵抗２の他端と接地電圧Ｖss端子との間に両端
が接続され、ゲートが電源電圧Ｖcc端子と抵抗２との接
続ノードに接続されたＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ
の両端に並列に接続されＭＯＳＦＥＴ１と閾値電圧及び
寸法が等しいＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ１及びＭ
ＯＳＦＥＴ３の閾値電圧の約２倍の電圧を発生してＭＯ
ＳＦＥＴ３のゲートに印加する定電圧回路６，４及び５
とを備える。
圧の変化、あるいは電源電圧の変動により、基準電圧に
変化が生じるのを抑制することができる基準電圧発生回
路を提供する。 【構成】 電源電圧Ｖcc端子に一端が接続された抵抗２
と、この抵抗２の他端と接地電圧Ｖss端子との間に両端
が接続され、ゲートが電源電圧Ｖcc端子と抵抗２との接
続ノードに接続されたＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ
の両端に並列に接続されＭＯＳＦＥＴ１と閾値電圧及び
寸法が等しいＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ１及びＭ
ＯＳＦＥＴ３の閾値電圧の約２倍の電圧を発生してＭＯ
ＳＦＥＴ３のゲートに印加する定電圧回路６，４及び５
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に関
する。
する。
【０００２】
【従来の技術】従来の基準電圧発生回路には、例えば特
開昭５４−１５２１３８号公報に開示されたものがあ
る。この回路は、図２に示されるように電源電圧Ｖcc端
子と接地電圧Ｖss端子との間に、抵抗２とＮチャネルＭ
ＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴとい
う）１とが直列に接続され、ＭＯＳＦＥＴ１のゲートに
は電源電圧Ｖccが印加されている。そして、抵抗２とＭ
ＯＳＦＥＴ１のドレインとの間に出力端子１１が接続さ
れ基準電圧Ｖref が出力される。
開昭５４−１５２１３８号公報に開示されたものがあ
る。この回路は、図２に示されるように電源電圧Ｖcc端
子と接地電圧Ｖss端子との間に、抵抗２とＮチャネルＭ
ＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴとい
う）１とが直列に接続され、ＭＯＳＦＥＴ１のゲートに
は電源電圧Ｖccが印加されている。そして、抵抗２とＭ
ＯＳＦＥＴ１のドレインとの間に出力端子１１が接続さ
れ基準電圧Ｖref が出力される。
【０００３】また、特公平５−６７９６４号公報には図
３のような基準電圧発生回路が開示されている。
３のような基準電圧発生回路が開示されている。
【０００４】この回路は、図２の回路において出力端子
１１と接地電圧Ｖss端子との間に抵抗１２をさらに付加
したものに相当する。
１１と接地電圧Ｖss端子との間に抵抗１２をさらに付加
したものに相当する。
【０００５】
【発明が解決しようとする課題】しかし、従来の基準電
圧発生回路にはいずれも次のような問題があった。
圧発生回路にはいずれも次のような問題があった。
【０００６】ＭＯＳＦＥＴ１の閾値電圧は、製造プロセ
スや温度の変動により変化する。ＭＯＳＦＥＴ１の閾値
電圧が変化した場合、従来は出力端子１１から出力され
る基準電圧Ｖref に変化が生じないように抑制すること
ができなかった。
スや温度の変動により変化する。ＭＯＳＦＥＴ１の閾値
電圧が変化した場合、従来は出力端子１１から出力され
る基準電圧Ｖref に変化が生じないように抑制すること
ができなかった。
【０００７】本発明は上記事情に鑑みてなされたもの
で、ＭＯＳＦＥＴの閾値電圧が変化した場合でも、基準
電圧に変化が生じるのを抑制することができる基準電圧
発生回路を提供することを目的とする。
で、ＭＯＳＦＥＴの閾値電圧が変化した場合でも、基準
電圧に変化が生じるのを抑制することができる基準電圧
発生回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の基準電圧発生回
路は、第１の電源電圧端子に一端が接続された抵抗と、
前記抵抗の他端と第２の電源電圧端子との間に両端が接
続され、ゲートが前記第１の電源電圧端子に接続された
一導電型の第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦ
ＥＴの両端に両端が並列に接続され、前記第１のＭＯＳ
ＦＥＴと閾値電圧と寸法が等しい一導電型の第２のＭＯ
ＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴの閾値電
圧の約２倍の電圧を発生し、この電圧を前記第２のＭＯ
ＳＦＥＴのゲートに印加する定電圧回路とを備えてい
る。
路は、第１の電源電圧端子に一端が接続された抵抗と、
前記抵抗の他端と第２の電源電圧端子との間に両端が接
続され、ゲートが前記第１の電源電圧端子に接続された
一導電型の第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦ
ＥＴの両端に両端が並列に接続され、前記第１のＭＯＳ
ＦＥＴと閾値電圧と寸法が等しい一導電型の第２のＭＯ
ＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴの閾値電
圧の約２倍の電圧を発生し、この電圧を前記第２のＭＯ
ＳＦＥＴのゲートに印加する定電圧回路とを備えてい
る。
【０００９】ここで、前記定電圧回路は、前記第１の電
源電圧端子に一端が接続された第１の抵抗と、前記第１
の抵抗の他端と前記第２の電源電圧端子との間に直列に
接続され、ゲートがドレインにそれぞれ接続され前記第
１及び第２のＭＯＳＦＥＴの閾値電圧と等しい閾値電圧
を有する一導電型の第３及び第４のＭＯＳＦＥＴとを備
え、前記第１の抵抗の他端と前記第３のＭＯＳＦＥＴの
一端とを接続するノードが前記第２のＭＯＳＦＥＴのゲ
ートに接続されていてもよい。
源電圧端子に一端が接続された第１の抵抗と、前記第１
の抵抗の他端と前記第２の電源電圧端子との間に直列に
接続され、ゲートがドレインにそれぞれ接続され前記第
１及び第２のＭＯＳＦＥＴの閾値電圧と等しい閾値電圧
を有する一導電型の第３及び第４のＭＯＳＦＥＴとを備
え、前記第１の抵抗の他端と前記第３のＭＯＳＦＥＴの
一端とを接続するノードが前記第２のＭＯＳＦＥＴのゲ
ートに接続されていてもよい。
【００１０】
【作用】第１のＭＯＳＦＥＴの閾値が変化すると、この
第１のＭＯＳＦＥＴに流れる電流が変化する。また、第
１の電源電圧と第２の電源電圧との電位差が相対的に変
動した場合にも、第１のＭＯＳＦＥＴに流れる電流が変
化する。第１のＭＯＳＦＥＴに流れる電流が増加又は減
少すると、この増加又は減少分を相殺するように、第１
のＭＯＳＦＥＴと並列に接続された第２のＭＯＳＦＥＴ
に流れる電流が変化する。これにより、抵抗と第１のＭ
ＯＳＦＥＴとの接続ノードから発生される基準電圧が変
化することを抑制することができる。
第１のＭＯＳＦＥＴに流れる電流が変化する。また、第
１の電源電圧と第２の電源電圧との電位差が相対的に変
動した場合にも、第１のＭＯＳＦＥＴに流れる電流が変
化する。第１のＭＯＳＦＥＴに流れる電流が増加又は減
少すると、この増加又は減少分を相殺するように、第１
のＭＯＳＦＥＴと並列に接続された第２のＭＯＳＦＥＴ
に流れる電流が変化する。これにより、抵抗と第１のＭ
ＯＳＦＥＴとの接続ノードから発生される基準電圧が変
化することを抑制することができる。
【００１１】ここで、定電圧回路が第１の抵抗と第３及
び第４のＭＯＳＦＥＴとを備える場合、第１の抵抗と、
第３及び第４のＭＯＳＦＥＴの持つ導通抵抗との比で分
割される一定の電圧が第２のＭＯＳＦＥＴのゲートに印
加される。
び第４のＭＯＳＦＥＴとを備える場合、第１の抵抗と、
第３及び第４のＭＯＳＦＥＴの持つ導通抵抗との比で分
割される一定の電圧が第２のＭＯＳＦＥＴのゲートに印
加される。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】先ず、第１の実施例による基準電圧発生回
路の構成を図１に示す。
路の構成を図１に示す。
【００１４】電源電圧Ｖcc端子と接地電圧Ｖss端子との
間に、抵抗２とＮチャネル型ＭＯＳＦＥＴ１とが直列に
接続され、ＭＯＳＦＥＴ１のゲートには電源電圧Ｖccが
印加されている。そして、抵抗２とＭＯＳＦＥＴ１のド
レインとを接続するノードＡに出力端子１１が接続され
基準電圧Ｖref が出力される。
間に、抵抗２とＮチャネル型ＭＯＳＦＥＴ１とが直列に
接続され、ＭＯＳＦＥＴ１のゲートには電源電圧Ｖccが
印加されている。そして、抵抗２とＭＯＳＦＥＴ１のド
レインとを接続するノードＡに出力端子１１が接続され
基準電圧Ｖref が出力される。
【００１５】さらに、本実施例ではノードＡと接地電圧
Ｖss端子との間に、ＭＯＳＦＥＴ１と並列にＮチャネル
型ＭＯＳＦＥＴ３が接続されている。このＭＯＳＦＥＴ
３は、ＭＯＳＦＥＴ１と閾値電圧と寸法が等しい。
Ｖss端子との間に、ＭＯＳＦＥＴ１と並列にＮチャネル
型ＭＯＳＦＥＴ３が接続されている。このＭＯＳＦＥＴ
３は、ＭＯＳＦＥＴ１と閾値電圧と寸法が等しい。
【００１６】ＭＯＳＦＥＴ１のゲートには、一定の電圧
を出力する定電圧回路の出力ノードＢが接続されてい
る。この定電圧回路は、電源電圧Ｖcc端子と接地電圧Ｖ
ss端子との間に、抵抗６と、Ｎチャネル型ＭＯＳＦＥＴ
４及び５とが直列に接続されている。ここで、ＭＯＳＦ
ＥＴ４及び５は、それぞれゲートがドレインに接続され
ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ３と同じ閾値電圧を有
する。抵抗６と、ＭＯＳＦＥＴ４のドレインとを接続す
るノードＢから、一定の電圧が発生されてＭＯＳＦＥＴ
３のゲートに印加される。
を出力する定電圧回路の出力ノードＢが接続されてい
る。この定電圧回路は、電源電圧Ｖcc端子と接地電圧Ｖ
ss端子との間に、抵抗６と、Ｎチャネル型ＭＯＳＦＥＴ
４及び５とが直列に接続されている。ここで、ＭＯＳＦ
ＥＴ４及び５は、それぞれゲートがドレインに接続され
ＭＯＳＦＥＴ１及びＭＯＳＦＥＴ３と同じ閾値電圧を有
する。抵抗６と、ＭＯＳＦＥＴ４のドレインとを接続す
るノードＢから、一定の電圧が発生されてＭＯＳＦＥＴ
３のゲートに印加される。
【００１７】この実施例では、ＭＯＳＦＥＴ１と並列に
閾値電圧と寸法が等しいＭＯＳＦＥＴ３が設けられてお
り、このＭＯＳＦＥＴ３のゲートにＭＯＳＦＥＴ１及び
ＭＯＳＦＥＴ３の閾値電圧の２倍の電圧が印加されてい
る点に特徴がある。製造プロセスの変動や温度変化によ
りＭＯＳＦＥＴ１の閾値電圧が変化すると、ＭＯＳＦＥ
Ｔ１に流れる電流が増加または減少する。しかし、ＭＯ
ＳＦＥＴ３に流れる電流が、この増加分又は減少分を相
殺するように変化するので、結果的に出力端子Ａから出
力される基準電圧Ｖref は一定に保たれる。このような
作用について以下に詳述する。
閾値電圧と寸法が等しいＭＯＳＦＥＴ３が設けられてお
り、このＭＯＳＦＥＴ３のゲートにＭＯＳＦＥＴ１及び
ＭＯＳＦＥＴ３の閾値電圧の２倍の電圧が印加されてい
る点に特徴がある。製造プロセスの変動や温度変化によ
りＭＯＳＦＥＴ１の閾値電圧が変化すると、ＭＯＳＦＥ
Ｔ１に流れる電流が増加または減少する。しかし、ＭＯ
ＳＦＥＴ３に流れる電流が、この増加分又は減少分を相
殺するように変化するので、結果的に出力端子Ａから出
力される基準電圧Ｖref は一定に保たれる。このような
作用について以下に詳述する。
【００１８】ＭＯＳＦＥＴ１に流れる電流をｉ1 、抵抗
２に流れる電流をｉ2 、ＭＯＳＦＥＴ３に流れる電流を
ｉ3 とすると、ノードＡにおいて次の（１）式が成り立
つ。
２に流れる電流をｉ2 、ＭＯＳＦＥＴ３に流れる電流を
ｉ3 とすると、ノードＡにおいて次の（１）式が成り立
つ。
【００１９】但し、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ３は
３極管動作をしているものとする。 ｉ2 ＝ｉ1 ＋ｉ3 （１） さらに、電流ｉ1 ，ｉ2 ，及びｉ3 についてそれぞれ以
下の（２）〜（４）式が成り立つ。
３極管動作をしているものとする。 ｉ2 ＝ｉ1 ＋ｉ3 （１） さらに、電流ｉ1 ，ｉ2 ，及びｉ3 についてそれぞれ以
下の（２）〜（４）式が成り立つ。
【００２０】 ｉ1 ＝−β〔Ｖref −２（Ｖcc−Ｖth）〕・Ｖref ／２ （２） ｉ2 ＝（Ｖcc−Ｖref ）／Ｒ2 （３） ｉ3 ＝−β〔Ｖref −２（ＶB −Ｖth）〕・Ｖref ／２ （４） 但し、Ｒ2 は抵抗２の抵抗値、βは、ＭＯＳＦＥＴ１及
び３の大きさであって、以下の（５）式で表されるもの
とする。
び３の大きさであって、以下の（５）式で表されるもの
とする。
【００２１】 β＝Ｗ・εox・μ／（Ｌ・ｔox） （５） 但し、ＬはＭＯＳＦＥＴ１及び３のゲート長 ＷはＭＯＳＦＥＴ１及び３のゲート幅 εoxはゲート酸化膜の誘電率 ｔoxはゲート酸化膜の膜厚 μは移動度 とする。
【００２２】（２）〜（４）式を（１）に代入すると、 （Ｖcc−Ｖref ）／Ｒ2 ＝−β〔Ｖref −２（Ｖcc−Ｖth）〕・Ｖref ／２ −β〔Ｖref −２（ＶB −Ｖth）〕・Ｖref ／２ （６） （６）式の両辺をＶccで微分すると、 ΔＶcc／Ｒ2 ＝β・Ｖref ・ΔＶcc よって、抵抗Ｒ2 は、 Ｒ2 ＝１／（β・Ｖref ） （７） 抵抗Ｒ2 の抵抗値を（７）式のように設定すると、
（６）式は電源電圧Ｖccの変動に対して無関係に成立す
ることになる。
（６）式は電源電圧Ｖccの変動に対して無関係に成立す
ることになる。
【００２３】さらに、（６）式の両辺を閾値電圧Ｖthに
より微分すると、 ０＝−β・Ｖref ・ｄＶth＋β（ｍ−１）Ｖref ・ｄＶth （８） 但し、ｍは ｍ＝ＶB ／Ｖth （９） とする。
より微分すると、 ０＝−β・Ｖref ・ｄＶth＋β（ｍ−１）Ｖref ・ｄＶth （８） 但し、ｍは ｍ＝ＶB ／Ｖth （９） とする。
【００２４】（８）式より、 ｍ＝２ （１０） となる。
【００２５】よって、（９）及び（１０）式より、ＶB
＝２・Ｖthのとき、（６）式は閾値電圧Ｖthの変化とは
無関係に成立することになる。
＝２・Ｖthのとき、（６）式は閾値電圧Ｖthの変化とは
無関係に成立することになる。
【００２６】また、ＶB ＝２・Ｖth且つ１／Ｒ2 ＝β・
Ｖref のとき（６）式は常に成立する。
Ｖref のとき（６）式は常に成立する。
【００２７】このように、ＭＯＳＦＥＴ３のゲートに印
加されるノードＢの出力電圧が、ＭＯＳＦＥＴ１及び３
の閾値電圧Ｖthの２倍であれば、電源電圧Ｖccの変動及
びＭＯＳＦＥＴ１及び３の閾値電圧Ｖthの変化の影響を
受けずに基準電圧Ｖref が一定に保たれる。
加されるノードＢの出力電圧が、ＭＯＳＦＥＴ１及び３
の閾値電圧Ｖthの２倍であれば、電源電圧Ｖccの変動及
びＭＯＳＦＥＴ１及び３の閾値電圧Ｖthの変化の影響を
受けずに基準電圧Ｖref が一定に保たれる。
【００２８】２Ｖthの出力電圧は、図１に示されたよう
な抵抗６と、ＭＯＳＦＥＴ４及び５から成る定電圧回路
を用いることで容易に得られる。即ち、ゲートとドレイ
ンをそれぞれ接続した２つのＭＯＳＦＥＴ４及び５を直
列に接続したダイオード回路と、抵抗６とを、電源電圧
Ｖcc端子と接地電圧Ｖss端子との間に直列に接続するこ
とで、接続ノードＢから２Ｖthが出力される。
な抵抗６と、ＭＯＳＦＥＴ４及び５から成る定電圧回路
を用いることで容易に得られる。即ち、ゲートとドレイ
ンをそれぞれ接続した２つのＭＯＳＦＥＴ４及び５を直
列に接続したダイオード回路と、抵抗６とを、電源電圧
Ｖcc端子と接地電圧Ｖss端子との間に直列に接続するこ
とで、接続ノードＢから２Ｖthが出力される。
【００２９】また、このときの基準電圧Ｖref は、
（７）式より、 Ｖref ＝１／（Ｒ2 ・β） （１１） で表される。
（７）式より、 Ｖref ＝１／（Ｒ2 ・β） （１１） で表される。
【００３０】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、実施例では定電
圧回路が一つの抵抗６と、ゲートとドレインとが接続さ
れた二つのＭＯＳＦＥＴ４及び５とで構成されている
が、この構成には限定されない。第２のＭＯＳＦＥＴ３
のゲートに閾値電圧の約２倍の電圧を印加し得るもので
あればよい。
発明を限定するものではない。例えば、実施例では定電
圧回路が一つの抵抗６と、ゲートとドレインとが接続さ
れた二つのＭＯＳＦＥＴ４及び５とで構成されている
が、この構成には限定されない。第２のＭＯＳＦＥＴ３
のゲートに閾値電圧の約２倍の電圧を印加し得るもので
あればよい。
【００３１】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路は、第１のＭＯＳＦＥＴの閾値が変化したり電
源電圧が変動した場合、第１のＭＯＳＦＥＴに流れる電
流が変化した分を相殺するように、第１のＭＯＳＦＥＴ
と並列に接続された第２のＭＯＳＦＥＴに流れる電流が
変化するため、出力する基準電圧に変化が生じることを
抑制することができる。
発生回路は、第１のＭＯＳＦＥＴの閾値が変化したり電
源電圧が変動した場合、第１のＭＯＳＦＥＴに流れる電
流が変化した分を相殺するように、第１のＭＯＳＦＥＴ
と並列に接続された第２のＭＯＳＦＥＴに流れる電流が
変化するため、出力する基準電圧に変化が生じることを
抑制することができる。
【図１】本発明の第１の実施例による基準電圧発生回路
の構成を示した回路図。
の構成を示した回路図。
【図２】従来の基準電圧発生回路の構成を示した回路
図。
図。
【図３】従来の他の基準電圧発生回路の構成を示した回
路図。
路図。
１，３〜５ Ｎチャネル型ＭＯＳＦＥＴ ２，６ 抵抗 １１ 出力端子
Claims (2)
- 【請求項１】第１の電源電圧端子に一端が接続された抵
抗と、 前記抵抗の他端と第２の電源電圧端子との間に両端が接
続され、ゲートが前記第１の電源電圧端子に接続された
一導電型の第１のＭＯＳ型電界効果トランジスタと、 前記第１のＭＯＳ型電界効果トランジスタの両端に両端
が並列に接続され、前記第１のＭＯＳ型電界効果トラン
ジスタと閾値電圧及び寸法が等しい一導電型の第２のＭ
ＯＳ型電界効果トランジスタと、 前記第１及び第２のＭＯＳ型電界効果トランジスタの閾
値電圧の約２倍の電圧を発生し、この電圧を前記第２の
ＭＯＳ型電界効果トランジスタのゲートに印加する定電
圧回路とを備えたことを特徴とする基準電圧発生回路。 - 【請求項２】前記定電圧回路は、 前記第１の電源電圧端子に一端が接続された第１の抵抗
と、 前記第１の抵抗の他端と前記第２の電源電圧端子との間
に直列に接続され、ゲートがドレインにそれぞれ接続さ
れ前記第１及び第２のＭＯＳＦＥＴの閾値電圧と同じ閾
値電圧を有する一導電型の第３及び第４のＭＯＳ型電界
効果トランジスタとを備え、 前記第１の抵抗の他端と前記第３のＭＯＳ型電界効果ト
ランジスタの一端とを接続するノードが前記第２のＭＯ
Ｓ型電界効果トランジスタのゲートに接続されているこ
とを特徴とする請求項１記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1840094A JPH07225626A (ja) | 1994-02-15 | 1994-02-15 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1840094A JPH07225626A (ja) | 1994-02-15 | 1994-02-15 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225626A true JPH07225626A (ja) | 1995-08-22 |
Family
ID=11970645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1840094A Pending JPH07225626A (ja) | 1994-02-15 | 1994-02-15 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07225626A (ja) |
-
1994
- 1994-02-15 JP JP1840094A patent/JPH07225626A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040106 Free format text: JAPANESE INTERMEDIATE CODE: A02 |