JPH05113771A - 液晶表示装置用のレベルシフタ回路 - Google Patents
液晶表示装置用のレベルシフタ回路Info
- Publication number
- JPH05113771A JPH05113771A JP27560391A JP27560391A JPH05113771A JP H05113771 A JPH05113771 A JP H05113771A JP 27560391 A JP27560391 A JP 27560391A JP 27560391 A JP27560391 A JP 27560391A JP H05113771 A JPH05113771 A JP H05113771A
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- JP
- Japan
- Prior art keywords
- level shifter
- shifter circuit
- liquid crystal
- display device
- crystal display
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- Pending
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 液晶表示装置用のレベルシフタ回路におい
て、入力トランジスタのオン抵抗を減少させるためにチ
ップ面積を増加することなく、低電圧系の電源電圧を引
き下げることを可能にする。 【構成】 低電圧系電源電圧ＶDDに接続されたＰＭＯＳ
トランジスタ１，２と高電圧系電源電圧ＶEEに接続され
たＮＭＯＳトランジスタ３，４との間にドリフト層で構
成した抵抗７，８が夫々挿入される。ＶDDを低くするこ
とによりトランジスタ１，２のオン抵抗が増加しても、
抵抗７，８により次段中耐圧ロジック部に出力される電
圧のレベルを調整して、応答速度の低下及び状態遷移期
間の増加による消費電流の増加が防止される。
て、入力トランジスタのオン抵抗を減少させるためにチ
ップ面積を増加することなく、低電圧系の電源電圧を引
き下げることを可能にする。 【構成】 低電圧系電源電圧ＶDDに接続されたＰＭＯＳ
トランジスタ１，２と高電圧系電源電圧ＶEEに接続され
たＮＭＯＳトランジスタ３，４との間にドリフト層で構
成した抵抗７，８が夫々挿入される。ＶDDを低くするこ
とによりトランジスタ１，２のオン抵抗が増加しても、
抵抗７，８により次段中耐圧ロジック部に出力される電
圧のレベルを調整して、応答速度の低下及び状態遷移期
間の増加による消費電流の増加が防止される。
Description
【０００１】
【産業上の利用分野】本発明は、単純ドットマトリック
ス液晶表示装置用のレベルシフタ回路に関する。
ス液晶表示装置用のレベルシフタ回路に関する。
【０００２】
【従来の技術】単純ドットマトリックス液晶駆動装置に
含まれており低電圧（３Ｖ以下）系信号を高電圧（２５
Ｖ以上）系信号に変換して出力するレベルシフタ回路と
しては、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタと呼ぶ）２個とＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）２個の計
４個のＭＯＳトランジスタで構成されたものが一般的で
ある。
含まれており低電圧（３Ｖ以下）系信号を高電圧（２５
Ｖ以上）系信号に変換して出力するレベルシフタ回路と
しては、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタと呼ぶ）２個とＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）２個の計
４個のＭＯＳトランジスタで構成されたものが一般的で
ある。
【０００３】図４は、従来の液晶表示装置用レベルシフ
タ回路の回路図であり、ＰウェルＮ基板の場合を示す。
タ回路の回路図であり、ＰウェルＮ基板の場合を示す。
【０００４】図において、１１，１２はＰＭＯＳトラン
ジスタ、１３，１４はＮＭＯＳトランジスタである。１
５及び１６はインバータ、ＶDDは低電圧系電源電圧、Ｖ
EEは高電圧系電源電圧である。図５は、ＮウェルＰ基板
の場合の回路図を示しているが、図４の回路と同様に動
作するものであるから、図４を参照してレベルシフタ回
路の動作を説明する。
ジスタ、１３，１４はＮＭＯＳトランジスタである。１
５及び１６はインバータ、ＶDDは低電圧系電源電圧、Ｖ
EEは高電圧系電源電圧である。図５は、ＮウェルＰ基板
の場合の回路図を示しているが、図４の回路と同様に動
作するものであるから、図４を参照してレベルシフタ回
路の動作を説明する。
【０００５】低電圧系の入力信号は、インバータ１５、
更にはインバータ１６により反転され、レベルの相異な
る信号としてそれぞれＰＭＯＳトランジスタ１１，１２
のゲートに入力される。
更にはインバータ１６により反転され、レベルの相異な
る信号としてそれぞれＰＭＯＳトランジスタ１１，１２
のゲートに入力される。
【０００６】これにより、ＰＭＯＳトランジスタ１１，
１２の一方がオン、他方がオフとなり、これに応じてＭ
ＯＳトランジスタ１３，１４の一方がオンとなる。この
回路では、入力信号がローレベル（グランドレベル）の
場合、トランジスタ１１がオフ、トランジスタ１２がオ
ンとなるので、トランジスタ１３がオン、トランジスタ
１４がオフとなり、従って電圧ＶEEが次段中耐圧ロジッ
ク部に出力される。また、入力信号がハイレベル、即ち
ＶDDのときは、電圧ＶDDが出力される。
１２の一方がオン、他方がオフとなり、これに応じてＭ
ＯＳトランジスタ１３，１４の一方がオンとなる。この
回路では、入力信号がローレベル（グランドレベル）の
場合、トランジスタ１１がオフ、トランジスタ１２がオ
ンとなるので、トランジスタ１３がオン、トランジスタ
１４がオフとなり、従って電圧ＶEEが次段中耐圧ロジッ
ク部に出力される。また、入力信号がハイレベル、即ち
ＶDDのときは、電圧ＶDDが出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方式では、装置を低消費電力化する目的で低
電圧系電源電圧ＶDDを低下させた場合、入力信号も低下
するのでＭＯＳトランジスタ１１，１２のオン抵抗が増
加する。従ってこの場合、次段中耐圧ロジック部のゲー
ト容量を充放電する時間が長くなり、レベルシフタ回路
の応答スピードの低下を招くとともに、状態遷移期間が
長くなるので消費電流も増大するという問題がある。
うな従来の方式では、装置を低消費電力化する目的で低
電圧系電源電圧ＶDDを低下させた場合、入力信号も低下
するのでＭＯＳトランジスタ１１，１２のオン抵抗が増
加する。従ってこの場合、次段中耐圧ロジック部のゲー
ト容量を充放電する時間が長くなり、レベルシフタ回路
の応答スピードの低下を招くとともに、状態遷移期間が
長くなるので消費電流も増大するという問題がある。
【０００８】これに対処するには、ＭＯＳトランジスタ
１１，１２のチャネル幅を増加させ、オン抵抗を減少さ
せる必要がある。いまＭＯＳトランジスタ１１，１２の
チャネル幅をＷ、ゲート電圧をＶGSとし、より低い低電
圧系電源電圧ＶDD′を想定した場合のチャネル幅、ゲー
ト電圧をそれぞれをＷ′、ＶGS′とすると、低電圧系電
源電圧値にかかわりなく同一応答特性を得るためには、
次式が成立しなくてはならない。
１１，１２のチャネル幅を増加させ、オン抵抗を減少さ
せる必要がある。いまＭＯＳトランジスタ１１，１２の
チャネル幅をＷ、ゲート電圧をＶGSとし、より低い低電
圧系電源電圧ＶDD′を想定した場合のチャネル幅、ゲー
ト電圧をそれぞれをＷ′、ＶGS′とすると、低電圧系電
源電圧値にかかわりなく同一応答特性を得るためには、
次式が成立しなくてはならない。
【０００９】 Ｗ′＝｛（ＶGS−ＶTH）／（ＶGS′−ＶTH）｝・Ｗ 但し、ＶTHは低電圧系信号をゲートに入力しているＭＯ
Ｓトランジスタ１１，１２しきい値電圧である。
Ｓトランジスタ１１，１２しきい値電圧である。
【００１０】従って、ＶTH＝１．０Ｖとした場合、ＶGS
＝ＶDD、ＶGS′＝ＶDD′であるから、低電圧系電源電圧
が３Ｖの時には、これが５Ｖの時と比較して倍のチャネ
ル幅が必要となる。一般的にはＷは１００ミクロン以上
であるので、低電圧系電源電圧を５Ｖから３ボルトに引
き下げる場合、Ｗ′は２００ミクロン以上にもなる。液
晶ドライバの場合は、レベルシフタ回路を配すべき出力
の数が多いため、大幅なチップ面積の増加が必要とな
る。
＝ＶDD、ＶGS′＝ＶDD′であるから、低電圧系電源電圧
が３Ｖの時には、これが５Ｖの時と比較して倍のチャネ
ル幅が必要となる。一般的にはＷは１００ミクロン以上
であるので、低電圧系電源電圧を５Ｖから３ボルトに引
き下げる場合、Ｗ′は２００ミクロン以上にもなる。液
晶ドライバの場合は、レベルシフタ回路を配すべき出力
の数が多いため、大幅なチップ面積の増加が必要とな
る。
【００１１】本発明の目的は、チップ面積を増加させる
ことなく、低電圧系電源電圧を引き下げることを可能に
する液晶表示装置用のレベルシフタ回路を提供すること
にある。
ことなく、低電圧系電源電圧を引き下げることを可能に
する液晶表示装置用のレベルシフタ回路を提供すること
にある。
【００１２】
【課題を解決するための手段】本発明の目的は、低電圧
系電源側に接続されたＰＭＯＳトランジスタ及び高電圧
系電源側に接続されたＮＭＯＳトランジスタにより構成
される単純マトリックス液晶表示装置用のレベルシフタ
回路であって、前記ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとが抵抗を介して接続されており、該抵抗が
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが
形成されている基板内に形成されたドリフト層から構成
されることを特徴とする液晶表示装置用のレベルシフタ
回路によって達成される。
系電源側に接続されたＰＭＯＳトランジスタ及び高電圧
系電源側に接続されたＮＭＯＳトランジスタにより構成
される単純マトリックス液晶表示装置用のレベルシフタ
回路であって、前記ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとが抵抗を介して接続されており、該抵抗が
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが
形成されている基板内に形成されたドリフト層から構成
されることを特徴とする液晶表示装置用のレベルシフタ
回路によって達成される。
【００１３】
【作用】本発明のレベルシフタ回路においては、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとの間に挿入さ
れた抵抗により、次段中耐圧ロジック部に出力される電
圧のレベルを調整することができる。従って、ＰＭＯＳ
トランジスタのチャネル幅を増加させずに、低電圧系の
電源電圧を低くしてもＰＭＯＳトランジスタのオン抵抗
の増加に起因するレベルシフタ回路の応答速度の低下を
防ぐことが可能である。
ＳトランジスタとＮＭＯＳトランジスタとの間に挿入さ
れた抵抗により、次段中耐圧ロジック部に出力される電
圧のレベルを調整することができる。従って、ＰＭＯＳ
トランジスタのチャネル幅を増加させずに、低電圧系の
電源電圧を低くしてもＰＭＯＳトランジスタのオン抵抗
の増加に起因するレベルシフタ回路の応答速度の低下を
防ぐことが可能である。
【００１４】
【実施例】次に本発明の一実施例を図面を参照して説明
する。
する。
【００１５】図１は、本発明の一実施例である単純マト
リックス液晶表示装置用レベルシフタ回路の回路図であ
り、ＰウェルＮ基板の場合を示す。
リックス液晶表示装置用レベルシフタ回路の回路図であ
り、ＰウェルＮ基板の場合を示す。
【００１６】図１において、１，２は低電圧系電源電圧
ＶDDに接続されたＰＭＯＳトランジスタ、３，４は高電
圧系電源電圧ＶEEに接続されたＮＭＯＳトランジスタ、
５，６は入力信号反転用のインバータ、７，８はＮ基板
に形成されたドリフト層により構成された抵抗である。
ＶDDに接続されたＰＭＯＳトランジスタ、３，４は高電
圧系電源電圧ＶEEに接続されたＮＭＯＳトランジスタ、
５，６は入力信号反転用のインバータ、７，８はＮ基板
に形成されたドリフト層により構成された抵抗である。
【００１７】図２は、ＮウェルＰ基板の場合を示す図で
あるが、動作は図１の回路と同様であるので説明は省略
する。
あるが、動作は図１の回路と同様であるので説明は省略
する。
【００１８】図３は、図１のレベルシフタ回路の形成さ
れた基板の断面図であり、中耐圧のＰＭＯＳトランジス
タのドリフト層と同等構造のドリフト層を抵抗として使
用している様子が示されているものである。
れた基板の断面図であり、中耐圧のＰＭＯＳトランジス
タのドリフト層と同等構造のドリフト層を抵抗として使
用している様子が示されているものである。
【００１９】次に上記レベルシフタ回路の動作を説明す
る。
る。
【００２０】低電圧系入力信号がインバータ５，６を介
してレベルの相異なる信号としてＰＭＯＳトランジスタ
１，２のゲートに夫々印加され、該ＰＭＯＳトランジス
タ１，２及びＮＭＯＳトランジスタ３，４のスイッチン
グ動作によって、レベルシフトされた高電圧系信号が液
晶表示装置に出力される動作自体は図４の回路と同じで
ある。
してレベルの相異なる信号としてＰＭＯＳトランジスタ
１，２のゲートに夫々印加され、該ＰＭＯＳトランジス
タ１，２及びＮＭＯＳトランジスタ３，４のスイッチン
グ動作によって、レベルシフトされた高電圧系信号が液
晶表示装置に出力される動作自体は図４の回路と同じで
ある。
【００２１】しかし、本実施例の場合、ドリフト層の抵
抗成分を利用した抵抗７，８がＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとの間に挿入されており、出力電
圧のレベルを調整することができる。従って低電圧系電
源電圧ＶDDを例えば５Ｖから３Ｖに引き下げることによ
り、ＰＭＯＳトランジスタ１，２のオン抵抗が増加して
も、レベルシフタの応答速度が低下することを防ぐこと
ができる。
抗成分を利用した抵抗７，８がＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとの間に挿入されており、出力電
圧のレベルを調整することができる。従って低電圧系電
源電圧ＶDDを例えば５Ｖから３Ｖに引き下げることによ
り、ＰＭＯＳトランジスタ１，２のオン抵抗が増加して
も、レベルシフタの応答速度が低下することを防ぐこと
ができる。
【００２２】ドリフト領域から構成されるシート抵抗の
抵抗値は、製造方法に依存するが、概ね数ｋΩ〜１０数
ｋΩであり、本実施例の場合、最適な値として１０ｋΩ
としている。
抵抗値は、製造方法に依存するが、概ね数ｋΩ〜１０数
ｋΩであり、本実施例の場合、最適な値として１０ｋΩ
としている。
【００２３】
【発明の効果】以上述べたように、本発明のレベルシフ
タ回路においては、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとの間に挿入された抵抗により、液晶表示装
置に出力される電圧のレベルを調整することができる。
従って、ＰＭＯＳトランジスタのチャネル幅を増加させ
ずに、低電圧系の電源電圧を低くしてもＰＭＯＳトラン
ジスタのオン抵抗の増加に起因するレベルシフタ回路の
応答速度の低下を防ぐことが可能である。即ち、チップ
面積を大きく増加させることなく高速応答で低消費電流
のレベルシフタ回路を構成できるため低消費電力液晶表
示装置を低コストで製造することができる。
タ回路においては、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとの間に挿入された抵抗により、液晶表示装
置に出力される電圧のレベルを調整することができる。
従って、ＰＭＯＳトランジスタのチャネル幅を増加させ
ずに、低電圧系の電源電圧を低くしてもＰＭＯＳトラン
ジスタのオン抵抗の増加に起因するレベルシフタ回路の
応答速度の低下を防ぐことが可能である。即ち、チップ
面積を大きく増加させることなく高速応答で低消費電流
のレベルシフタ回路を構成できるため低消費電力液晶表
示装置を低コストで製造することができる。
【図１】ＰウェルＮ基板を用いた本発明のレベルシフタ
回路の回路図である。
回路の回路図である。
【図２】ＮウェルＰ基板を使用した本発明のレベルシフ
タ回路の回路図である。
タ回路の回路図である。
【図３】図１のレベルシフタ回路の形成された基板の断
面図である。
面図である。
【図４】ＰウェルＮ基板を用いた従来のレベルシフタ回
路の回路図である。
路の回路図である。
【図５】ＮウェルＰ基板を使用した従来のレベルシフタ
回路の回路図である。
回路の回路図である。
１、２、１１、１２ ＰＭＯＳトランジスタ ３、４、１３、１４ ＮＭＯＳトランジスタ ５、６、１５、１６ インバータ ７、８ 抵抗
Claims (1)
- 【請求項１】 低電圧系電源側に接続されたＰＭＯＳト
ランジスタ及び高電圧系電源側に接続されたＮＭＯＳト
ランジスタにより構成される単純マトリックス液晶表示
装置用のレベルシフタ回路であって、前記ＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタが抵抗を介して接続
されており、該抵抗が前記ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとが形成されている基板内に形成され
たドリフト層から構成されることを特徴とする液晶表示
装置用のレベルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27560391A JPH05113771A (ja) | 1991-10-23 | 1991-10-23 | 液晶表示装置用のレベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27560391A JPH05113771A (ja) | 1991-10-23 | 1991-10-23 | 液晶表示装置用のレベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113771A true JPH05113771A (ja) | 1993-05-07 |
Family
ID=17557745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27560391A Pending JPH05113771A (ja) | 1991-10-23 | 1991-10-23 | 液晶表示装置用のレベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113771A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593920B2 (en) * | 2000-02-24 | 2003-07-15 | Hitachi, Ltd. | Level converter circuit and a liquid crystal display device employing the same |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
| JP2006323341A (ja) * | 2005-04-18 | 2006-11-30 | Nec Electronics Corp | 液晶表示装置及びその駆動回路 |
| KR100635084B1 (ko) * | 1997-07-17 | 2007-01-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치및그의구동회로 |
-
1991
- 1991-10-23 JP JP27560391A patent/JPH05113771A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100635084B1 (ko) * | 1997-07-17 | 2007-01-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치및그의구동회로 |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
| US6593920B2 (en) * | 2000-02-24 | 2003-07-15 | Hitachi, Ltd. | Level converter circuit and a liquid crystal display device employing the same |
| KR100420455B1 (ko) * | 2000-02-24 | 2004-03-02 | 히다치디바이스 엔지니어링가부시키가이샤 | 레벨 변환 회로 및 이를 사용한 액정 표시 장치 |
| US6995757B2 (en) | 2000-02-24 | 2006-02-07 | Hitachi, Ltd. | Level converter circuit and a liquid crystal display device employing the same |
| US8159486B2 (en) | 2000-02-24 | 2012-04-17 | Hitachi Displays, Ltd. | Level converter circuit and a liquid crystal display device employing the same |
| JP2006323341A (ja) * | 2005-04-18 | 2006-11-30 | Nec Electronics Corp | 液晶表示装置及びその駆動回路 |
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