JPH05199081A - 半導体装置 - Google Patents
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- JPH05199081A JPH05199081A JP812092A JP812092A JPH05199081A JP H05199081 A JPH05199081 A JP H05199081A JP 812092 A JP812092 A JP 812092A JP 812092 A JP812092 A JP 812092A JP H05199081 A JPH05199081 A JP H05199081A
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- potential
- source
- power supply
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Abstract
(57)【要約】
【目的】遅延回路と論理回路から構成されるリング発振
器の周波数が電源電圧の変化によって変化しないように
する。 【構成】第１のＰチャンネルトランジスタ１００のソー
スを電源に接続し第２のＰチャンネルトランジスタ１０
１のソースを第１のＰチャンネルトランジスタ１００の
ドレインに接続し、第３のＰチャンネルトランジスタ１
０２のソースを第２のＰチャンネルトランジスタ１０１
のドレインに接続し第３のＰチャンネルトランジスタ１
０２のドレインをグランドに接続する。ドレインを電源
に接続しゲートを第１のＰチャンネルトランジスタ１０
０のドレインに接続しソースの電位を電源電圧と異なる
電位ＶA とし、リング発振器の電源とする。これによ
り、電源電圧の変化によりリング発振器の周波数が変化
するのを防ぐ。
器の周波数が電源電圧の変化によって変化しないように
する。 【構成】第１のＰチャンネルトランジスタ１００のソー
スを電源に接続し第２のＰチャンネルトランジスタ１０
１のソースを第１のＰチャンネルトランジスタ１００の
ドレインに接続し、第３のＰチャンネルトランジスタ１
０２のソースを第２のＰチャンネルトランジスタ１０１
のドレインに接続し第３のＰチャンネルトランジスタ１
０２のドレインをグランドに接続する。ドレインを電源
に接続しゲートを第１のＰチャンネルトランジスタ１０
０のドレインに接続しソースの電位を電源電圧と異なる
電位ＶA とし、リング発振器の電源とする。これによ
り、電源電圧の変化によりリング発振器の周波数が変化
するのを防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、発振器に関し、特に発
振周波数が電源電圧に依存しない発振器に関する。
振周波数が電源電圧に依存しない発振器に関する。
【０００２】
【従来の技術】従来の発振器の一例であるリング発振器
を図５（Ａ）に示す。又図５（Ａ）の１，２，３，４の
構成を図５（Ｂ）に示す。
を図５（Ａ）に示す。又図５（Ａ）の１，２，３，４の
構成を図５（Ｂ）に示す。
【０００３】図５（Ｂ）に示すように、インバータ２１
の出力側とインバータ２２の入力側の間に抵抗１５を接
続し、インバータ２２の入力側にコンデンサ１６を設け
た回路を構成する（以下、遅延回路と称す）。図５
（Ａ）に示すように遅延回路１の出力が遅延回路２の入
力となり、遅延回路２の出力が論理回路５（ここではＮ
ＡＮＤ）の入力のひとつとなり、論理回路５の出力が遅
延回路３の入力となり遅延回路３の出力が遅延回路４の
入力となり遅延回路４の出力が遅延回路１の入力及びイ
ンバータ６の入力となり、インバータ６の出力が出力信
号ＯＵＴとなる回路である。
の出力側とインバータ２２の入力側の間に抵抗１５を接
続し、インバータ２２の入力側にコンデンサ１６を設け
た回路を構成する（以下、遅延回路と称す）。図５
（Ａ）に示すように遅延回路１の出力が遅延回路２の入
力となり、遅延回路２の出力が論理回路５（ここではＮ
ＡＮＤ）の入力のひとつとなり、論理回路５の出力が遅
延回路３の入力となり遅延回路３の出力が遅延回路４の
入力となり遅延回路４の出力が遅延回路１の入力及びイ
ンバータ６の入力となり、インバータ６の出力が出力信
号ＯＵＴとなる回路である。
【０００４】図５（Ａ）のリング発振器の出力波形のタ
イミングチャートを図６に示す。入力信号ＩＮがＬｏｗ
の状態では、出力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅは、Ｈｉに初
期化される。入力信号ＩＮがＬｏｗからＨｉへ変化する
と論理回路５の出力信号ＡはＨｉからＬｏｗへ変化す
る。遅延回路３の出力信号Ｂは、論理回路５の出力信号
ＡのＨｉからＬｏｗへの変化からｔ時間だけ遅れてＨｉ
からＬｏｗへ変化する。遅延回路４の出力信号Ｃは、遅
延回路３の出力信号ＢのＨｉからＬｏｗへの変化からｔ
時間だけ遅られてＨｉからＬｏｗへ変化する。遅延回路
１の出力信号Ｄは、遅延回路４の出力信号ＣのＨｉから
Ｌｏｗへの変化からｔ時間だけ遅れてＨｉからＬｏｗへ
変化する。
イミングチャートを図６に示す。入力信号ＩＮがＬｏｗ
の状態では、出力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅは、Ｈｉに初
期化される。入力信号ＩＮがＬｏｗからＨｉへ変化する
と論理回路５の出力信号ＡはＨｉからＬｏｗへ変化す
る。遅延回路３の出力信号Ｂは、論理回路５の出力信号
ＡのＨｉからＬｏｗへの変化からｔ時間だけ遅れてＨｉ
からＬｏｗへ変化する。遅延回路４の出力信号Ｃは、遅
延回路３の出力信号ＢのＨｉからＬｏｗへの変化からｔ
時間だけ遅られてＨｉからＬｏｗへ変化する。遅延回路
１の出力信号Ｄは、遅延回路４の出力信号ＣのＨｉから
Ｌｏｗへの変化からｔ時間だけ遅れてＨｉからＬｏｗへ
変化する。
【０００５】遅延回路２の出力信号Ｅは、遅延回路１の
出力信号ＤのＨｉからＬｏｗへの変化されｔ時間だけ遅
れてＨｉからＬｏｗへ変化する。遅延回路２の出力信号
Ｅを論理回路５に入力する。論理回路５は入力信号Ｅを
反転した出力信号Ａを遅延回路３に入力する。出力信号
Ｃは同時にインバータ６に入力され、インバータ６は入
力信号Ｃを反転した出力信号ＯＵＴを出力する。
出力信号ＤのＨｉからＬｏｗへの変化されｔ時間だけ遅
れてＨｉからＬｏｗへ変化する。遅延回路２の出力信号
Ｅを論理回路５に入力する。論理回路５は入力信号Ｅを
反転した出力信号Ａを遅延回路３に入力する。出力信号
Ｃは同時にインバータ６に入力され、インバータ６は入
力信号Ｃを反転した出力信号ＯＵＴを出力する。
【０００６】リング発振器の周期は、ループ内の遅延回
路の遅延時間に依存する。遅延回路１，２，３，４の遅
延時間は、図５（Ｂ）に示すインバータ２１のＰチャン
ネルトランジスタのＯＮ抵抗とＮチャンネルトランジス
タのＯＮ抵抗と抵抗１５の抵抗値とコンデンサ１６の容
量値によって決まる。又、通常抵抗１５の抵抗値及びコ
ンデンサ１６の容量値は、マスクレイアウト上では一定
の値である。しかし、インバータ２１のＰチャンネルト
ランジスタ・ＮチャンネルトランジスタのＯＮ抵抗は、
電源電圧ＶCCによって変化する。すなわち、遅延回路
１，２，３，４の遅延時間は電源電圧によって変化す
る。このため、リング発振器の周期が変化する。
路の遅延時間に依存する。遅延回路１，２，３，４の遅
延時間は、図５（Ｂ）に示すインバータ２１のＰチャン
ネルトランジスタのＯＮ抵抗とＮチャンネルトランジス
タのＯＮ抵抗と抵抗１５の抵抗値とコンデンサ１６の容
量値によって決まる。又、通常抵抗１５の抵抗値及びコ
ンデンサ１６の容量値は、マスクレイアウト上では一定
の値である。しかし、インバータ２１のＰチャンネルト
ランジスタ・ＮチャンネルトランジスタのＯＮ抵抗は、
電源電圧ＶCCによって変化する。すなわち、遅延回路
１，２，３，４の遅延時間は電源電圧によって変化す
る。このため、リング発振器の周期が変化する。
【０００７】
【発明が解決しようとする課題】従来の発振器の周期
は、ループ内の遅延回路の遅延時間に依存する。遅延回
路の遅延時間はインバータのＰチャンネルトランジスタ
のＯＮ抵抗とＮチャンネルトランジスタのＯＮ抵抗と抵
抗の抵抗値とコンデンサの容量値によって決まる。通
常、抵抗値及び容量値はマスクレイアウト上一定の値で
ある。しかし、インバータのＰチャンネルトランジス
タ，ＮチャンネルトランジスタのＯＮ抵抗は電源電圧に
よって変化する。すなわち、遅延時間は、電源電圧によ
って変化するためリング発振器の周波数が変化する問題
点があった。
は、ループ内の遅延回路の遅延時間に依存する。遅延回
路の遅延時間はインバータのＰチャンネルトランジスタ
のＯＮ抵抗とＮチャンネルトランジスタのＯＮ抵抗と抵
抗の抵抗値とコンデンサの容量値によって決まる。通
常、抵抗値及び容量値はマスクレイアウト上一定の値で
ある。しかし、インバータのＰチャンネルトランジス
タ，ＮチャンネルトランジスタのＯＮ抵抗は電源電圧に
よって変化する。すなわち、遅延時間は、電源電圧によ
って変化するためリング発振器の周波数が変化する問題
点があった。
【０００８】
【課題を解決するための手段】ソースを電源に接続し、
ゲートをグランドに接続し、サブ電位を自身のソースに
接続した第１のＰチャンネルトランジスタと、ソースを
第１のＰチャンネルトランジスタのドレインに接続し、
ゲートを自身のドレインに接続し、サブ電位を自身のソ
ースに接続した第２のＰチャンネルトランジスタと、ソ
ースを第２のＰチャンネルトランジスタのドレインに接
続し、ゲートを自身のドレインに接続し、ドレインをグ
ランドに接続し、サブ電位を自身のソースに接続した第
３のＰチャンネルトランジスタと、ドレインを電源に接
続し、ゲートを第１のＰチャンネルトランジスタのドレ
インに接続したＮチャンネルトランジスタと、前記Ｎチ
ャンネルトランジスタのソース側の発振器の電源とする
ことを備えている。
ゲートをグランドに接続し、サブ電位を自身のソースに
接続した第１のＰチャンネルトランジスタと、ソースを
第１のＰチャンネルトランジスタのドレインに接続し、
ゲートを自身のドレインに接続し、サブ電位を自身のソ
ースに接続した第２のＰチャンネルトランジスタと、ソ
ースを第２のＰチャンネルトランジスタのドレインに接
続し、ゲートを自身のドレインに接続し、ドレインをグ
ランドに接続し、サブ電位を自身のソースに接続した第
３のＰチャンネルトランジスタと、ドレインを電源に接
続し、ゲートを第１のＰチャンネルトランジスタのドレ
インに接続したＮチャンネルトランジスタと、前記Ｎチ
ャンネルトランジスタのソース側の発振器の電源とする
ことを備えている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）は本発明の一実施例である。この回路
は、入力信号ＩＮを入力する遅延回路５（ここではＮＡ
ＮＤ）と論理回路５の出力信号を入力する遅延回路３と
遅延回路３の出力信号を入力する遅延回路４と遅延回路
４の出力信号を入力する遅延回路１と遅延回路１の出力
信号を入力する遅延回路２と遅延回路２の出力信号は論
理回路５の入力信号となる。遅延回路４の出力信号は、
インバータ６の入力信号となり、インバータ６の出力信
号がこの回路の出力信号ＯＵＴである。
る。図１（Ａ）は本発明の一実施例である。この回路
は、入力信号ＩＮを入力する遅延回路５（ここではＮＡ
ＮＤ）と論理回路５の出力信号を入力する遅延回路３と
遅延回路３の出力信号を入力する遅延回路４と遅延回路
４の出力信号を入力する遅延回路１と遅延回路１の出力
信号を入力する遅延回路２と遅延回路２の出力信号は論
理回路５の入力信号となる。遅延回路４の出力信号は、
インバータ６の入力信号となり、インバータ６の出力信
号がこの回路の出力信号ＯＵＴである。
【００１０】遅延回路１，２，３，４及び論理回路５の
Ｐチャンネルトランジスタのソース側とサブ電位は、電
源電位と異なる電位ＶA へ接続する。図１（Ｂ）は、電
源電位と異なる電位ＶA を生成する回路である。Ｐチャ
ンネルトランジスタ１００のソースを電源に接続し、ゲ
ートをグランドに接続し、サブ電位はソースに接続す
る。
Ｐチャンネルトランジスタのソース側とサブ電位は、電
源電位と異なる電位ＶA へ接続する。図１（Ｂ）は、電
源電位と異なる電位ＶA を生成する回路である。Ｐチャ
ンネルトランジスタ１００のソースを電源に接続し、ゲ
ートをグランドに接続し、サブ電位はソースに接続す
る。
【００１１】しきい値の高いＰチャンネルトランジスタ
１０１（以下、Ｐｃｈノンドープトランジスタ１０２と
称す）のソースをＰチャンネルトランジスタ１００のド
レインに接続し、ゲートをＰｃｈノンドープトランジス
タ１０１のドレインに接続し、サブ電位はＰｃｈノンド
ープトランジスタ１０２のソースに接続する。
１０１（以下、Ｐｃｈノンドープトランジスタ１０２と
称す）のソースをＰチャンネルトランジスタ１００のド
レインに接続し、ゲートをＰｃｈノンドープトランジス
タ１０１のドレインに接続し、サブ電位はＰｃｈノンド
ープトランジスタ１０２のソースに接続する。
【００１２】しきい値の高いＰチャンネルトランジスタ
１０２（以下、Ｐｃｈノンドープトランジスタ１０２と
称す）のソースをＰｃｈノンドープトランジスタ１０１
のドレインに接続し、サブ電位はＰｃｈノンドープトラ
ンジスタ１０２のソースに接続し、ドレインとゲートは
グランドに接続する。
１０２（以下、Ｐｃｈノンドープトランジスタ１０２と
称す）のソースをＰｃｈノンドープトランジスタ１０１
のドレインに接続し、サブ電位はＰｃｈノンドープトラ
ンジスタ１０２のソースに接続し、ドレインとゲートは
グランドに接続する。
【００１３】しきい値の低いＮチャンネルトランジスタ
１０３（以下、Ｎｃｈノンドープトランジスタ１０３と
称す）のゲートをＰチャンネルトランジスタ１００のド
レインに接続し、Ｎｃｈノンドープトランジスタ１０３
のドレインを電源に接続する。Ｎｃｈノンドープトラン
ジスタ１０３のソースの電位ＶA が電源電位と異なる電
位となる。
１０３（以下、Ｎｃｈノンドープトランジスタ１０３と
称す）のゲートをＰチャンネルトランジスタ１００のド
レインに接続し、Ｎｃｈノンドープトランジスタ１０３
のドレインを電源に接続する。Ｎｃｈノンドープトラン
ジスタ１０３のソースの電位ＶA が電源電位と異なる電
位となる。
【００１４】図１（Ｃ）は、図１（Ａ）の１，２，３，
４の構成を示す。図１（Ｃ）に示すように、ソース及び
サブ電位を電源電位と異なる電位ＶA に接続したＰチャ
ンネルトランジスタ１１と、ドレインをＰチャンネルト
ランジスタ１１のドレインに接続しソースをグランドに
接続したＮチャンネルトランジスタ１２で構成するイン
バータの出力側と、ソース及びサブ電位を電源電位と異
なる電位ＶA に接続したＰチャンネルトランジスタ１３
と、ドレインをＰチャンネルトランジスタ１３のドレイ
ンに接続し、ソースをグランドに接続したＮチャンネル
トランジスタ１４で構成するインバータの入力側の間に
抵抗１５を接続しＰチャンネルトランジ１３とＮチャン
ネルトランジスタ１４のインバータの入力側にコンデン
サ１６を設けた回路を構成する。
４の構成を示す。図１（Ｃ）に示すように、ソース及び
サブ電位を電源電位と異なる電位ＶA に接続したＰチャ
ンネルトランジスタ１１と、ドレインをＰチャンネルト
ランジスタ１１のドレインに接続しソースをグランドに
接続したＮチャンネルトランジスタ１２で構成するイン
バータの出力側と、ソース及びサブ電位を電源電位と異
なる電位ＶA に接続したＰチャンネルトランジスタ１３
と、ドレインをＰチャンネルトランジスタ１３のドレイ
ンに接続し、ソースをグランドに接続したＮチャンネル
トランジスタ１４で構成するインバータの入力側の間に
抵抗１５を接続しＰチャンネルトランジ１３とＮチャン
ネルトランジスタ１４のインバータの入力側にコンデン
サ１６を設けた回路を構成する。
【００１５】次に本発明の図１（Ａ）の動作を説明す
る。図１（Ｂ）に示すように、Ｐチャンネルトランジス
タ１００をトランジスタが電流を流せる能力（以下、ｇ
ｍと称す）の悪い設定とし、又Ｐｃｈノンドープトラン
ジスタ１０１とＰｃｈノンドープトランジスタ１０２を
ｇｍの良い設定とする。
る。図１（Ｂ）に示すように、Ｐチャンネルトランジス
タ１００をトランジスタが電流を流せる能力（以下、ｇ
ｍと称す）の悪い設定とし、又Ｐｃｈノンドープトラン
ジスタ１０１とＰｃｈノンドープトランジスタ１０２を
ｇｍの良い設定とする。
【００１６】Ｐチャンネルトランジスタ１００のしきい
値をＶTP，Ｐｃｈノンドープトランジスタ１０１及びＰ
ｃｈノンドープトランジスタ１０２のしきい値をＶTP0
とし、Ｎｃｈノンドープトランジスタ１０３のしきい値
をＶTN0 とすると、電源電圧ＶCCの条件により、Ｐチャ
ンネルトランジスタ１００のドレインの電位をＶA0とす
るとＶCC＜２｜ＶTP0 ｜のときＶA0＝ＶCCとなり、ＶCC
≧２｜ＶTP0 ｜のときＶAO＝２｜ＶTP0 ｜となる。すな
わち、リング発振器のＶA はＶA ＝ＶA0−ＶTN0 とな
る。
値をＶTP，Ｐｃｈノンドープトランジスタ１０１及びＰ
ｃｈノンドープトランジスタ１０２のしきい値をＶTP0
とし、Ｎｃｈノンドープトランジスタ１０３のしきい値
をＶTN0 とすると、電源電圧ＶCCの条件により、Ｐチャ
ンネルトランジスタ１００のドレインの電位をＶA0とす
るとＶCC＜２｜ＶTP0 ｜のときＶA0＝ＶCCとなり、ＶCC
≧２｜ＶTP0 ｜のときＶAO＝２｜ＶTP0 ｜となる。すな
わち、リング発振器のＶA はＶA ＝ＶA0−ＶTN0 とな
る。
【００１７】例として、図２（Ａ）は電源電圧ＶCCと電
源電位と異なる電位ＶA の関係を表わすグラフである。
ＶTP＝−０．８Ｖ，ＶTP0 ＝−１．５Ｖ，ＶTN0 ＝０Ｖ
とすると、ＶTN0 ＝０Ｖであるから電源電圧ＶCCが２｜
ＶTP0 ｜＝３Ｖ以上の場合は、リング発振器の電源ＶA
＝３Ｖで一定になる。
源電位と異なる電位ＶA の関係を表わすグラフである。
ＶTP＝−０．８Ｖ，ＶTP0 ＝−１．５Ｖ，ＶTN0 ＝０Ｖ
とすると、ＶTN0 ＝０Ｖであるから電源電圧ＶCCが２｜
ＶTP0 ｜＝３Ｖ以上の場合は、リング発振器の電源ＶA
＝３Ｖで一定になる。
【００１８】次に図１（Ａ）のリング発振器の出力波形
のタイミングチャートを図３に示す。入力信号ＩＮがＬ
ｏｗの状態では、出力信号Ａ，Ｂ，Ｃ，Ｄ，ＥはＨｉに
初期化される。入力信号ＩＮがＬｏｗからＨｉへ変化す
ると論理回路５の出力信号ＡはＨｉからＬｏｗへ変化す
る。遅延回路３の出力信号Ｂは論理回路５の出力信号Ａ
のＨｉからＬｏｗへの変化からｔ時間だけ遅れてＨｉか
らＬｏｗへ変化する。
のタイミングチャートを図３に示す。入力信号ＩＮがＬ
ｏｗの状態では、出力信号Ａ，Ｂ，Ｃ，Ｄ，ＥはＨｉに
初期化される。入力信号ＩＮがＬｏｗからＨｉへ変化す
ると論理回路５の出力信号ＡはＨｉからＬｏｗへ変化す
る。遅延回路３の出力信号Ｂは論理回路５の出力信号Ａ
のＨｉからＬｏｗへの変化からｔ時間だけ遅れてＨｉか
らＬｏｗへ変化する。
【００１９】遅延回路４の出力信号Ｃは遅延回路３の出
力信号ＢのＨｉからＬｏｗへの変化からｔ時間だけ遅れ
てＨｉからＬｏｗへ変化する。遅延回路１の出力信号Ｄ
は遅延回路４の出力信号ＣのＨｉからＬｏｗへの変化か
らｔ時間だけ遅れてＨｉからＬｏｗへ変化する。遅延回
路２の出力信号Ｅは遅延回路１の出力信号ＤのＨｉから
Ｌｏｗへの変化からｔ時間だけ遅れてＨｉからＬｏｗへ
変化する。
力信号ＢのＨｉからＬｏｗへの変化からｔ時間だけ遅れ
てＨｉからＬｏｗへ変化する。遅延回路１の出力信号Ｄ
は遅延回路４の出力信号ＣのＨｉからＬｏｗへの変化か
らｔ時間だけ遅れてＨｉからＬｏｗへ変化する。遅延回
路２の出力信号Ｅは遅延回路１の出力信号ＤのＨｉから
Ｌｏｗへの変化からｔ時間だけ遅れてＨｉからＬｏｗへ
変化する。
【００２０】遅延回路２は出力信号Ｅを論理回路５に入
力する。論理回路５は入力信号Ｅを反転した出力信号Ａ
を遅延回路３に入力する。出力信号Ｃは同時に、インバ
ータ６に入力されインバータ６は入力信号Ｃを反転した
出力信号ＯＵＴを出力する。
力する。論理回路５は入力信号Ｅを反転した出力信号Ａ
を遅延回路３に入力する。出力信号Ｃは同時に、インバ
ータ６に入力されインバータ６は入力信号Ｃを反転した
出力信号ＯＵＴを出力する。
【００２１】リング発振器の周波数はループ内の遅延回
路の遅延時間に依存する。遅延回路１，２，３，４の遅
延時間は図１（Ｃ）に示すＰチャンネルトランジスタ１
１のＯＮ抵抗とＮチャンネルトランジスタ１２のＯＮ抵
抗と抵抗１５の抵抗値及びコンデンサ１６の容量値によ
って決まる。又、通常抵抗１５の抵抗値とコンデンサ１
６の容量値はマスクレイアウト上では一定の値である。
路の遅延時間に依存する。遅延回路１，２，３，４の遅
延時間は図１（Ｃ）に示すＰチャンネルトランジスタ１
１のＯＮ抵抗とＮチャンネルトランジスタ１２のＯＮ抵
抗と抵抗１５の抵抗値及びコンデンサ１６の容量値によ
って決まる。又、通常抵抗１５の抵抗値とコンデンサ１
６の容量値はマスクレイアウト上では一定の値である。
【００２２】図１（Ａ）で示すリング発振器は、電源電
位ＶA を使用するのでＰチャンネルトランジスタ１１と
Ｎチャンネルトランジスタ１２のＯＮ抵抗はＶCC≧２｜
ＶTP0 ｜の時ＶA ＝２｜ＶTP0 ｜であるため一定とな
り、遅延回路１，２，３，４の遅延時間は一定となる。
図２（Ｂ）は電源電圧ＶCCとリング発振器の周波数の関
係を表わすグラフである。電源電位と異なる電位ＶA が
３Ｖ以上で一定であるから、電源電圧ＶCCが３Ｖ以上で
周波数は一定になる。
位ＶA を使用するのでＰチャンネルトランジスタ１１と
Ｎチャンネルトランジスタ１２のＯＮ抵抗はＶCC≧２｜
ＶTP0 ｜の時ＶA ＝２｜ＶTP0 ｜であるため一定とな
り、遅延回路１，２，３，４の遅延時間は一定となる。
図２（Ｂ）は電源電圧ＶCCとリング発振器の周波数の関
係を表わすグラフである。電源電位と異なる電位ＶA が
３Ｖ以上で一定であるから、電源電圧ＶCCが３Ｖ以上で
周波数は一定になる。
【００２３】図４（Ａ）は、本発明の一実施例である。
この回路は、コンデンサＣ１と抵抗Ｒ１が接続された点
Ｚを入力とする入力インバータ４１とインバータ４１の
出力Ｘを入力とするインバータ４２とインバータ４２の
出力Ｙを入力とするインバータ４３から構成される。イ
ンバータ４３の出力が出力信号ＯＵＴとなる。コンデン
サＣ１はインバータ４２の出力Ｙにも接続されている。
抵抗Ｒ１はインバータ４３の出力ＯＵＴにも接続されて
いる。インバータ４１，４２，４３のＰチャンネルトラ
ンジスタのソースとサブ電位は、電源電位と異なる電位
ＶA へ接続する。
この回路は、コンデンサＣ１と抵抗Ｒ１が接続された点
Ｚを入力とする入力インバータ４１とインバータ４１の
出力Ｘを入力とするインバータ４２とインバータ４２の
出力Ｙを入力とするインバータ４３から構成される。イ
ンバータ４３の出力が出力信号ＯＵＴとなる。コンデン
サＣ１はインバータ４２の出力Ｙにも接続されている。
抵抗Ｒ１はインバータ４３の出力ＯＵＴにも接続されて
いる。インバータ４１，４２，４３のＰチャンネルトラ
ンジスタのソースとサブ電位は、電源電位と異なる電位
ＶA へ接続する。
【００２４】図４（Ｂ）は、電源電位と異なる電位ＶA
を生成する回路である。Ｐチャンネルトランジスタ４０
０のソースを電源に接続し、ゲートをグランドに接続
し、サブ電位はソースに接続する。しきい値の高いＰチ
ャンネルトランジスタ４０１（以下、Ｐｃｈノンドープ
トランジスタ４０１と称す）のソースをＰチャンネルト
ランジスタ４００のドレインに接続し、ゲートをＰｃｈ
ノンドープトランジスタ４０１のドレインに接続し、サ
ブ電位をＰｃｈノンドープトランジスタ４０１のソース
に接続する。
を生成する回路である。Ｐチャンネルトランジスタ４０
０のソースを電源に接続し、ゲートをグランドに接続
し、サブ電位はソースに接続する。しきい値の高いＰチ
ャンネルトランジスタ４０１（以下、Ｐｃｈノンドープ
トランジスタ４０１と称す）のソースをＰチャンネルト
ランジスタ４００のドレインに接続し、ゲートをＰｃｈ
ノンドープトランジスタ４０１のドレインに接続し、サ
ブ電位をＰｃｈノンドープトランジスタ４０１のソース
に接続する。
【００２５】しきい値の高いＰチャンネルトランジスタ
４０２（以下、Ｐｃｈノンドープトランジスタ４０２と
称す）のソースをＰｃｈノンドープトランジスタ４０１
のドレインに接続し、サブ電位をＰｃｈノンドープトラ
ンジスタ４０２のソースに接続し、ドレインとゲートを
グランドに接続する。
４０２（以下、Ｐｃｈノンドープトランジスタ４０２と
称す）のソースをＰｃｈノンドープトランジスタ４０１
のドレインに接続し、サブ電位をＰｃｈノンドープトラ
ンジスタ４０２のソースに接続し、ドレインとゲートを
グランドに接続する。
【００２６】しきい値の低いＮチャンネルトランジスタ
４０３（以下、Ｎｃｈノンドープトランジスタ４０３と
称す）のゲートをＰチャンネルトランジスタ４００のド
レインに接続し、Ｎｃｈノンドープトランジスタ４０３
のドレインを電源に接続する。Ｎｃｈノンドープトラン
ジスタ４０３のソースの電位ＶA が電源電位と異なる電
位となる。
４０３（以下、Ｎｃｈノンドープトランジスタ４０３と
称す）のゲートをＰチャンネルトランジスタ４００のド
レインに接続し、Ｎｃｈノンドープトランジスタ４０３
のドレインを電源に接続する。Ｎｃｈノンドープトラン
ジスタ４０３のソースの電位ＶA が電源電位と異なる電
位となる。
【００２７】図４（Ｃ）は図４（Ａ）のインバータ４
１，４２，４３の構成を示す。図４（Ｃ）に示すよう
に、ソース及びサブ電位を電源電位と異なる電位ＶA に
接続したＰチャンネルトランジスタ４４とドレインをＰ
チャンネルトランジスタ４４のドレインに接続し、ソー
スをグランドに接続したＮチャンネルトランジスタ４５
で構成される。
１，４２，４３の構成を示す。図４（Ｃ）に示すよう
に、ソース及びサブ電位を電源電位と異なる電位ＶA に
接続したＰチャンネルトランジスタ４４とドレインをＰ
チャンネルトランジスタ４４のドレインに接続し、ソー
スをグランドに接続したＮチャンネルトランジスタ４５
で構成される。
【００２８】次に本発明の図４（Ａ）の動作を説明す
る。図４（Ｂ）に示すようにＰチャンネルトランジスタ
４００をｇｍの悪い設定とし、Ｐｃｈノンドープトラン
ジスタ４０１とＰｃｈノンドープトランジスタ４０２を
ｇｍの良い設定とする。
る。図４（Ｂ）に示すようにＰチャンネルトランジスタ
４００をｇｍの悪い設定とし、Ｐｃｈノンドープトラン
ジスタ４０１とＰｃｈノンドープトランジスタ４０２を
ｇｍの良い設定とする。
【００２９】Ｐチャンネルトランジスタ４００のしきい
値をＶTP，Ｐｃｈノンドープトランジスタ４０１及びＰ
ｃｈノンドープトランジスタ４０２のしきい値をＶTP0
とし、Ｎｃｈノンドープトランジスタ４０３のしきい値
をＶTN0 とすると、電源電圧ＶCCの条件により、Ｐチャ
ンネルトランジスタ４００のドレインの電位をＶA0とす
るとＶCC＜２｜ＶTP0 ｜のときＶA0＝ＶCCとなりＶCC≧
２｜ＶTP0 ｜のときＶA0＝２｜ＶTP0 ｜となる。
値をＶTP，Ｐｃｈノンドープトランジスタ４０１及びＰ
ｃｈノンドープトランジスタ４０２のしきい値をＶTP0
とし、Ｎｃｈノンドープトランジスタ４０３のしきい値
をＶTN0 とすると、電源電圧ＶCCの条件により、Ｐチャ
ンネルトランジスタ４００のドレインの電位をＶA0とす
るとＶCC＜２｜ＶTP0 ｜のときＶA0＝ＶCCとなりＶCC≧
２｜ＶTP0 ｜のときＶA0＝２｜ＶTP0 ｜となる。
【００３０】すなわち、インバータ４１，４２，４３の
電源ＶA はＶA ＝ＶA0−ＶTN0 となり、ＶCC≧２｜Ｖ
TP0 ｜ではＶA は一定である。
電源ＶA はＶA ＝ＶA0−ＶTN0 となり、ＶCC≧２｜Ｖ
TP0 ｜ではＶA は一定である。
【００３１】この回路の出力信号ＯＵＴの周波数は、コ
ンデンサＣ1 の容量値と抵抗Ｒ１の抵抗値とインバータ
４１，４２，４３のＰチャンネルトランジスタ４４のＯ
Ｎ抵抗とＮチャンネルトランジスタ４５のＯＮ抵抗によ
り変化する。マスクレイアウト上コンデンサＣ１の容量
値と抵抗Ｒ１の抵抗値は一定である。Ｐチャンネルトラ
ンジスタ４４のＯＮ抵抗とＮチャンネルトランジスタ４
５のＯＮ抵抗は電源電位に依存する。又、コンデンサＣ
１の充放電時間はＰチャンネルトランジスタ４４のＯＮ
抵抗とＮチャンネルトランジスタ４５のＯＮ抵抗に依存
する。
ンデンサＣ1 の容量値と抵抗Ｒ１の抵抗値とインバータ
４１，４２，４３のＰチャンネルトランジスタ４４のＯ
Ｎ抵抗とＮチャンネルトランジスタ４５のＯＮ抵抗によ
り変化する。マスクレイアウト上コンデンサＣ１の容量
値と抵抗Ｒ１の抵抗値は一定である。Ｐチャンネルトラ
ンジスタ４４のＯＮ抵抗とＮチャンネルトランジスタ４
５のＯＮ抵抗は電源電位に依存する。又、コンデンサＣ
１の充放電時間はＰチャンネルトランジスタ４４のＯＮ
抵抗とＮチャンネルトランジスタ４５のＯＮ抵抗に依存
する。
【００３２】図４（Ａ）の回路のインバータ４１，４
２，４３は電源電位と異なる電位ＶA を使用するのでＶ
CC≧２｜ＶTP0 ｜の時、ＶA ＝２｜ＶTP0 ｜で一定のた
めＰチャンネルトランジスタ４４のＯＮ抵抗とＮチャン
ネルトランジスタ４５のＯＮ抵抗も一定となる。したが
ってこの回路の出力信号ＯＵＴの周波数は電源電圧が２
｜ＶTP0 ｜以上で一定である。
２，４３は電源電位と異なる電位ＶA を使用するのでＶ
CC≧２｜ＶTP0 ｜の時、ＶA ＝２｜ＶTP0 ｜で一定のた
めＰチャンネルトランジスタ４４のＯＮ抵抗とＮチャン
ネルトランジスタ４５のＯＮ抵抗も一定となる。したが
ってこの回路の出力信号ＯＵＴの周波数は電源電圧が２
｜ＶTP0 ｜以上で一定である。
【００３３】
【発明の効果】以上説明したように本発明は発振器の電
源の電位を一定のレベルにする回路を追加したため、遅
延回路の遅延時間が一定になり、周波数が一定になる。
又、消費電流も一定になる結果を有する。
源の電位を一定のレベルにする回路を追加したため、遅
延回路の遅延時間が一定になり、周波数が一定になる。
又、消費電流も一定になる結果を有する。
【図１】本発明の一実施例を示す回路図
【図２】本発明の電位を一定にする回路の電位及び周波
数と電源電位の関係を表わすグラフ
数と電源電位の関係を表わすグラフ
【図３】本発明の一実施例の出力波形のタイミングチャ
ート
ート
【図４】本発明の一実施例を示す回路図
【図５】従来のリング発振器の回路図
【図６】従来のリング発振器の出力波形のタイミングチ
ャート
ャート
１，２，３，４ 遅延回路 ５ ＮＡＮＤ回路 ６，２１，２２ インバータ回路 １１，１３，１７，１９ サブ電位をＶA とするＰチ
ャンネルトランジスタ １２，１４，１８，２０ Ｎチャンネルトランジスタ １５ 抵抗 １６ コンデンサ １００ Ｐチャンネルトランジスタ １０１，１０２ しきい値の高いＰチャンネルトラン
ジスタ １０３ しきい値の低いＮチャンネルトランジスタ ＶCC 電源電位 ＩＮ 入力信号 ＯＵＴ 出力信号 Ａ ＮＡＮＤ回路５の出力信号 Ｂ 遅延回路３の出力信号 Ｃ 遅延回路４の出力信号 Ｄ 遅延回路１の出力信号 Ｅ 遅延回路２の出力信号 ４１，４２，４３ インバータ回路 Ｃ１ コンデンサ Ｒ１ 抵抗 ４４ サブ電位をＶA とするＰチャンネルトランジス
タ ４５ Ｎチャンネルトランジスタ ４００ Ｐチャンネルトランジスタ ４０１，４０２ しきい値の高いＰチャンネルトラン
ジスタ ４０３ しきい値の低いＮチャンネルトランジスタ
ャンネルトランジスタ １２，１４，１８，２０ Ｎチャンネルトランジスタ １５ 抵抗 １６ コンデンサ １００ Ｐチャンネルトランジスタ １０１，１０２ しきい値の高いＰチャンネルトラン
ジスタ １０３ しきい値の低いＮチャンネルトランジスタ ＶCC 電源電位 ＩＮ 入力信号 ＯＵＴ 出力信号 Ａ ＮＡＮＤ回路５の出力信号 Ｂ 遅延回路３の出力信号 Ｃ 遅延回路４の出力信号 Ｄ 遅延回路１の出力信号 Ｅ 遅延回路２の出力信号 ４１，４２，４３ インバータ回路 Ｃ１ コンデンサ Ｒ１ 抵抗 ４４ サブ電位をＶA とするＰチャンネルトランジス
タ ４５ Ｎチャンネルトランジスタ ４００ Ｐチャンネルトランジスタ ４０１，４０２ しきい値の高いＰチャンネルトラン
ジスタ ４０３ しきい値の低いＮチャンネルトランジスタ
Claims (1)
- 【請求項１】 ソースを電源に接続しゲートをグランド
に接続しサブ電位を自身のソースに接続した第１のＰチ
ャンネルトランジスタと、ソースを第１のＰチャンネル
トランジスタのドレインに接続しゲートを自身のドレイ
ンに接続しサブ電位を自身のソースに接続した第２のＰ
チャンネルトランジスタと、ソースを第２のＰチャンネ
ルトランジスタのドレインに接続し、ゲートを自身のド
レインに接続し、ドレインをグランドに接続しサブ電位
を自身のソースに接続した第３のＰチャンネルトランジ
スタと、ドレインを電源に接続し、ゲートを第１のＰチ
ャンネルトランジスタのドレインに接続したＮチャンネ
ルトランジスタと、前記Ｎチャンネルトランジスタのソ
ース側の電位を発振器の電源とすることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP812092A JPH05199081A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP812092A JPH05199081A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199081A true JPH05199081A (ja) | 1993-08-06 |
Family
ID=11684431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP812092A Pending JPH05199081A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199081A (ja) |
-
1992
- 1992-01-21 JP JP812092A patent/JPH05199081A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |