KR20170114621A - 게이트구동부 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은, 순방향전압 및 역방향전압을 Q노드로 각각 전달하는 제1 및 제2박막트랜지스터와, INV노드에 연결되고 저전위전압을 Q노드로 전달하는 제3박막트랜지스터와, 제N클럭 및 저전위전압을 제N게이트전압으로 각각 출력하는 제4 및 제5박막트랜지스터와, 저전위전압을 INV노드로 전달하는 제6박막트랜지스터와, 순방향전압 및 역방향전압을 INV노드로 각각 전달하는 제7 및 제8박막트랜지스터를 포함하는 게이트구동부를 제공하는데, Q노드의 전압이 하이레벨인 시간구간 동안 INV노드에 저전위전압이 인가되어 Q노드에 연결된 박막트랜지스터가 턴-오프 되도록 함으로써, Q노드의 전압의 딥 현상이 제거되어 쉬프트레지스터의 오작동이 방지되고 영상의 품질 저하가 방지된다.

Description

게이트구동부 및 이를 포함하는 표시장치{Gate Driving Unit And Display Device Including The Same}
본 발명은 게이트구동부에 관한 것으로, 보다 상세하게는 쉬프트레지스터를 포함하는 게이트구동부 및 이를 포함하는 표시장치에 관한 것이다.
근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다.
일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트전압 및 데이터전압을 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다.
이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다.
그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다.
이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 표시장치가 제안되었다.
이러한 GIP 타입 표시장치의 쉬프트레지스터를 도면을 참조하여 설명한다.
도 1은 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면이다.
도 1에 도시한 바와 같이, 종래의 GIP 타입 표시장치의 쉬프트레지스터는, 각각이 시작전압(VST), 다수의 클럭(CLK(N), CLK(N-2), CLK(N+4)), 저전위전압(VSS) 등을 이용하여 표시패널에 제공되는 게이트전압(VG(N))을 생성하는 다수의 스테이지를 포함하는데, 쉬프트레지스터의 제N스테이지(SRS(N))는 제1 내지 제7박막트랜지스터(T1 내지 T7)를 포함한다.
이러한 제N스테이지(SRS(N))의 동작을 살펴보면, 먼저 시작전압(VST)(또는 제(N-4)게이트전압(VG(N-4))이 하이레벨이 되면 제1박막트랜지스터(T1)가 턴-온(turn-on) 되어 Q노드가 제1하이레벨이 되고, 이에 따라 제4박막트랜지스터(T4)가 턴-온 되어 로우레벨의 제N클럭(CLK(N))이 제N게이트전압(VG(N))으로 출력된다.
이후, 시작전압(VST)이 로우레벨이 되면 제1박막트랜지스터(T1)가 턴-오프 되고, 동시에 제N클럭(CLK(N))이 하이레벨이 되어 턴-온 되어 있는 제4박막트랜지스터(T4)를 통하여 제N게이트전압(VG(N))으로 출력된다.
이때, 하이레벨의 제N클럭(CLK(N))이 제N스테이지(SRS(N))의 출력단에 인가되므로, 제5박막트랜지스터(T5)가 턴-온 되어 하이레벨의 제N클럭(CLK(N))은 제5박막트랜지스터(T5)를 통하여도 제N게이트전압(VG(N))으로 출력된다.
그리고, 제N스테이지(SRS(N))의 출력단에 하이레벨의 제N클럭(CLK(N))이 인가되므로, 제4박막트랜지스터(T4)의 게이트-소스 커패시터(Cgs)를 통한 커플링(coupling) 또는 부트스트래핑(bootstrapping)에 의하여 Q노드는 제1하이레벨 보다 높은 제2하이레벨이 된다.
이후, 하이레벨의 제(N-2)클럭(CLK(N-2))에 의하여 제3박막트랜지스터(T3)가 턴-온 되어 로우레벨의 제(N-2)게이트전압(VG(N-2))이 Q노드에 인가되고 Q노드가 로우레벨로 유지되고, 하이레벨의 제(N+4)클럭(CLK(N+4))에 의하여 제6박막트랜지스터(T6)가 턴-온 되어 로우레벨의 저전위전압(VSS)이 제N스테이지(SRS(N))의 출력단에 인가되어 제N게이트전압(VG(N))으로 출력된다.
이에 따라, 제N스테이지(SRS(N))는 시작전압(VST) 직후의 제N클럭(CLK(N))의 하이레벨 구간 동안 하이레벨을 갖고 나머지 구간 동안 로우레벨을 갖는 제N게이트전압(VG(N))을 출력할 수 있다.
그런데, 이러한 종래의 GIP 타입 표시장치의 쉬프트레지스터의 제N스테이지(SRS(N))는, Q노드만 구비되고 QB노드가 구비되지 않으므로, 제N게이트전압(VG(N)) 및 Q노드의 전압이 플로팅(floating) 상태인 시간구간이 존재하며, 그 결과 제N게이트전압(VG(N)) 또는 Q노드의 전압이 커플링 또는 지연에 의하여 왜곡되는데, 이를 도면을 참조하여 설명한다.
도 2는 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지에 사용되는 신호 및 출력을 도시한 도면으로, 도 1을 함께 참조하여 설명한다.
도 2에 도시한 바와 같이, 시작전압(VST)(또는 제(N-4)게이트전압(VG(N-4))이 하이레벨인 시간구간 동안 Q노드의 전압(VQ)은 제1하이레벨이 되고(프리-차징(pre-charging)), 제N클럭(CLK(N))이 하이레벨인 시간구간 동안 Q노드의 전압(VQ)은 제2하이레벨이 되고 동시에 제N스테이지(SRS(N))는 하이레벨의 제N게이트전압(VG(N))을 출력한다.
그리고, 시작전압(VST)이 하이레벨인 시간구간 직후에 제N클럭(CLK(N))이 하이레벨인 시간구간 이외에는 제N스테이지(SRS(N))는 로우레벨의 제N게이트전압(VG(N))을 출력한다.
여기서, 시작전압(VST) 또는 제N클럭(CLK(N))이 하이레벨인 시간구간 이외에는 제3박막트랜지스터(T3)가 제(N-2)클럭(CLK(N-2))에 따라 주기적으로 턴-온 되어 게이트로우전압(VGL)에 대응되는 로우레벨이 Q노드에 인가되는데, 시작전압(VST) 또는 제N클럭(CLK(N))이 하이레벨인 시간구간 동안에는 Q노드에 게이트하이전압(VGH)에 대응되는 하이레벨을 인가하여 Q노드가 제1 또는 제2하이레벨을 유지하도록 하기 위하여 저전위전압(VSS) 대신 제(N-2)클럭(CLK(N-2))의 하이레벨에 동기하여 하이레벨을 갖는 제(N-2)게이트전압(VG(N-2))이 제3박막트랜지스터(T3)에 인가된다.
이때, 제(N-2)클럭(CLK(N-2))과 제(N-2)게이트전압(VG(N-2))의 하이레벨 시간구간은 이론적으로는 동기화 되어 있지만, 실질적으로는 게이트배선의 부하(load)에 의하여 제(N-2)게이트전압(VG(N-2))의 상승시간이 제(N-2)클럭(CLK(N-2))의 상승시간보다 지연(delay)된다.
따라서, 제(N-2)클럭(CLK(N-2))의 하이레벨 시간구간의 초기(A)에 제(N-2)게이트전압(VG(N-2))이 로우레벨인 시간구간이 존재하며, 이때 턴-온 되어 있는 제3박막트랜지스터(T3)를 통하여 제(N-2)게이트전압(VG(N-2))의 로우레벨이 Q노드에 전달되어 Q노드의 전압(VQ)이 순간적으로 강하하는 딥(dip) 현상이 발생한다.
이러한 딥 현상은 Q노드의 전압(VQ)의 제1 및 제2하이레벨을 감소시킬 수 있으며, 그 결과 제4박막트랜지스터(T4)가 정상적으로 턴-온 되지 못하여 제N게이트전압(VG(N))이 왜곡되고 쉬프트레지스터의 제N스테이지(SRS(N))가 오작동 하는 문제가 있다. 그리고, 쉬프트레지스터의 제N스테이지(SRS(N))의 오작동에 의하여 제N게이트배선에 대응되는 화소에 다른 화소의 데이터전압이 인가되어 유기발광다이오드 표시장치의 영상 품질이 저하되는 문제가 있다.
한편, 회로의 간소화를 위하여 최소 개수의 박막트랜지스터로 종래의 GIP 타입 표시장치의 쉬프트레지스터의 제N스테이지(SRS(N))를 구성함으로써, 종래의 GIP 타입 표시장치의 쉬프트레지스터는 양방향 스캔(bi-directional scanning)과 같은 구동이 불가능하여 표시장치의 기능이 제한되는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, Q노드의 전압이 하이레벨을 유지하는 시간구간 동안, Q노드에 연결된 박막트랜지스터의 게이트전극인 INV노드에 저전위전압이 인가되어 Q노드에 연결된 박막트랜지스터가 턴-오프 되도록 함으로써, Q노드의 전압의 딥 현상이 제거되어 쉬프트레지스터의 오작동이 방지되고 영상의 품질 저하가 방지되는 게이트구동부 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
그리고, 본 발명은, Q노드에 연결된 박막트랜지스터의 게이트전극인 INV노드에 연결되는 2개의 박막트랜지스터가 반대 위상의 클럭에 따라 스위칭 되고, 구동방향에 따라 INV노드에 공급되는 순방향전압 및 역방향전압을 상이하게 설정함으로써, 양방향 스캔과 같은 동작 기능이 개선되는 게이트구동부 및 이를 포함하는 표시장치를 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 제(N-2), 제N, 제(N+2) 및 제(N+4)클럭, 순방향전압, 역방향전압, 저전위전압을 이용하여 제N게이트전압을 생성하는 제N스테이지를 포함하는 게이트구동부에 있어서, 상기 제N스테이지는, 상기 순방향전압 및 상기 역방향전압을 Q노드로 각각 전달하는 제1 및 제2박막트랜지스터와, INV노드에 연결되고 상기 저전위전압을 상기 Q노드로 전달하는 제3박막트랜지스터와, 상기 제N클럭 및 상기 저전위전압을 상기 제N게이트전압으로 각각 출력하는 제4 및 제5박막트랜지스터와, 상기 저전위전압을 상기 INV노드로 전달하는 제6박막트랜지스터와, 상기 순방향전압 및 상기 역방향전압을 상기 INV노드로 각각 전달하는 제7 및 제8박막트랜지스터를 포함하는 게이트구동부를 제공한다.
그리고, 상기 게이트구동부가 순방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 게이트하이전압 및 게이트로우전압이고, 상기 게이트구동부가 역방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 상기 게이트로우전압 및 상기 게이트하이전압 일 수 있다.
또한, 상기 제7박막트랜지스터의 턴-온 저항은 상기 제6박막트랜지스터의 턴-온 저항보다 클 수 있다.
그리고, 상기 제N스테이지는, 상기 제N클럭을 상기 제N게이트전압으로 출력하는 제9박막트랜지스터와, 상기 저전위전압을 상기 Q노드로 전달하는 제10박막트랜지스터를 더 포함할 수 있다.
또한, 상기 제1박막트랜지스터는 제(N-4)게이트전압에 따라 스위칭 되고, 상기 제2박막트랜지스터는 제(N+4)게이트전압에 따라 스위칭 되고, 상기 제3박막트랜지스터는 상기 INV노드의 전압에 따라 스위칭 되고, 상기 제4박막트랜지스터는 상기 Q노드의 전압에 따라 스위칭 되고, 상기 제5박막트랜지스터는 상기 제(N+4)클럭에 따라 스위칭 되고, 상기 제6박막트랜지스터는 상기 Q노드의 전압에 따라 스위칭 되고, 상기 제7박막트랜지스터는 상기 제(N-2)클럭에 따라 스위칭 되고, 상기 제8박막트랜지스터는 상기 제(N+2)클럭에 따라 스위칭 되고, 상기 제9박막트랜지스터는 상기 제N클럭에 따라 스위칭 되고, 상기 제10박막트랜지스터는 리셋전압에 따라 스위칭 될 수 있다.
한편, 본 발명은, 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와, 상기 게이트제어신호를 이용하여 게이트전압을 생성하는 제1 및 제2게이트구동부와, 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널을 포함하고, 상기 제1 및 제2게이트구동부 각각은, 제(N-2), 제N, 제(N+2) 및 제(N+4)클럭, 순방향전압, 역방향전압, 저전위전압을 이용하여 제N게이트전압을 생성하는 제N스테이지를 포함하고, 상기 제N스테이지는, 상기 순방향전압 및 상기 역방향전압을 Q노드로 각각 전달하는 제1 및 제2박막트랜지스터와, INV노드에 연결되고 상기 저전위전압을 Q노드로 전달하는 제3박막트랜지스터와, 상기 제N클럭 및 상기 저전위전압을 상기 제N게이트전압으로 각각 출력하는 제4 및 제5박막트랜지스터와, 상기 저전위전압을 상기 INV노드로 전달하는 제6박막트랜지스터와, 상기 순방향전압 및 상기 역방향전압을 상기 INV노드로 각각 전달하는 제7 및 제8박막트랜지스터를 포함하는 표시장치를 제공한다.
그리고, 상기 게이트구동부가 순방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 게이트하이전압 및 게이트로우전압이고, 상기 게이트구동부가 역방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 상기 게이트로우전압 및 상기 게이트하이전압 일 수 있다.
또한, 상기 제7박막트랜지스터의 턴-온 저항은 상기 제6박막트랜지스터의 턴-온 저항보다 클 수 있다.
그리고, 상기 제1 및 제2게이트구동부는 각각 상기 표시패널의 기수 게이트배선 및 우수 게이트배선에 교대로 상기 게이트전압을 순차적으로 공급할 수 있다.
본 발명은, Q노드의 전압이 하이레벨을 유지하는 시간구간 동안, Q노드에 연결된 박막트랜지스터의 게이트전극인 INV노드에 저전위전압이 인가되어 Q노드에 연결된 박막트랜지스터가 턴-오프 되도록 함으로써, Q노드의 전압의 딥 현상이 제거되어 쉬프트레지스터의 오작동이 방지되고 영상의 품질 저하가 방지되는 효과를 갖는다.
그리고, 본 발명은, Q노드에 연결된 박막트랜지스터의 게이트전극인 INV노드에 연결되는 2개의 박막트랜지스터가 반대 위상의 클럭에 따라 스위칭 되고, 구동방향에 따라 INV노드에 공급되는 순방향전압 및 역방향전압을 상이하게 설정함으로써, 양방향 스캔과 같은 동작 기능이 개선되는 효과를 갖는다.
도 1은 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 2는 본 발명의 실시예에 따른 표시장치를 도시한 도면.
도 3은 본 발명의 실시예에 따른 표시패널을 도시한 도면.
도 4는 본 발명의 실시예에 따른 제1 및 제2게이트구동부의 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 5는 본 발명의 실시예에 따른 쉬프트레지스터에 사용되는 신호의 타이밍도.
도 6은 본 발명의 실시예에 따른 쉬프트레지스터의 일 스테이지의 출력을 도시한 도면.
첨부한 도면을 참고로 하여 본 발명에 따른 게이트구동부 및 이를 포함하는 표시장치를 설명한다.
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치(110)는, 타이밍제어부(120), 데이터구동부(130), 제1 및 제2게이트구동부(140, 142) 및 표시패널(150)을 포함하는데, 표시장치(110)는 유기발광다이오드 표시장치(organic light emitting diode display device: OLED display device) 또는 액정표시장치(liquid crystal display device: LCD device)일 수 있다.
타이밍제어부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(130)에 공급하고, 생성된 게이트제어신호(GCS)는 제1 및 제2게이트구동부(140, 142)에 공급한다.
데이터구동부(130)는, 타이밍제어부(120)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터신호(데이터전압)를 생성하고, 생성된 데이터신호를 표시패널(DP)의 데이터배선(DL)에 공급한다.
제1 및 제2게이트구동부(140, 142)는, 타이밍제어부(120)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트신호(게이트전압)를 생성하고, 생성된 게이트신호를 표시패널(150)의 게이트배선(GL)에 공급하는데, 제1 및 제2게이트구동부(140, 142)는 게이트배선(GL), 데이터배선(DL) 및 화소(P)가 형성되는 표시패널(150)의 기판에 함께 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있으며, 제1 및 제2게이트구동부(140, 142) 각각이 하나의 게이트배선(GL)에 게이트신호를 공급하는 싱글 피딩(single feeding) 방식일 수 있다.
표시패널(150)은, 게이트신호 및 데이터신호를 이용하여 영상을 표시하는데, 서로 교차하여 화소(P)를 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 화소(P)를 포함한다.
제1 및 제2게이트구동부(140, 142) 및 화소(P)는 각각 다수의 박막트랜지스터를 포함하는데, 표시장치(110)가 유기발광다이오드 표시장치인 경우 표시패널(150)의 화소(P)는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 스토리지 커패시터 및 발광다이오드를 포함할 수 있고, 표시장치(110)가 액정표시장치인 경우 표시패널(150)의 화소(P)는 박막트랜지스터, 스토리지 커패시터 및 액정 커패시터를 포함할 수 있다.
한편, 제1 및 제2게이트구동부(140, 142)는 화소영역(P)의 박막트랜지스터와 동일한 공정을 통하여 형성되는 쉬프트레지스터(shift register)와 다수의 배선을 포함하는데, 이를 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 표시패널을 도시한 도면이고, 도 5는 본 발명의 실시예에 따른 제1 및 제2게이트구동부의 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 6은 본 발명의 실시예에 따른 쉬프트레지스터에 사용되는 신호의 타이밍도로서, 도 3을 함께 참조하여 설명한다.
도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치(110)의 표시패널(150)의 양단부에는 각각 제1 및 제2게이트구동부(140, 142)가 형성된다.
제1게이트구동부(140)는, 클럭(CLK), 순방향전압(VF), 역방향전압(VB) 및 저전위전압(VSS)을 공급하는 다수의 배선과, 다수의 배선에 연결되고 게이트전압을 생성하는 제1쉬프트레지스터를 포함한다.
예를 들어, 제1쉬프트레지스터는, 제1, 제3 및 제5스테이지(SRS1, SRS3, SRS5)와 같이 서로 종속적으로 연결되는 다수의 기수 스테이지를 포함하고, 제1, 제3 및 제5게이트배선(GL1, GL3, GL5)과 같은 다수의 기수 게이트배선에 게이트전압을 공급할 수 있다.
그리고, 제2게이트구동부(142)는, 클럭(CLK), 순방향전압(VF), 역방향전압(VB) 및 제저전위전압(VSS)을 공급하는 다수의 배선과, 다수의 배선에 연결되고 게이트전압을 생성하는 제2쉬프트레지스터를 포함한다.
예를 들어, 제2쉬프트레지스터는, 제2, 제4 및 제6스테이지(SRS2, SRS4, SRS6)와 같이 서로 종속적으로 연결되는 다수의 우수 스테이지를 포함하고, 제2, 제4 및 제6게이트배선(GL2, GL4, GL6)과 같은 다수의 우수 게이트배선에 게이트전압을 공급할 수 있다.
즉, 제1쉬프트레지스터의 다수의 기수 스테이지와 제2쉬프트레지스터의 다수의 우수 스테이지는 각각 기수 게이트배선 및 우수 게이트배선에 교대로 게이트신호를 순차적으로 공급할 수 있으며, 그 결과 각 스테이지의 할당 면적을 충분히 확보하여 고해상도에 용이하게 대응할 수 있다.
이때, 클럭(CLK)은 m상(phase)의 다수의 클럭을 가질 수 있는데, 예를 들어 클럭(CLK)은 4상의 제1 내지 제4클럭 또는 8상의 제1 내지 제8클럭을 포함할 수 있다.
그리고, 도 4에서는 제1 및 제2쉬프트레지스터가 표시패널(150)의 양단에 각각 배치되는 것을 예로 들었으나, 다른 실시예에서는 제1 및 제2쉬프트레지스터가 표시패널(150)의 일단에 함께 배치될 수도 있다.
도 5에 도시한 바와 같이, 제1 및 제2쉬프트레지스터의 제N스테이지(SRS(N))는 제1 내지 제10박막트랜지스터(T1 내지 T10)를 포함한다.
여기서, 제N스테이지(SRS(N))는 도 4의 다수의 기수 스테이지와 다수의 우수 스테이지 중 하나일 수 있으며, 제N클럭(CLK(N))은 m상의 다수의 클럭 중 제N스테이지(SRS(N))에 대응되는 하나일 수 있다.
그리고, 제1 내지 제10박막트랜지스터(T1 내지 T10)는 각각 게이트, 드레인, 소스를 포함할 수 있다.
구체적으로, 제1박막트랜지스터(T1)의 게이트는 시작전압(VST)(또는 제(N-4)게이트전압(VG(N-4))에 연결되고, 제1박막트랜지스터(T1)의 드레인은 순방향전압(VF)에 연결되고, 제1박막트랜지스터(T1)의 소스는 Q노드에 연결된다.
제2박막트랜지스터(T2)의 게이트는 종료전압(VNEXT)(또는 제(N+4)게이트전압(VG(N+4))에 연결되고, 제2박막트랜지스터(T2)의 드레인은 Q노드에 연결되고, 제2박막트랜지스터(T2)의 소스는 역방향전압(VB)에 연결된다.
제3박막트랜지스터(T3)의 게이트는 INV노드에 연결되고, 제3박막트랜지스터(T3)의 드레인은 Q노드에 연결되고, 제3박막트랜지스터(T3)의 소스는 저전위전압(VSS)에 연결된다.
제4박막트랜지스터(T4)의 게이트는 Q노드에 연결되고, 제4박막트랜지스터(T4)의 제N클럭(CLK(N))에 연결되고, 제4박막트랜지스터(T4)의 소스는 제N게이트전압(VG(N))에 연결되어 제N스테이지(SRS(N))의 게이트전압 출력단 역할을 한다.
제5박막트랜지스터(T5)의 게이트는 제(N+4)클럭(CLK(N+4))에 연결되고, 제5박막트랜지스터(T5)의 드레인은 제N게이트전압(VG(N))에 연결되어 제N스테이지(SRS(N))의 게이트전압 출력단 역할을 하고, 제5박막트랜지스터(T5)의 소스는 저전위전압(VSS)에 연결된다.
제6박막트랜지스터(T6)의 게이트는 Q노드에 연결되고, 제6박막트랜지스터(T6)의 드레인은 INV노드에 연결되고, 제6박막트랜지스터(T6)의 소스는 저전위전압(VSS)에 연결된다.
제7박막트랜지스터(T7)의 게이트는 제(N-2)클럭(CLK(N-2))에 연결되고, 제7박막트랜지스터(T7)의 드레인은 순방향전압(VF)에 연결되고, 제7박막트랜지스터(T7)의 소스는 INV노드에 연결된다.
제8박막트랜지스터(T8)의 게이트는 제(N+2)클럭(CLK(N+2))에 연결되고, 제8박막트랜지스터(T8)의 드레인은 INV노드에 연결되고, 제8박막트랜지스터(T8)의 소스는 역방향전압(VB)에 연결된다.
제9박막트랜지스터(T9)의 게이트는 제N게이트전압(VG(N))에 연결되고, 제9박막트랜지스터(T9)의 드레인은 제N클럭(CLK(N))에 연결되고, 제9박막트랜지스터(T9)의 소스는 제N게이트전압(VG(N))에 연결되어 제N스테이지(SRS(N))의 게이트전압 출력단 역할을 한다. 제9박막트랜지스터(T9)는 제N스테이지(SRS(N))의 출력의 신뢰성을 개선하기 위한 것으로, 다른 실시예에서는 생략할 수 있다.
제10박막트랜지스터(T10)의 게이트는 리셋전압(VRST)에 연결되고, 제10박막트랜지스터(T10)의 드레인은 Q노드에 연결되고, 제10박막트랜지스터(T10)의 소스는 저전위전압(VSS)에 연결된다.
여기서, 제N, 제(N+4), 제(N-2) 및 제(N+2)클럭(CLK(N), CLK(N+4), CLK(N-2), CLK(N+2))의 하이레벨 및 로우레벨은 각각 게이트전압의 하이레벨 및 로우레벨인 게이트하이전압(VGH) 및 게이트로우전압(VGL) 일 수 있고, 저전위전압(VSS)은 게이트로우전압(VGL) 일 수 있다.
그리고, 제1 및 제2쉬프트레지스터의 최전단 스테이지의 제1박막트랜지스터(T1)의 게이트에는 시작전압(VST)이 인가될 수 있고, 그 후단 스테이지의 제1박막트랜지스터(T1)의 게이트에는 제(N-4)게이트전압(VG(N-4))이 인가될 수 있으며, 제1 및 제2쉬프트레지스터의 최후단 스테이지의 제10박막트랜지스터(T10)의 게이트에는 종료전압(VNEXT)이 인가될 수 있고, 그 전단 스테이지의 제10박막트랜지스터(T10)의 게이트에는 제(N+4)게이트전압(VG(N+4))이 인가될 수 있다. 또한, 시작전압(VST) 및 종료전압(VNEXT)은 각각 1개 이상 일 수 있다.
한편, 제1 및 제2쉬프트레지스터가 다수의 게이트전압의 하이레벨을 표시패널(150)의 상부로부터 하부로 순차적으로 공급하는 순방향 구동의 경우, 순방향전압(VF)은 게이트하이전압(VGH) 이고 역방향전압(VB)은 저전위전압(VSS) 또는 게이트로우전압(VGL) 일 수 있고, 제1 및 제2쉬프트레지스터가 다수의 게이트전압을 표시패널(150)의 하부로부터 상부로 순차적으로 공급하는 역방향 구동의 경우, 순방향전압(VF)은 저전위전압(VSS) 또는 게이트로우전압(VGL) 이고 역방향전압(VB)은 게이트하이전압(VGH) 일 수 있다.
그리고, 리셋전압(VRST)은, 제1 및 제2쉬프트레지스터가 다수의 게이트전압을 생성하는 동안에는 로우레벨을 유지하고, 제1 및 제2쉬프트레지스터가 다수의 게이트전압 생성을 완료한 이후인 1프레임의 종단에서 하이레벨이 되는 전압으로, 제10박막트랜지스터(T10)은 리셋전압(VRST)에 따라 Q노드를 로우레벨로 리셋함으로써 플로팅 상태에서 Q노드에 잔존하는 전압을 제거할 수 있다. 이러한 제10박막트랜지스터(T10)는 제1 및 제2쉬프트레지스터의 모든 스테이지에 포함되거나, 최전단 스테이지에만 포함되고 나머지 스테이지에서는 생략되거나, 모든 스테이지에서 생략될 수 있다.
이러한 제1 및 제2쉬프트레지스터의 제N스테이지(SRS(N))는, 1 프레임 동안 제4박막트랜지스터(T4)의 게이트인 Q노드의 전압을 조절하여 제4박막트랜지스터(T4)의 소스로부터 출력되는 제N게이트전압(VG(N))의 레벨을 제어하는데, 그 구체적 동작을 순방향 구동을 예로 들어 설명한다.
도 6에 도시한 바와 같이, 제1시간구간(TS1) 동안, 로우레벨의 제(N-4)게이트전압(VG(N-4))에 의하여 제1박막트랜지스터(T1)가 턴-오프 되어 Q노드의 전압(VQ)은 이전 전압인 로우레벨을 유지한다.
그리고, 로우레벨의 Q노드의 전압(VQ)에 의하여 제4박막트랜지스터(T4)가 턴-오프 되고, 제N스테이지(SRS(N))는 플로팅(floating) 상태에서 이전 전압인 로우레벨을 제N게이트전압(VG(N))으로 출력한다.
또한, 로우레벨의 Q노드의 전압(VQ)에 의하여 제6박막트랜지스터(T6)가 턴-오프를 유지하고, 하이레벨에서 로우레벨로 변경되는 제(N-2)클럭(CLK(N-2))에 의하여 제7박막트랜지스터(T7)가 턴-온에서 턴-오프로 변경되고, 로우레벨에서 하이레벨로 변경되는 제(N+2)클럭(CLK(N+2))에 의하여 제8박막트랜지스터(T8)가 턴-오프에서 턴-온으로 변경되어, INV노드의 전압(VINV)는 하이레벨에서 로우레벨로 변경된다.
이후, 제2시간구간(TS2) 동안, 하이레벨의 시작전압(VST) 또는 제(N-4)게이트전압(VG(N-4))에 의하여 제1박막트랜지스터(T1)가 턴-온 되어 Q노드의 전압(VQ)은 게이트하이전압(VGH)인 순방향전압(VF)의 제1하이레벨이 된다. (Q노드의 pre-charging 구간)
그리고, 제1하이레벨의 Q노드의 전압(VQ)에 의하여 제4박막트랜지스터(T4)가 턴-온 되고, 제N스테이지(SRS(N))는 제N클럭(CLK(N))의 로우레벨을 제N게이트전압(VG(N))으로 출력한다.
또한, 제1하이레벨의 Q노드의 전압(VQ)에 의하여 제6박막트랜지스터(T7)가 턴-온 되고, 로우레벨에서 하이레벨로 변경되는 제(N-2)클럭(CLK(N-2))에 의하여 제7박막트랜지스터(T7)가 턴-오프에서 턴-온으로 변경되고, 하이레벨에서 로우레벨로 변경되는 제(N+2)클럭(CLK(N+2))에 의하여 제8박막트랜지스터(T8)가 턴-온에서 턴-오프로 변경된다. 이때, 제7박막트랜지스터(T7)의 턴-온 저항이 제6박막트랜지스터(T6)의 턴-온 저항보다 비교적 크게 형성되므로, INV노드의 전압(VINV)은 로우레벨로 유지된다. 예를 들어, 박막트랜지스터의 채널의 크기(폭(W) 및 길이(L))를 조절하여 제7박막트랜지스터(T7)의 턴-온 저항이 제6박막트랜지스터(T6)의 턴-온 저항의 약 5배 이상이 되도록 할 수 있다.
이후, 제3시간구간(TS3) 동안, 제N클럭(CLK(N))이 하이레벨이 되고, 제N스테이지(SRS(N))는 턴-온 되어 있는 제4박막트랜지스터(T4)를 통하여 제N클럭(CLK(N))의 하이레벨을 제N게이트전압(VG(N))으로 출력한다.
그리고, 하이레벨의 제N클럭(CLK(N))에 기인한 제4박막트랜지스터(T4)의 게이트-소스 커패시터(Cgs)를 통한 커플링(coupling) 또는 부트스트래핑(bootstrapping)에 의하여 Q노드의 전압(VQ)은 제1하이레벨보다 높은 제2하이레벨이 된다. (Q노드의 charging 구간)
또한, 제2하이레벨의 Q노드의 전압(VQ)에 의하여 제6박막트랜지스터(T6)는 턴-온을 유지하고, 하이레벨에서 로우레벨로 변경되는 제(N-2)클럭(CLK(N-2))에 의하여 제7박막트랜지스터(T7)가 턴-온에서 턴-오프로 변경되고, 로우레벨에서 하이레벨로 변경되는 제(N+2)클럭(CLK(N+2))에 의하여 제8박막트랜지스터(T8)가 턴-오프에서 턴-온으로 변경되어, INV노드의 전압(VINV)은 로우레벨로 유지된다.
이후, 제4시간구간(TS4) 동안, 하이레벨의 제(N+4)게이트전압(VG(N+4))에 의하여 제2박막트랜지스터(T2)가 턴-온 되어 Q노드의 전압(VQ)은 저전위전압(VSS)의 로우레벨이 된다.
그리고, 로우레벨의 Q노드의 전압(VQ)에 의하여 제4박막트랜지스터(T4)가 턴-오프 되고, 하이레벨의 제(N+4)클럭(CLK(N+4))에 의하여 제5박막트랜지스터(T5)가 턴-온 되고, 제N스테이지(SRS(N))는 저전위전압(VSS)의 로우레벨을 제N게이트전압(VG(N))으로 출력한다.
또한, 로우레벨의 Q노드의 전압(VQ)에 의하여 제6박막트랜지스터(T6)가 턴-오프 되고, 로우레벨에서 하이레벨로 변경되는 제(N-2)클럭(CLK(N-2))에 의하여 제7박막트랜지스터(T7)가 턴-오프에서 턴-온으로 변경되고, 하이레벨에서 로우레벨로 변경되는 제(N+2)클럭(CLK(N+2))에 의하여 제8박막트랜지스터(T8)가 턴-온에서 턴-오프로 변경되어, INV노드의 전압(VINV)은 로우레벨에서 하이레벨로 변경된다.
한편, 제(N+4)게이트전압(VG(N+4))이 하이레벨에서 로우레벨로 변경된 이후에는, Q노드의 전압(VQ)이 INV노드의 전압(VINV)에 따라 주기적으로 턴-온 되는 제3박막트랜지스터(T3)에 의하여 저전위전압(VSS)의 로우레벨이 되거나 플로팅(floating) 상태로 이전 전압인 로우레벨을 유지함으로써, 제4박막트랜지스터(T4)가 턴-오프로 유지된다.
그리고, 제N스테이지(SRS(N))는 제(N+4)클럭(CLK(N+4)에 따라 주기적으로 턴-온 되는 제5박막트랜지스터(T5)를 통하여 저전위전압(VSS)의 로우레벨이나 플로팅 상태에서 이전 전압인 로우레벨을 제N게이트전압(VG(N))으로 출력한다.
이러한 제N스테이지(SRS(N))에서는, Q노드의 전압(VQ)이 하이레벨을 유지하는 제2 및 제3시간구간(TS2, TS3) 동안(특히 제2시간구간(TS2) 동안), 종래와 같이 제(N-2)클럭(CLK(N-2))에 따라 제(N-2)게이트전압(VG(N-2))의 하이레벨을 제3박막트랜지스터(T3)를 통하여 Q노드에 인가하는 대신에, INV노드의 전압(VINV)이 로우레벨이 되도록 하여 제3박막트랜지스터(T3)가 턴-오프 되도록 한다.
따라서, Q노드의 전압(VQ)이 하이레벨을 유지하는 제2 및 제3시간구간(TS2, TS3) 동안(특히 제2시간구간(TS2) 동안), Q노드의 전압(VQ)이 순간적으로 강하하는 딥 현상이 제거되어 쉬프트레지스터의 오작동이 방지되고 영상의 품질 저하가 방지된다.
한편, 이러한 제1 및 제2쉬프트레지스터의 제N스테이지(SRS(N))는, 순방향전압(VF) 및 역방향전압(VB)을 조절하여 표시패널(150) 내에서의 다수의 게이트전압의 하이레벨의 공급순서를 제어하는데, 그 구체적 동작을 다수의 기수 스테이지를 예를 들어 설명한다.
도 7a 및 7b는 각각 순방향구동 및 역방향구동 시 본 발명의 실시예에 따른 쉬프트레지스터로부터 출력되는 다수의 게이트전압을 도시한 도면으로, 도 4 및 도 5를 함께 참조하여 설명한다.
순방향 구동에서 순방향전압(VF) 및 역방향전압(VB)은 각각 게이트하이전압(VGH) 및 게이트로우전압(VGL)이고, 역방향 구동에서 순방향전압(VF) 및 역방향전압(VB)은 각각 게이트로우전압(VGL) 및 게이트하이전압(VGH) 일 수 있다.
순방향구동에 대한 도 7a에 도시한 바와 같이, 제1스테이지(SRS(1))에서, 제1시작전압(VST)(제5클럭(CLK(5))과 동일한 타이밍의 전압)이 하이레벨인 시간구간 동안 제1박막트랜지스터(T1)가 턴-온 되고, 게이트하이전압(VGH)인 순방향전압(VF)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-온 되고, 제1시작전압(VST1)이 로우레벨이 된 직후에 제1클럭(CLK(1))이 하이레벨인 시간구간 동안 출력단으로부터 하이레벨의 제1게이트전압(VG(1))이 제1게이트배선(GL1)으로 공급된다.
이후, 제3스테이지(SRS(3))에서, 제2시작전압(VST2)(제7클럭(CLK(7))과 동일한 타이밍을 갖는 전압)이 하이레벨인 시간구간 동안 제1박막트랜지스터(T1)가 턴-온 되고, 게이트하이전압(VGH)인 순방향전압(VF)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-온 되고, 제2시작전압(VST2)이 로우레벨이 된 직후에 제3클럭(CLK(3))이 하이레벨인 시간구간 동안 하이레벨의 제3게이트전압(VG(3))이 제3게이트배선(GL3)으로 공급된다.
이후, 제5스테이지(SRS(5))에서, 제1게이트전압(VG(1))이 하이레벨인 시간구간 동안 제1박막트랜지스터(T1)가 턴-온 되고, 게이트하이전압(VGH)인 순방향전압(VF)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-온 되고, 제1게이트전압(VG(1))이 로우레벨이 된 직후에 제5클럭(CLK(5))이 하이레벨인 시간구간 동안 하이레벨의 제5게이트전압(VG(5))이 제5게이트배선(GL5)으로 공급된다.
이와 같은 방법으로 제1 내지 제M스테이지(SRS(1) 내지 SRS(M))로부터 제1 내지 제M게이트전압(VG(1) 내지 VG(M))이 출력되어 제1 내지 제M게이트배선(GL(1) 내지 GL(M))으로 공급되는데, 제1 내지 제M게이트전압(VG(1) 내지 VG(M))이 하이레벨인 시간구간은 시간에 대하여 순방향으로 순차적으로 지연되므로, 표시패널(150)은 상부 수평라인으로부터 하부 수평라인으로 데이터전압을 순차적으로 표시한다.
역방향구동에 대한 도 7b에 도시한 바와 같이, 제1스테이지(SRS(1))에서, 제1시작전압(VST)(제5클럭(CLK(5))과 동일한 타이밍의 전압)이 하이레벨인 시간구간 동안 제1박막트랜지스터(T1)가 턴-온 되고, 게이트로우전압(VGL)인 순방향전압(VF)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-오프 되고, 플로팅 상태의 출력단으로부터 로우레벨의 제1게이트전압(VG(1))이 제1게이트배선(GL1)으로 지속적으로 공급된다.
이러한 로우레벨의 Q노드의 전압(VQ)은 하이레벨의 제5게이트전압(VG(5))이 인가되기 전까지 지속되는데, 제5게이트전압(VG(5))이 하이레벨인 시간구간 동안 제2박막트랜지스터(T2)가 턴-온 되고, 게이트하이전압(VGH)인 역방향전압(VB)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-온 되고, 제5게이트전압(VG(5))이 로우레벨이 된 직후에 제1클럭(CLK(1))이 하이레벨인 시간구간 동안 출력단으로부터 하이레벨의 제1게이트전압(VG(1))이 제1게이트배선(GL1)으로 공급된다.
이후, 제3스테이지(SRS(3))에서, 제2시작전압(VST2)(제7클럭(CLK(7))과 동일한 타이밍을 갖는 전압)이 하이레벨인 시간구간 동안 제1박막트랜지스터(T1)가 턴-온 되고, 게이트로우전압(VGL)인 순방향전압(VF)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-오프 되고, 플로팅 상태의 출력단으로부터 로우레벨의 제3게이트전압(VG(3))이 제3게이트배선(GL3)으로 공급된다.
이러한 로우레벨의 Q노드의 전압(VQ)은 하이레벨의 제7게이트전압(VG(7))이 인가되기 전까지 지속되는데, 제7게이트전압(VG(7))이 하이레벨인 시간구간 동안 제2박막트랜지스터(T2)가 턴-온 되고, 게이트하이전압(VGH)인 역방향전압(VB)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-온 되고, 제7게이트전압(VG(7))이 로우레벨이 된 직후에 제3클럭(CLK(3))이 하이레벨인 시간구간 동안 출력단으로부터 하이레벨의 제3게이트전압(VG(3))이 제3게이트배선(GL3)으로 공급된다.
이후, 제5스테이지(SRS(5))에서, 이전 프레임의 제1게이트전압(VG(1))이 하이레벨인 시간구간 동안 제1박막트랜지스터(T1)가 턴-온 되고, 게이트로우전압(VGL)인 순방향전압(VF)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-오프 되고, 플로팅 상태의 출력단으로부터 로우레벨의 제5게이트전압(VG(5))이 제5게이트배선(GL5)으로 지속적으로 공급된다.
이러한 로우레벨의 Q노드의 전압(VQ)은 하이레벨의 제9게이트전압(VG(9))이 인가되기 전까지 지속되는데, 제9게이트전압(VG(9))이 하이레벨인 시간구간 동안 제2박막트랜지스터(T2)가 턴-온 되고, 게이트하이전압(VGH)인 역방향전압(VB)이 Q노드에 인가되어 제4박막트랜지스터(T4)가 턴-온 되고, 제9게이트전압(VG(9))이 로우레벨이 된 직후에 제5클럭(CLK(5))이 하이레벨인 시간구간 동안 출력단으로부터 하이레벨의 제5게이트전압(VG(5))이 제5게이트배선(GL5)으로 공급된다.
이와 같은 방법으로 제1 내지 제M스테이지(SRS(1) 내지 SRS(M))로부터 제1 내지 제M게이트전압(VG(1) 내지 VG(M))이 출력되어 제1 내지 제M게이트배선(GL(1) 내지 GL(M))으로 공급되는데, 제1 내지 제M게이트전압(VG(1) 내지 VG(M))이 하이레벨인 시간구간은 시간에 대하여 역방향으로 순차적으로 지연되므로, 표시패널(150)은 하부 수평라인으로부터 상부 수평라인으로 데이터전압을 순차적으로 표시한다.
이러한 제N스테이지(SRS(N))에서는, 구동방향에 따라 INV노드에 공급되는 순방향전압(VF) 및 역방향전압(VB)을 각각 게이트하이전압(VGH) 및 게이트로우전압(VGL)로 설정하거나 게이트로우전압(VGL) 및 게이트하이전압(VGH)으로 설정함으로써, 표시패널의 수평라인에 데이터전압이 인가되는 순서를 변경할 수 있으며, 그 결과 양방향 스캔과 같은 동작 기능을 구현할 수 있다.
도 8은 본 발명의 실시예에 따른 쉬프트레지스터의 일 스테이지의 출력을 도시한 도면으로, 도 6을 함께 참조하여 설명한다.
도 8에 도시한 바와 같이, Q노드의 전압(VQ)은 제2 및 제3시간구간(TS2 및 TS3)에서 각각 제1 및 제2하이레벨을 갖는다.
그리고, INV노드의 전압(VINV)은 제2 및 제3시간구간(TS2 및 TS3)을 제외하고는 제(N-2)클럭(CLK(N-2))의 하이레벨 및 로우레벨에 각각 대응되는 하이레벨 및 로우레벨을 갖는데, Q노드의 전압(VQ)이 제1 및 제2하이레벨인 제2 및 제3시간구간(TS2 및 TS3)에서 INV노드의 전압(VINV)은 항상 로우레벨을 갖는다.
제N게이트전압(VG(N))은 제3시간구간(TS3)에서 하이레벨을 갖고, 나머지 시간구간에서 로우레벨을 갖는다.
이때, 제2시간구간(TS2) 동안, INV노드의 전압(VINV)은 항상 로우레벨을 가지므로, 제3박막트랜지스터(T3)는 항상 턴-오프 된다.
따라서, Q노드의 전압(VQ)을 로우레벨로 만드는 제3박막트랜지스터(T3)의 소스를 항상 로우레벨인 저전위전압(VSS)에 연결하더라도, Q노드의 전압(VQ)이 순간적으로 강하하는 딥 현상을 제거할 수 있으며, 그 결과 쉬프트레지스터의 오작동이 방지되고 영상의 품질 저하가 방지된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 표시장치 120: 타이밍제어부
130: 데이터구동부 140: 제1게이트구동부
142: 제2게이트구동부 150: 표시패널
SRS(N): 제N스테이지

Claims (9)

  1. 제(N-2), 제N, 제(N+2) 및 제(N+4)클럭, 순방향전압, 역방향전압, 저전위전압을 이용하여 제N게이트전압을 생성하는 제N스테이지를 포함하는 게이트구동부에 있어서,
    상기 제N스테이지는,
    상기 순방향전압 및 상기 역방향전압을 Q노드로 각각 전달하는 제1 및 제2박막트랜지스터와;
    INV노드에 연결되고 상기 저전위전압을 상기 Q노드로 전달하는 제3박막트랜지스터와;
    상기 제N클럭 및 상기 저전위전압을 상기 제N게이트전압으로 각각 출력하는 제4 및 제5박막트랜지스터와;
    상기 저전위전압을 상기 INV노드로 전달하는 제6박막트랜지스터와;
    상기 순방향전압 및 상기 역방향전압을 상기 INV노드로 각각 전달하는 제7 및 제8박막트랜지스터
    를 포함하는 게이트구동부.
  2. 제 1 항에 있어서,
    상기 게이트구동부가 순방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 게이트하이전압 및 게이트로우전압이고,
    상기 게이트구동부가 역방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 상기 게이트로우전압 및 상기 게이트하이전압인 게이트구동부.
  3. 제 1 항에 있어서,
    상기 제7박막트랜지스터의 턴-온 저항은 상기 제6박막트랜지스터의 턴-온 저항보다 큰 게이트구동부.
  4. 제 1 항에 있어서,
    상기 제N스테이지는,
    상기 제N클럭을 상기 제N게이트전압으로 출력하는 제9박막트랜지스터와;
    상기 저전위전압을 상기 Q노드로 전달하는 제10박막트랜지스터
    를 더 포함하는 게이트구동부.
  5. 제 4 항에 있어서,
    상기 제1박막트랜지스터는 제(N-4)게이트전압에 따라 스위칭 되고,
    상기 제2박막트랜지스터는 제(N+4)게이트전압에 따라 스위칭 되고,
    상기 제3박막트랜지스터는 상기 INV노드의 전압에 따라 스위칭 되고,
    상기 제4박막트랜지스터는 상기 Q노드의 전압에 따라 스위칭 되고,
    상기 제5박막트랜지스터는 상기 제(N+4)클럭에 따라 스위칭 되고,
    상기 제6박막트랜지스터는 상기 Q노드의 전압에 따라 스위칭 되고,
    상기 제7박막트랜지스터는 상기 제(N-2)클럭에 따라 스위칭 되고,
    상기 제8박막트랜지스터는 상기 제(N+2)클럭에 따라 스위칭 되고,
    상기 제9박막트랜지스터는 상기 제N클럭에 따라 스위칭 되고,
    상기 제10박막트랜지스터는 리셋전압에 따라 스위칭 되는 게이트구동부.
  6. 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
    상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와;
    상기 게이트제어신호를 이용하여 게이트전압을 생성하는 제1 및 제2게이트구동부와;
    상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널
    을 포함하고,
    상기 제1 및 제2게이트구동부 각각은, 제(N-2), 제N, 제(N+2) 및 제(N+4)클럭, 순방향전압, 역방향전압, 저전위전압을 이용하여 제N게이트전압을 생성하는 제N스테이지를 포함하고,
    상기 제N스테이지는,
    상기 순방향전압 및 상기 역방향전압을 Q노드로 각각 전달하는 제1 및 제2박막트랜지스터와;
    INV노드에 연결되고 상기 저전위전압을 Q노드로 전달하는 제3박막트랜지스터와;
    상기 제N클럭 및 상기 저전위전압을 상기 제N게이트전압으로 각각 출력하는 제4 및 제5박막트랜지스터와;
    상기 저전위전압을 상기 INV노드로 전달하는 제6박막트랜지스터와;
    상기 순방향전압 및 상기 역방향전압을 상기 INV노드로 각각 전달하는 제7 및 제8박막트랜지스터
    를 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 게이트구동부가 순방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 게이트하이전압 및 게이트로우전압이고,
    상기 게이트구동부가 역방향 구동을 할 경우 상기 순방향전압 및 상기 역방향전압은 각각 상기 게이트로우전압 및 상기 게이트하이전압인 표시장치.
  8. 제 6 항에 있어서,
    상기 제7박막트랜지스터의 턴-온 저항은 상기 제6박막트랜지스터의 턴-온 저항보다 큰 표시장치.
  9. 제 6 항에 있어서,
    상기 제1 및 제2게이트구동부는 각각 상기 표시패널의 기수 게이트배선 및 우수 게이트배선에 교대로 상기 게이트전압을 순차적으로 공급하는 표시장치.
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