KR20130010715A - 쉬프트 레지스터 - Google Patents
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Abstract
본 발명은 하나의 스테이지가 두 개의 출력펄스를 발생하는 구조에서 두 개의 출력펄스들의 출력 특성을 동일하게 유지할 수 있는 쉬프트 레지스터에 관한 것으로, 다수의 스테이지들을 포함한 쉬프트 레지스터에 있어서, 각 스테이지가, 세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부; 및, 상기 세트 노드의 전압, 상기 리세트 노드의 전압 및 서로 다른 위상차를 갖는 적어도 2개의 클럭펄스들에 근거하여 적어도 4개의 출력펄스들을 4개의 출력단자를 통해 2개씩 순차적으로 출력하는 출력부를 포함하며; 상기 노드 제어부는 상기 세트 노드를 방전시키기 전에 상기 출력부의 출력단자들 중 어느 하나를 방전시키는 것을 특징으로 한다.
Description
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 하나의 스테이지가 두 개의 출력펄스를 발생하는 구조에서 두 개의 출력펄스들의 출력 특성을 동일하게 유지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트전극에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
이러한 쉬프트 레지스터는 다수의 스위칭소자들을 형성된 다수의 스테이지들을 포함한다.
한편, 스위칭소자들의 수를 줄이기 위해 하나의 스테이지에 두 개 이상의 출력부를 설치하여 하나의 스테이지가 두 개의 출력펄스들을 출력하도록 할 수 있는 바, 이때 각 출력펄스가 출력될 때 세트 노드가 서로 다른 크기로 부트스트랩핑되어 각 출력펄스들간의 출력특성이 달라지는 문제점이 발생된다. 이로 인해 이러한 스테이지들을 구비한 쉬프트 레지스터를 표시장치에 적용할 경우 화질이 저하되는 문제점이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 세트 노드를 방전하기에 앞서 두 번째 출력펄스가 인가되는 출력단자를 미리 방전시킴으로써 첫 번째 출력펄스의 폴링 시간과 두 번째 출력펄스의 폴링 시간간의 차이를 최소화하여 출력 특성을 향상시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 다수의 스테이지들을 포함한 쉬프트 레지스터에 있어서, 각 스테이지가, 세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부; 및, 상기 세트 노드의 전압, 상기 리세트 노드의 전압 및 서로 다른 위상차를 갖는 적어도 2개의 클럭펄스들에 근거하여 적어도 4개의 출력펄스들을 4개의 출력단자를 통해 2개씩 순차적으로 출력하는 출력부를 포함하며; 상기 노드 제어부는 상기 세트 노드를 방전시키기 전에 상기 출력부의 출력단자들 중 어느 하나를 방전시키는 것을 특징으로 한다.
제 n 스테이지(n은 자연수)에 구비된 출력부로부터 출력된 4개의 출력펄스들은 제 2n-1 캐리펄스, 제 2n-1 스캔펄스, 제 2n 캐리펄스 및 제 2n 스캔펄스를 포함하며; 상기 제 n 스테이지에 구비된 출력부는, 서로 위상차를 갖고 순차적으로 순환하며 출력되는 제 1 내지 제 6 클럭펄스들 중 서로 인접한 기간에 출력되는 제 2m-1 클럭펄스 및 제 2m 클럭펄스들(m은 자연수)을 공급받으며; 상기 제 1 내지 제 6 클럭펄스들의 액티브 상태에서의 각 펄스폭이 모두 동일하며; 서로 인접한 클럭펄스들의 펄스폭들이 일정 구간 중첩하며; 상기 제 2m-1 클럭펄스가 상기 제 2m 클럭펄스보다 앞선 위상을 가지며; 상기 4개의 출력단자들은 제 1 캐리출력단자, 제 1 스캔출력단자, 제 2 캐리출력단자 및 제 2 스캔출력단자들을 포함하며; 상기 제 n 스테이지에 구비된 출력부는, 상기 제 1 캐리출력단자 및 제 1 스캔출력단자를 통해 상기 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스를 출력하는 제 1 출력부와, 그리고 상기 제 2 캐리출력단자 및 제 2 스캔출력단자를 통해 상기 제 2n 캐리펄스 및 제 2n 스캔펄스를 출력하는 제 2 출력부를 구비하며; 상기 제 n 스테이지에 구비된 제 1 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 m 클럭펄스에 근거하여 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스를 출력하며; 상기 제 n 스테이지에 구비된 제 2 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 m+1 클럭펄스에 근거하여 제 2n 캐리펄스 및 제 2n 스캔펄스를 출력하며; 상기 제 n 스테이지에 구비된 노드 제어부는, 상기 세트 노드를 방전시키기 전에 제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 응답하여 제 2 스캔출력단자를 방전시키는 것을 특징으로 한다.
상기 노드 제어부는 상기 제 2n+3 캐리펄스에 응답하여 제 1 방전용전압을 상기 제 2 스캔출력단자에 공급함으로써 상기 제 2 스캔출력단자를 방전시키는 것을 특징으로 한다.
상기 제 1 내지 제 6 클럭펄스의 비액티브 상태에서의 전압값이 상기 제 1 방전용전압의 전압과 동일하거나 이보다 작은 것을 특징으로 한다.
상기 제 n 스테이지에 구비된 제 1 출력부는 상기 제 2n-1 캐리펄스를 출력하는 제 1 캐리펄스 출력부 및 상기 제 2n-1 스캔펄스를 출력하는 제 1 스캔펄스 출력부를 포함하며; 그리고, 상기 제 n 스테이지에 구비된 제 2 출력부는 상기 제 2n 캐리펄스를 출력하는 제 2 캐리펄스 출력부 및 상기 제 2n 스캔펄스를 출력하는 제 2 스캔펄스를 출력부를 포함함을 특징으로 한다.
상기 제 1 캐리펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m-1 클럭펄스에 근거하여 제 2n-1 캐리펄스를 발생시키고 이를 제 1 캐리출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 1 방전용전압에 근거하여 상기 제 1 방전용전압을 발생시키고 이를 상기 제 1 캐리출력단자를 통해 출력하며; 상기 제 1 스캔펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m-1 클럭펄스에 근거하여 제 2n-1 스캔펄스를 발생시키고 이를 제 1 스캔출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2 방전용전압에 근거하여 상기 제 2 방전용전압을 발생시키고 이를 상기 제 1 스캔출력단자를 통해 출력하며; 상기 제 2 캐리펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m 클럭펄스에 근거하여 제 2n 캐리펄스를 발생시키고 이를 제 2 캐리출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 1 방전용전압에 근거하여 상기 제 1 방전용전압을 발생시키고 이를 상기 제 2 캐리출력단자를 통해 출력하며; 상기 제 2 스캔펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m 클럭펄스에 근거하여 제 2n 스캔펄스를 발생시키고 이를 제 2 스캔출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2 방전용전압에 근거하여 상기 제 2 방전용전압을 발생시키고 이를 상기 제 2 스캔출력단자를 통해 출력함을 특징으로 한다.
상기 제 n 스테이지에 구비된 제 1 캐리펄스 출력부는, 상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m-1 클럭펄스를 전송하는 제 2m-1 클럭전송라인과 상기 제 1 캐리출력단자를 서로 연결하는 제 1 캐리풀업 스위칭소자 및, 상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 캐리출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 제 1 캐리풀다운 스위칭소자를 포함하며; 상기 제 n 스테이지에 구비된 제 1 스캔펄스 출력부는, 상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m-1 클럭전송라인과 상기 제 1 스캔출력단자를 서로 연결하는 제 1 스캔풀업 스위칭소자 및, 상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 스캔출력단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 1 스캔풀다운 스위칭소자를 포함하며; 상기 제 n 스테이지에 구비된 제 2 캐리펄스 출력부는, 상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m 클럭펄스를 전송하는 제 2m 클럭전송라인과 상기 제 2 캐리출력단자를 서로 연결하는 제 2 캐리풀업 스위칭소자 및, 상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 캐리출력단자와 상기 제 1 방전용전원라인을 서로 연결하는 제 2 캐리풀다운 스위칭소자를 포함하며; 상기 제 n 스테이지에 구비된 제 2 스캔펄스 출력부는, 상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m 클럭전송라인과 상기 제 2 스캔출력단자를 서로 연결하는 제 2 스캔풀업 스위칭소자 및, 상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스캔출력단자와 상기 제 2 방전용전원라인을 서로 연결하는 제 2 스캔풀다운 스위칭소자를 포함함을 특징으로 한다.
상기 제 n 스테이지에 구비된 노드 제어부는, 제 n-1 스테이지로부터의 제 2n-3 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-1 스테이지의 제 1 스캔출력단자와 상기 세트 노드를 서로 연결하는 제 1 스위칭소자; 제 2m-2 클럭전송라인으로부터의 제 2m-2 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-1 스테이지의 제 2 캐리출력단자와 상기 세트 노드를 서로 연결하는 제 2 스위칭소자; 충전용전원라인으로부터의 충전용전압에 따라 턴-온되며, 턴-온시 상기 충전용전원라인과 상기 리세트 노드를 서로 연결하는 제 3 스위칭소자; 상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 상기 제 1 방전용전원라인을 서로 연결하는 제 4 스위칭소자; 제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스캔출력단자와 제 1 방전용전원라인을 서로 연결하는 단자방전용 스위칭소자; 및, 상기 제 n+2 스테이지로부터의 제 2n+4 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 제 2 방전용전원라인을 서로 연결하는 노드방전용 스위칭소자를 포함하며; 상기 제 2m-2 클럭펄스는 상기 제 1 내지 제 6 클럭펄스들 중 어느 하나로서, 상기 제 2m-1 클럭펄스보다 앞선 위상을 갖는 클럭펄스임을 특징으로 한다.
상기 제 2n+3 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점이 상기 제 2n 스캔펄스의 액티브 상태에서 비액티 상태로의 천이시점과 상기 제 2n+4 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점 사이에 위치함을 특징으로 한다.
상기 제 2n+3 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점이 상기 제 2n 스캔펄스의 액티브 상태에서 비액티 상태로의 천이시점과 동일함을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.
첫째, 본원발명에서는 하나의 스테이지로부터 출력되는 두 개의 스캔펄스들이 모두 동일한 폴링 타임을 가질 수 있다. 따라서, 본 발명에 따른 쉬프트 레지스터는 각 스테이지로부터 출력되는 스캔펄스들간의 출력 타이밍을 모두 동일하게 유지할 수 있어 쉬프트 레지스터의 출력 특성을 향상시킬 수 있으며, 나아가 이러한 쉬프트 레지스터를 사용하는 표시장치의 화질을 향상시킬 수 있다.
둘째, 본 발명에서는 제 1 방전용전압을 제 2 방전용전압보다 작게 설정함으로써 제 1 및 제 2 출력 기간에 제 1 스위칭소자에 의해 세트 노드로부터의 전류가 누설되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호들 및 이 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면
도 3은 각 스테이지간의 결합 관계를 나타낸 도면
도 4는 도 1의 쉬프트 레지스터에 구비된 어느 하나의 스테이지를 나타낸 도면
도 5는 본 발명에 따른 단자방전용 스위칭소자(TD)의 턴-온 기간을 설명하기 위한 도면
도 6 및 도 7은 본 발명의 효과를 설명하기 위한 도면
도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호들 및 이 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면
도 3은 각 스테이지간의 결합 관계를 나타낸 도면
도 4는 도 1의 쉬프트 레지스터에 구비된 어느 하나의 스테이지를 나타낸 도면
도 5는 본 발명에 따른 단자방전용 스위칭소자(TD)의 턴-온 기간을 설명하기 위한 도면
도 6 및 도 7은 본 발명의 효과를 설명하기 위한 도면
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터에 공급되는 각종 신호들 및 이 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면이다.
본 발명의 실시예에 따른 액정표시장치는, 도 1에 도시된 바와 같이, 서로 종속적으로 접속된 다수의 스테이지들(STn-2 내지 STn+3)로 구성되어 있다. 스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 출력펄스들을 출력한다. 이때, 각 스테이지는 4개의 출력펄스들을 출력한다. 즉, 하나의 스테이지로부터 출력되는 4개의 출력펄스들은 2개의 캐리펄스들(CPn-4 내지 CPn+7) 및 2개의 스캔펄스들(SPn-4 내지 SPn+7)로 구분된다. 이때, 2개의 캐리펄스들은 서로 순차적으로 출력되며, 마찬가지로 2개의 스캔펄스들도 순차적으로 출력된다. 여기서, 하나의 스테이지로부터 출력되는 1개의 캐리펄스 및 1개의 스캔펄스는 동일한 타이밍에 출력되며, 다른 1개의 캐리펄스 및 다른 1개의 스캔펄스는 동일한 타이밍에 출력된다. 즉, 제 n 스테이지로부터는 제 2n-1 캐리펄스, 제 2n-1 스캔펄스, 제 2n 캐리펄스 및 제 2n 스캔펄스가 출력되는 바, 상기 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스는 동일한 타이밍에 출력되며, 그리고 상기 제 2n 캐리펄스 및 제 2n 스캔펄스는 동일한 타이밍에 출력된다. 단, 제 2n-1 캐리펄스는 제 2n 캐리펄스보다 앞서 출력되며, 마찬가지로 제 2n-1 스캔펄스는 제 2n 스캔펄스보다 앞서 출력된다.
이를 위해, 각 스테이지는 상기 세트 노드의 전압, 상기 리세트 노드의 전압 및 서로 다른 위상차를 갖는 2개의 클럭펄스들에 근거하여 적어도 4개의 출력펄스들을 4개의 출력단자를 통해 2개씩 순차적으로 출력하는 출력부를 포함한다. 특히, 이 출력부는 상기 노드 제어부는 상기 세트 노드를 방전시키기 전에 상기 출력부의 출력단자들 중 어느 하나를 방전시킴으로써, 해당 스테이지로부터 출력되는 4개의 출력펄스들의 각 폴링 시간이 동일하게 한다. 이로써 각 스테이지로부터 출력되는 4개의 출력펄스들의 출력 특성이 동일하게 되어 쉬프트 레지스터의 출력 특성 및 이러한 출력펄스들을 공급받는 디스플레이의 화질을 향상시킬 수 있다.
4개의 출력단자들은 제 1 캐리출력단자(COT1), 제 1 스캔출력단자(SOT1), 제 2 캐리출력단자(COT2) 및 제 2 스캔출력단자(SOT2)들을 포함한다.
제 n 스테이지에 구비된 출력부는, 제 1 캐리출력단자(COT1) 및 제 1 스캔출력단자(SOT1)를 통해 상기 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스를 출력하는 제 1 출력부와, 그리고 상기 제 2 캐리출력단자(COT2) 및 제 2 스캔출력단자(SOT2)를 통해 상기 제 2n 캐리펄스 및 제 2n 스캔펄스를 출력하는 제 2 출력부를 구비한다.
여기서, 제 n 스테이지에 구비된 제 1 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 m 클럭펄스에 근거하여 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스를 출력한다. 반면, 제 n 스테이지에 구비된 제 2 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 m+1 클럭펄스에 근거하여 제 2n 캐리펄스 및 제 2n 스캔펄스를 출력한다.
이때, 상기 제 n 스테이지에 구비된 노드 제어부는, 상기 세트 노드를 방전시키기 전에 제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 응답하여 제 2 스캔출력단자(SOT2)를 방전시킨다.
제 n 스테이지에 구비된 출력부는, 서로 위상차를 갖고 순차적으로 순환하며 출력되는 제 1 내지 제 6 클럭펄스들(CLK1 내지 CLK6) 중 서로 인접한 기간에 출력되는 제 2m-1 클럭펄스 및 제 2m 클럭펄스들(m은 자연수)을 공급받는다. 이 제 1 내지 제 6 클럭펄스들의 액티브 상태에서의 각 펄스폭이 모두 동일하다. 그리고, 서로 인접한 클럭펄스들의 펄스폭들이 일정 구간 중첩한다. 도 2에는 각 클럭펄스의 폭이 3수평기간이고, 서로 인접한 클럭펄스들이 2수평기간동안 중첩된 예를 나타낸 것이다. 이 클럭펄스들의 펄스폭 및 중첩 기간은 이에 한정하지 않으며, 회로의 구성에 따라 변화될 수 있다.
도 1에 도시된 바와 같이, 제 6k+1 스테이지는 제 1 클럭펄스(CLK1)를 이용하여 제 1 캐리펄스 및 제 1 스캔펄스를 출력함과 아울러 제 2 클럭펄스(CLK2)를 이용하여 제 2 캐리펄스 및 제 2 스캔펄스를 출력하고, 제 6k+2 스테이지는 제 3 클럭펄스(CLK3)를 이용하여 제 3 캐리펄스 및 제 3 스캔펄스를 출력함과 아울러 제 4 클럭펄스(CLK4)를 이용하여 제 4 캐리펄스 및 제 4 스캔펄스를 출력하고, 제 6k+3 스테이지는 제 5 클럭펄스(CLK5)를 이용하여 제 5 캐리펄스 및 제 5 스캔펄스를 출력함과 아울러 제 6 클럭펄스(CLK6)를 이용하여 제 6 캐리펄스 및 제 6 스캔펄스를 출력하고, 제 6k+4 스테이지는 제 1 클럭펄스(CLK1)를 이용하여 제 7 캐리펄스 및 제 7 스캔펄스를 출력함과 아울러 제 2 클럭펄스(CLK2)를 이용하여 제 8 캐리펄스 및 제 8 스캔펄스를 출력하고, 제 6k+5 스테이지는 제 3 클럭펄스(CLK3)를 이용하여 제 9 캐리펄스 및 제 9 스캔펄스를 출력함과 아울러 제 4 클럭펄스(CLK4)를 이용하여 제 10 캐리펄스 및 제 10 스캔펄스를 출력하고, 그리고 제 6k+6 스테이지는 제 5 클럭펄스(CLK5)를 이용하여 제 11 캐리펄스 및 제 11 스캔펄스를 출력함과 아울러 제 6 클럭펄스(CLK6)를 이용하여 제 12 캐리펄스 및 제 12 스캔펄스를 출력한다.
또한, 제 6k+1 스테이지는 제 6 클럭펄스(CLK6)에 응답하여 자신의 세트 노드를 2차 충전하며, 제 6k+2 스테이지는 제 2 클럭펄스(CLK2)에 응답하여 자신의 세트 노드를 2차 충전하며, 제 6k+3 스테이지는 제 4 클럭펄스(CLK4)에 응답하여 자신의 세트 노드를 2차 충전하며, 제 6k+4 스테이지는 제 6 클럭펄스(CLK6)에 응답하여 자신의 세트 노드를 2차 충전하며, 제 6k+5 스테이지는 제 2 클럭펄스(CLK2)에 응답하여 자신의 세트 노드를 2차 충전하며, 제 6k+6 스테이지는 제 4 클럭펄스(CLK4)에 응답하여 자신의 세트 노드를 2차 충전한다.
도 3은 각 스테이지간의 결합 관계를 나타낸 도면이다.
제 n 스테이지는 제 n-1 스테이지로부터의 제 2n-3 캐리펄스에 응답하여 자신의 세트 노드를 상기 제 n-1 스테이지로부터의 제 2n-3 스캔펄스로 충전한다. 또한, 이 제 n 스테이지는 제 2m-2 클럭펄스에 응답하여 자신의 세트 노드를 제 n-1 스테이지로부터의 제 2n-2 캐리펄스로 충전한다. 또한, 이 제 n 스테이지는 제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 응답하여 자신의 제 2 스캔출력단자(SOT2)를 방전시킨다. 이때, 노드 제어부는 제 2n+3 캐리펄스에 응답하여 제 1 방전용전압을 상기 제 2 스캔출력단자(SOT2)에 공급함으로써 상기 제 2 스캔출력단자(SOT2)를 방전시킨다. 여기서, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)의 비액티브 상태에서의 전압값이 상기 제 1 방전용전압의 전압과 동일하거나 이보다 작은 값으로 설정된다.
한편, 미설명된 S1은 제 1 스테이지에 공급되는 스타트 펄스이다.
도 4는 도 1의 쉬프트 레지스터에 구비된 어느 하나의 스테이지를 나타낸 도면이다.
제 n 스테이지에 구비된 제 1 출력부(OB1)는 제 2n-1 캐리펄스(CP2n-1)를 출력하는 제 1 캐리펄스 출력부와, 그리고 제 2n-1 스캔펄스(SP2n-1)를 출력하는 제 1 스캔펄스 출력부를 포함한다. 그리고, 제 n 스테이지에 구비된 제 2 출력부(OB2)는 제 2n 캐리펄스(CP2n)를 출력하는 제 2 캐리펄스 출력부와, 그리고 제 2n 스캔펄스(SP2n)를 출력하는 제 2 스캔펄스를 출력부를 포함한다.
제 1 캐리펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 2m-1 클럭펄스에 근거하여 제 2n-1 캐리펄스(CP2n-1)를 발생시키고 이를 제 1 캐리출력단자(COT1)를 통해 출력한다. 아울러, 이 제 1 캐리펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 1 방전용전압(VSS1)에 근거하여 상기 제 1 방전용전압(VSS1)을 발생시키고 이를 상기 제 1 캐리출력단자(COT1)를 통해 출력한다.
제 1 스캔펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 2m-1 클럭펄스에 근거하여 제 2n-1 스캔펄스(SP2n-1)를 발생시키고 이를 제 1 스캔출력단자(SOT1)를 통해 출력한다. 아울러, 이 제 1 스캔펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 2 방전용전압(VSS2)에 근거하여 상기 제 2 방전용전압(VSS2)을 발생시키고 이를 상기 제 1 스캔출력단자(SOT1)를 통해 출력한다.
제 2 캐리펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 2m 클럭펄스에 근거하여 제 2n 캐리펄스(CP2n)를 발생시키고 이를 제 2 캐리출력단자(COT2)를 통해 출력한다. 아울러, 이 제 2 캐리펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 1 방전용전압(VSS1)에 근거하여 상기 제 1 방전용전압(VSS1)을 발생시키고 이를 상기 제 2 캐리출력단자(COT2)를 통해 출력한다.
제 2 스캔펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 2m 클럭펄스에 근거하여 제 2n 스캔펄스(SP2n)를 발생시키고 이를 제 2 스캔출력단자(SOT2)를 통해 출력한다. 아울러, 이 제 2 스캔펄스 출력부는 세트 노드(Q)의 전압, 리세트 노드(QB)의 전압 및 제 2 방전용전압(VSS2)에 근거하여 상기 제 2 방전용전압(VSS2)을 발생시키고 이를 상기 제 2 스캔출력단자(SOT2)를 통해 출력한다.
여기서, 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 더 작은 값으로 설정된다.
제 n 스테이지에 구비된 제 1 캐리펄스 출력부는 제 1 캐리풀업 스위칭소자(Uc1) 및 제 1 캐리풀다운 스위칭소자(Dc1)를 포함한다.
제 n 스테이지에 구비된 제 1 캐리풀업 스위칭소자(Uc1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2m-1 클럭펄스(CLK2m-1)를 전송하는 제 2m-1 클럭전송라인과 제 1 캐리출력단자(COT1)를 서로 연결한다.
제 n 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 캐리출력단자(COT1)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인을 서로 연결한다.
제 n 스테이지에 구비된 제 1 스캔펄스 출력부는 제 1 스캔풀업 스위칭소자(Us1) 및 제 1 스캔풀다운 스위칭소자(Ds1)를 포함한다.
제 n 스테이지에 구비된 제 1 스캔풀업 스위칭소자(Us1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2m-1 클럭전송라인과 제 1 스캔출력단자(SOT1)를 서로 연결한다.
제 n 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 스캔출력단자(SOT1)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인을 서로 연결한다.
제 n 스테이지에 구비된 제 2 캐리펄스 출력부는 제 2 캐리풀업 스위칭소자(Uc2) 및 제 2 캐리풀다운 스위칭소자(Dc2)를 포함한다.
제 n 스테이지에 구비된 제 2캐리풀업 스위칭소자는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2m 클럭펄스(CLK2m)를 전송하는 제 2m 클럭전송라인과 제 2 캐리출력단자(COT2)를 서로 연결한다.
제 n 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 캐리출력단자(COT2)와 제 1 방전용전원라인을 서로 연결한다.
제 n 스테이지에 구비된 제 2 스캔펄스 출력부는 제 2 스캔풀업 스위칭소자(Us2) 및 제 2 스캔풀다운 스위칭소자(Ds2)를 포함한다.
제 n 스테이지에 구비된 제 2 스캔풀업 스위칭소자(Us2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2m 클럭전송라인과 제 2 스캔출력단자(SOT2)를 서로 연결한다.
제 n 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 스캔출력단자(SOT2)와 제 2 방전용전원라인을 서로 연결한다.
제 n 스테이지에 구비된 노드 제어부는 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 단자방전용 스위칭소자(TD) 및 노드방전용 스위칭소자(ND)를 포함한다.
제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지로부터의 제 2n-3 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n-1 스테이지의 제 1 스캔출력단자(SOT1)와 세트 노드(Q)를 서로 연결한다.
제 n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2m-2 클럭전송라인으로부터의 제 2m-2 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n-1 스테이지의 제 2 캐리출력단자(COT2)와 세트 노드(Q)를 서로 연결한다.
제 n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 충전용전원라인으로부터의 충전용전압(VDD)에 따라 턴-온되며, 턴-온시 충전용전원라인과 리세트 노드(QB)를 서로 연결한다.
제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 1 방전용전원라인을 서로 연결한다.
제 n 스테이지에 구비된 단자방전용 스위칭소자(TD)는 제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 스캔출력단자(SOT2)와 제 1 방전용전원라인을 서로 연결한다.
제 n 스테이지에 구비된 노드방전용 스위칭소자(ND)는 제 n+2 스테이지로부터의 제 2n+4 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 방전용전원라인을 서로 연결한다.
여기서, 제 2m-2 클럭펄스는 상기 제 1 내지 제 6 클럭펄스들 중 어느 하나로서, 제 2m-1 클럭펄스보다 앞선 위상을 갖는 클럭펄스이다.
이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
쉬프트 레지스터에 구비된 모든 스테이지들의 동작은 동일하므로, 도 2 및 도 4를 참조하여 제 2 스테이지의 동작을 설명한다.
제 1 세트 기간에 제 1 스테이지로(ST1)부터의 제 1 캐리펄스(CP1)가 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에 공급되고, 이 제 1 스테이지로(ST1)부터의 제 1 스캔펄스가 상기 제 1 스위칭소자(Tr1)의 드레인전극에 공급된다. 그러면, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 스캔펄스(SP1)가 이 제 2 스테이지(ST2)의 세트 노드(Q)에 공급되어 이 세트 노드(Q)가 충전된다. 그러면, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 1 캐리풀업 스위칭소자(Uc1), 제 1 스캔풀업 스위칭소자(Us1), 제 2 캐리풀업 스위칭소자(Uc2), 제 2 스캔풀업 스위칭소자(Us2) 및 제 4 스위칭소자(Tr4)가 턴-온된다.
턴-온된 제 4 스위칭소자(Tr4)를 통해 제 1 방전용전압(VSS1)이 리세트 노드(QB)에 공급되어 이 리세트 노드(QB)가 방전된다. 한편, 이 리세트 노드(QB)에는 충전용전압(VDD)에 의해 항상 턴-온된 상태를 유지하는 다이오드 형태의 제 3 스위칭소자(Tr3)로부터 출력된 충전용전압(VDD)이 공급되는 바, 이 제 3 스위칭소자(Tr3)보다 제 4 스위칭소자(Tr4)의 면적이 더 크므로, 상기 리세트 노드(QB)는 방전 상태로 유지된다(V_QB). 따라서, 이 방전된 리세트 노드(QB)에 게이트전극을 통해 접속된 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-오프된다.
이어서, 제 2 세트 기간에 제 2 클럭펄스(CLK2)가 제 3 스위칭소자(Tr3)의 게이트전극에 공급되며, 또한 제 1 스테이지로(ST1)부터의 제 2 캐리펄스가 이 제 3 스위칭소자(Tr3)의 드레인전극에 공급된다. 그러면, 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 2 캐리펄스(CP2)가 제 2 스테이지(ST2)의 세트 노드(Q)에 공급되어 이 세트 노드(Q)가 다시 한번 충전된다.
다음으로, 제 1 출력 기간에 제 3 클럭펄스(CLK3)가 제 1 출력부(OB1)에 구비된 제 1 캐리풀업 스위칭소자(Uc1) 및 제 1 스캔풀업 스위칭소자(Us1)의 각 드레인전극에 공통으로 공급된다. 이에 따라 플로팅상태의 세트 노드(Q)의 전압이 부트스트랩핑 현상에 의해 증폭된다(V_Q). 이 세트 노드(Q)에 접속된 제 1 캐리풀업 스위칭소자(Uc1)는 제 3 캐리펄스를 출력하며, 이 세트 노드(Q)에 접속된 제 1 스캔풀업 스위칭소자(Us1)는 제 3 스캔펄스(SP3)를 출력한다. 이때, 상기 제 3 캐리펄스(CP3)는 제 1 캐리출력단자(COT1)를 통해 출력되고, 상기 제 3 스캔펄스(SP3)는 제 1 스캔출력단자(SOT1)를 통해 출력된다.
이후, 제 2 출력 기간에 제 4 클럭펄스(CLK4)가 제 2 출력부(OB2)에 구비된 제 2 캐리풀업 스위칭소자(Uc2) 및 제 2 스캔풀업 스위칭소자(Us2)의 각 드레인전극에 공통으로 공급된다. 이에 따라 플로팅상태의 세트 노드(Q)의 전압이 다시 한번 부트스트랩핑 현상에 의해 더욱 증폭된다(V_Q). 이 세트 노드(Q)에 접속된 제 2 캐리풀업 스위칭소자(Uc2)는 제 4 캐리펄스를 출력하며, 이 세트 노드(Q)에 접속된 제 2 스캔풀업 스위칭소자(Us2)는 제 4 스캔펄스(SP4)를 출력한다. 이때, 상기 제 4 캐리펄스(CP4)는 제 2 캐리출력단자(COT2)를 통해 출력되고, 상기 제 4 스캔펄스(SP4)는 제 2 스캔출력단자(SOT2)를 통해 출력된다.
이때, 2차 부트스트랩핑에 의해 제 1 출력 기간에 비하여 제 2 출력 기간에서의 세트 노드(Q)가 상대적으로 더 높은 전압으로 유지됨에 따라, 제 2 출력 기간에 출력된 제 4 스캔펄스가 제 1 출력 기간에 출력된 제 3 스캔펄스에 비하여 비액티 상태로 천이되는 시간(즉, 하이전압에서 로우전압으로 완전히 떨어지는 시간/ 폴링에지 타임)이 상대적으로 길어질 수밖에 없다.
따라서, 본 발명에서는 단자방전용 스위칭소자(TD)를 이용하여 다음과 같이 제 4 스캔펄스(SP4)를 빠르게 로우전압으로 떨어뜨린다.
즉, 이어지는 단자방전 기간에 제 4 스테이지(ST4)로부터의 제 7 캐리펄스(CP7)가 단자방전용 스위칭소자(TD)의 게이트전극에 공급된다. 이에 따라 이 단자방전용 스위칭소자(TD)가 턴-온되고, 이 턴-온된 단자방전용 스위칭소자(TD)를 통해 제 1 방전용전압(VSS1)이 상기 제 2 스테이지(ST2)의 제 2 스캔출력단자(SOT2)에 공급된다. 이에 의해 제 2 스캔출력단자(SOT2)가 빠르게 방전된다. 즉, 이 제 2 스캔출력단자(SOT2)에 이전에 공급되었던 제 4 스캔펄스(SP4)가 액티브 상태에서 비액티브 상태로(하이전압에서 로우전압으로) 빠르게 떨어진다.
따라서, 본원발명에서는 하나의 스테이지로부터 출력되는 두 개의 스캔펄스들이 모두 동일한 폴링 타임을 가질 수 있다. 따라서, 본 발명에 따른 쉬프트 레지스터는 각 스테이지로부터 출력되는 스캔펄스들간의 출력 타이밍을 모두 동일하게 유지할 수 있어 쉬프트 레지스터의 출력 특성을 향상시킬 수 있으며, 나아가 이러한 쉬프트 레지스터를 사용하는 표시장치의 화질을 향상시킬 수 있다.
다음으로, 리세트 기간에 제 4 스테이지(ST4)로부터의 제 8 캐리펄스(CP8)가 노드방전용 스위칭소자(ND)의 게이트전극에 공급되어 이 노드방전용 스위칭소자(ND)가 턴-온된다. 그러면, 이 턴-온된 노드방전용 스위칭소자(ND)를 통해 제 2 방전용전압(VSS2)이 세트 노드(Q)에 공급되어 이 세트 노드(Q)가 방전된다. 이에 따라, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 1 캐리풀업 스위칭소자(Uc1), 제 1 스캔풀업 스위칭소자(Us1), 제 2 캐리풀업 스위칭소자(Uc2), 제 2 스캔풀업 스위칭소자(Us2) 및 제 4 스위칭소자(Tr4)가 턴-오프된다.
이때, 이 제 4 스위칭소자(Tr4)가 턴-오프됨에 따라, 제 2 스테이지(ST2)의 리세트 노드(QB)가 턴-온된 제 3 스위칭소자(Tr3)를 통해 공급되는 충전용전압(VDD)에 의해 충전된다. 그러면, 이 충전된 리세트 노드(QB)에 게이트전극을 통해 접속된 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1), 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-온된다. 그러면, 턴-온된 제 1 캐리풀다운 스위칭소자(Dc1)를 통해 제 1 방전용전압(VSS1)이 제 1 캐리출력단자(COT1)로 인가되고, 턴-온된 제 1 스캔풀다운 스위칭소자(Ds1)를 통해 제 2 방전용전압(VSS2)이 제 1 스캔출력단자(SOT1)로 인가되고, 턴-온된 제 2 캐리풀다운 스위칭소자(Dc2)를 통해 제 1 방전용전압(VSS1)이 제 2 캐리출력단자(COT2)로 인가되고, 그리고 턴-온된 제 2 스캔풀다운 스위칭소자(Ds2)를 통해 제 2 방전용전압(VSS2)이 제 2 스캔출력단자(SOT2)로 인가된다.
한편, 본 발명에서는 제 1 방전용전압(VSS1)을 제 2 방전용전압(VSS2)보다 작게 설정함으로써 제 1 및 제 2 출력 기간에 제 1 스위칭소자(Tr1)에 의해 세트 노드(Q)로부터의 전류가 누설되는 것을 방지할 수 있다.
도 5는 본 발명에 따른 단자방전용 스위칭소자(TD)의 턴-온 기간을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 단자방전용 스위칭소자(TD)의 게이트전극에 공급되는 제 2n+3 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점이 상기 제 2n 스캔펄스(SP2n)의 액티브 상태에서 비액티 상태로의 천이시점과 상기 제 2n+4 캐리펄스(SP2n+4)의 비액티브 상태에서 액티브 상태로의 천이시점 사이에 위치할 수 있다.
한편, 도 5에서 각 스캔펄스의 펄스폭의 마지막 1/3수평기간동안에는 해당 스캔펄스를 공급받는 표시장치의 화소로 데이터가 공급되는 기간(Data Writing Time)이다.
한편, 이 제 2n+3 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점이 상기 제 2n 스캔펄스(SP2n)의 액티브 상태에서 비액티 상태로의 천이시점과 동일할 수도 있다.
도 6 및 도 7은 본 발명의 효과를 설명하기 위한 도면으로서, 도 6에 도시된 바와 같이, 제 3 스캔펄스(SP3)의 폴링 타임과 제 4 스캔펄스(SP4)의 폴링 타임이 거의 동일함을 알 수 있다. 즉 제 3 스캔펄스(SP3)가 하이전압에서 로우전압으로 완전히 떨어질 때까지의 시간과 제 4 스캔펄스(SP4)가 하이전압에서 로우전압으로 완전히 떨어질 때까지의 시간이 거의 동일함을 알 수 있다.
또한, 도 7에 도시된 바와 같이, 단자방전용 스위칭소자(TD)의 게이트전극에 공급되는 제 2n+3 캐리펄스의 출력 타이밍이 빠를수록 제 2n 스캔펄스(SP2n)와 제 2n-1 스캔펄스(SP2n-1)간의 폴링에지 타임이 차이가 줄어듦을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Tr#: 제 # 스위칭소자 TD: 단자방전용 스위칭소자
ND: 노드방전용 스위칭소자 Q: 세트 노드
QB: 리세트 노드 VDD: 충전용전압
VSS#: 제 # 방전용전압 CP#: 제 # 캐리펄스
SP#: 제 # 스캔펄스 CLK#: 제 # 클럭펄스
COT#: 제 # 캐리출력단자 SOT#: 제 # 스캔출력단자
OB#: 제 # 출력부 Uc#: 제 # 캐리풀업 스위칭소자
Us#: 제 # 스캔풀업 스위칭소자 Dc#: 제 # 캐리풀다운 스위칭소자
Ds#: 제 # 스캔풀다운 스위칭소자
ND: 노드방전용 스위칭소자 Q: 세트 노드
QB: 리세트 노드 VDD: 충전용전압
VSS#: 제 # 방전용전압 CP#: 제 # 캐리펄스
SP#: 제 # 스캔펄스 CLK#: 제 # 클럭펄스
COT#: 제 # 캐리출력단자 SOT#: 제 # 스캔출력단자
OB#: 제 # 출력부 Uc#: 제 # 캐리풀업 스위칭소자
Us#: 제 # 스캔풀업 스위칭소자 Dc#: 제 # 캐리풀다운 스위칭소자
Ds#: 제 # 스캔풀다운 스위칭소자
Claims (10)
- 다수의 스테이지들을 포함한 쉬프트 레지스터에 있어서,
각 스테이지가,
세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부; 및,
상기 세트 노드의 전압, 상기 리세트 노드의 전압 및 서로 다른 위상차를 갖는 적어도 2개의 클럭펄스들에 근거하여 적어도 4개의 출력펄스들을 4개의 출력단자를 통해 2개씩 순차적으로 출력하는 출력부를 포함하며;
상기 노드 제어부는 상기 세트 노드를 방전시키기 전에 상기 출력부의 출력단자들 중 어느 하나를 방전시키는 것을 특징으로 하는 쉬프트 레지스터. - 제 1 항에 있어서,
제 n 스테이지(n은 자연수)에 구비된 출력부로부터 출력된 4개의 출력펄스들은 제 2n-1 캐리펄스, 제 2n-1 스캔펄스, 제 2n 캐리펄스 및 제 2n 스캔펄스를 포함하며;
상기 제 n 스테이지에 구비된 출력부는, 서로 위상차를 갖고 순차적으로 순환하며 출력되는 제 1 내지 제 6 클럭펄스들 중 서로 인접한 기간에 출력되는 제 2m-1 클럭펄스 및 제 2m 클럭펄스들(m은 자연수)을 공급받으며;
상기 제 1 내지 제 6 클럭펄스들의 액티브 상태에서의 각 펄스폭이 모두 동일하며;
서로 인접한 클럭펄스들의 펄스폭들이 일정 구간 중첩하며;
상기 제 2m-1 클럭펄스가 상기 제 2m 클럭펄스보다 앞선 위상을 가지며;
상기 4개의 출력단자들은 제 1 캐리출력단자, 제 1 스캔출력단자, 제 2 캐리출력단자 및 제 2 스캔출력단자들을 포함하며;
상기 제 n 스테이지에 구비된 출력부는, 상기 제 1 캐리출력단자 및 제 1 스캔출력단자를 통해 상기 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스를 출력하는 제 1 출력부와, 그리고 상기 제 2 캐리출력단자 및 제 2 스캔출력단자를 통해 상기 제 2n 캐리펄스 및 제 2n 스캔펄스를 출력하는 제 2 출력부를 구비하며;
상기 제 n 스테이지에 구비된 제 1 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 m 클럭펄스에 근거하여 제 2n-1 캐리펄스 및 제 2n-1 스캔펄스를 출력하며;
상기 제 n 스테이지에 구비된 제 2 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 m+1 클럭펄스에 근거하여 제 2n 캐리펄스 및 제 2n 스캔펄스를 출력하며;
상기 제 n 스테이지에 구비된 노드 제어부는, 상기 세트 노드를 방전시키기 전에 제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 응답하여 제 2 스캔출력단자를 방전시키는 것을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 노드 제어부는 상기 제 2n+3 캐리펄스에 응답하여 제 1 방전용전압을 상기 제 2 스캔출력단자에 공급함으로써 상기 제 2 스캔출력단자를 방전시키는 것을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 제 1 내지 제 6 클럭펄스의 비액티브 상태에서의 전압값이 상기 제 1 방전용전압의 전압과 동일하거나 이보다 작은 것을 특징으로 하는 쉬프트 레지스터. - 제 4 항에 있어서,
상기 제 n 스테이지에 구비된 제 1 출력부는 상기 제 2n-1 캐리펄스를 출력하는 제 1 캐리펄스 출력부 및 상기 제 2n-1 스캔펄스를 출력하는 제 1 스캔펄스 출력부를 포함하며; 그리고,
상기 제 n 스테이지에 구비된 제 2 출력부는 상기 제 2n 캐리펄스를 출력하는 제 2 캐리펄스 출력부 및 상기 제 2n 스캔펄스를 출력하는 제 2 스캔펄스를 출력부를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 5 항에 있어서,
상기 제 1 캐리펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m-1 클럭펄스에 근거하여 제 2n-1 캐리펄스를 발생시키고 이를 제 1 캐리출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 1 방전용전압에 근거하여 상기 제 1 방전용전압을 발생시키고 이를 상기 제 1 캐리출력단자를 통해 출력하며;
상기 제 1 스캔펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m-1 클럭펄스에 근거하여 제 2n-1 스캔펄스를 발생시키고 이를 제 1 스캔출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2 방전용전압에 근거하여 상기 제 2 방전용전압을 발생시키고 이를 상기 제 1 스캔출력단자를 통해 출력하며;
상기 제 2 캐리펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m 클럭펄스에 근거하여 제 2n 캐리펄스를 발생시키고 이를 제 2 캐리출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 1 방전용전압에 근거하여 상기 제 1 방전용전압을 발생시키고 이를 상기 제 2 캐리출력단자를 통해 출력하며;
상기 제 2 스캔펄스 출력부는 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2m 클럭펄스에 근거하여 제 2n 스캔펄스를 발생시키고 이를 제 2 스캔출력단자를 통해 출력함과 아울러, 상기 세트 노드의 전압, 리세트 노드의 전압 및 제 2 방전용전압에 근거하여 상기 제 2 방전용전압을 발생시키고 이를 상기 제 2 스캔출력단자를 통해 출력함을 특징으로 하는 쉬프트 레지스터. - 제 6 항에 있어서,
상기 제 n 스테이지에 구비된 제 1 캐리펄스 출력부는,
상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m-1 클럭펄스를 전송하는 제 2m-1 클럭전송라인과 상기 제 1 캐리출력단자를 서로 연결하는 제 1 캐리풀업 스위칭소자 및,
상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 캐리출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 제 1 캐리풀다운 스위칭소자를 포함하며;
상기 제 n 스테이지에 구비된 제 1 스캔펄스 출력부는,
상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m-1 클럭전송라인과 상기 제 1 스캔출력단자를 서로 연결하는 제 1 스캔풀업 스위칭소자 및,
상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 스캔출력단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 1 스캔풀다운 스위칭소자를 포함하며;
상기 제 n 스테이지에 구비된 제 2 캐리펄스 출력부는,
상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m 클럭펄스를 전송하는 제 2m 클럭전송라인과 상기 제 2 캐리출력단자를 서로 연결하는 제 2 캐리풀업 스위칭소자 및,
상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 캐리출력단자와 상기 제 1 방전용전원라인을 서로 연결하는 제 2 캐리풀다운 스위칭소자를 포함하며;
상기 제 n 스테이지에 구비된 제 2 스캔펄스 출력부는,
상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2m 클럭전송라인과 상기 제 2 스캔출력단자를 서로 연결하는 제 2 스캔풀업 스위칭소자 및,
상기 리세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스캔출력단자와 상기 제 2 방전용전원라인을 서로 연결하는 제 2 스캔풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 7 항에 있어서,
상기 제 n 스테이지에 구비된 노드 제어부는,
제 n-1 스테이지로부터의 제 2n-3 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-1 스테이지의 제 1 스캔출력단자와 상기 세트 노드를 서로 연결하는 제 1 스위칭소자;
제 2m-2 클럭전송라인으로부터의 제 2m-2 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-1 스테이지의 제 2 캐리출력단자와 상기 세트 노드를 서로 연결하는 제 2 스위칭소자;
충전용전원라인으로부터의 충전용전압에 따라 턴-온되며, 턴-온시 상기 충전용전원라인과 상기 리세트 노드를 서로 연결하는 제 3 스위칭소자;
상기 세트 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 상기 제 1 방전용전원라인을 서로 연결하는 제 4 스위칭소자;
제 n+2 스테이지로부터의 제 2n+3 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스캔출력단자와 제 1 방전용전원라인을 서로 연결하는 단자방전용 스위칭소자; 및,
상기 제 n+2 스테이지로부터의 제 2n+4 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 제 2 방전용전원라인을 서로 연결하는 노드방전용 스위칭소자를 포함하며;
상기 제 2m-2 클럭펄스는 상기 제 1 내지 제 6 클럭펄스들 중 어느 하나로서, 상기 제 2m-1 클럭펄스보다 앞선 위상을 갖는 클럭펄스임을 특징으로 하는 쉬프트 레지스터. - 제 8 항에 있어서,
상기 제 2n+3 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점이 상기 제 2n 스캔펄스의 액티브 상태에서 비액티 상태로의 천이시점과 상기 제 2n+4 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점 사이에 위치함을 특징으로 하는 쉬프트 레지스터. - 제 8 항에 있어서,
상기 제 2n+3 캐리펄스의 비액티브 상태에서 액티브 상태로의 천이시점이 상기 제 2n 스캔펄스의 액티브 상태에서 비액티 상태로의 천이시점과 동일함을 특징으로 하는 쉬프트 레지스터.
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