JP5364122B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

近来、重くて大きい陰極線管（ＣＲＴ）に代わって有機発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）、液晶表示装置（ＬＣＤ）などのような平板表示装置が盛んに開発されつつある。

ＰＤＰは、気体放電によって発生するプラズマを用いて文字や画像を表示する装置であり、ＯＬＥＤは、特定の有機物または高分子の電界発光を用いて文字や画像を表示する。液晶表示装置は、二つの表示板の間に入っている液晶層に電場を印加し、この電場の強度を調節して、液晶層を通過する光の透過率を調節することによって所望の画像を得る。

このような平板表示装置のうち、例えば液晶表示装置及び有機ＥＬ表示装置は、スイッチング素子を有する画素と表示信号線とが具備された表示板、及び表示信号線のうちのゲート線にゲート信号を送信して、画素のスイッチング素子を導通／遮断するゲート駆動部、つまりシフトレジスタを備えている。

シフトレジスタは、互いに接続されている複数の段（ステージ）を有し、各ステージは、複数のトランジスタを有している。

各ステージは、入力部、出力部、放電部などを有し、前段ステージ及び後段ステージの出力に基づいて、複数のクロック信号のいずれか一つに同期して出力を出す。

このようなステージには、ゲートオフ電圧、クロック信号などが入力され、これらの信号は、ステージの一方側に縦方向に互いに平行に延びている複数の信号線から供給される。しかし、この信号線から各ステージに信号を供給するためには、信号線とステージを接続する端子線が必要であり、ステージに最も近く配置された信号線を除いた残りの信号線とステージを接続する端子線は、他の信号線と交差するしかない。特に、ステージと最も遠く離れた信号線の場合、これと接続された端子線は、多くの他の信号線と交差している。これは、寄生容量を増加させ、結局、消費電力を増加させる要因となる。

また、高解像度の大画面を実現するため、これに合ったゲート出力を生成できるよう、出力部のトランジスタをより大きくする必要がある。

従って、本発明が目的とする技術的課題は、消費電力を減少させつつ高解像度の大画面が実現可能な表示装置を提供することである。

前述した目的を達成するための本発明の一実施例に係る表示装置は、スイッチング素子を有する複数の画素と、スイッチング素子に電気的に接続され、順次に出力信号を生成する複数のステージを有するシフトレジスタと、複数のクロック信号を伝達する複数のクロック信号線と、前記ステージを制御するための制御信号を伝達する少なくとも一つの制御信号線と、クロック信号線及び制御信号線とステージとを接続する複数の端子線とを備え、端子線は、少なくとも二つのステージに共通に接続されている共通端子線を少なくとも一つ有している。

共通端子線は、クロック信号線及び制御信号線のうちの、ステージから最も遠く位置した信号線と接続される。また、制御信号線は、スイッチング素子を遮断するゲートオフ電圧を伝達するゲートオフ電圧線を有することができる。また、最も遠く位置した信号線は、ゲートオフ電圧線であるのが好ましい。

ここで、制御信号線は、ステージを初期設定するための初期化信号をさらに含むことができ、初期化信号線は、ステージに最も近く配されることができる。また、ステージは、初期化信号を生成するダミーステージ（ｄｕｍｍｙｓｔａｇｅ）を有することができる。

一方、クロック信号線及び制御信号線と各ステージとを接続する複数の前記端子線は、複数のクロック信号のうちの一つを伝達する信号線に接続される第１端子線、複数のクロック信号のうちの別の一つを伝達する信号線に接続される第２端子線、初期化信号線に接続される第３端子線、及びゲートオフ電圧線に接続される第４端子線をさらに有することができる。この時、各ステージは、複数のトランジスタを有し、複数のトランジスタは、ゲートオフ電圧の供給を受ける複数の第１トランジスタを有しており、クロック信号線トランジスタは、第４端子線に隣接するように配置される。

ここで、隣接したステージの第１トランジスタは、二つのステージの境界線に対し実質的に対称に配置される。

一方、各ステージは、走査開始信号または前段ステージのいずれか一方の出力信号に応答して所定の電圧を充電し、複数のクロック信号のいずれか一つによって出力信号を生成する駆動部、及び後段ステージのいずれか一つの出力信号に応答して充電された電圧を放電する放電部を有するのが好ましい。

また、各ステージは、第２端子線に接続されている第１スイッチング素子（Ｍ１）、第２及び第４端子線に接続されている第２スイッチング素子（Ｍ２）、第１端子線に接続されている第３スイッチング素子乃至第７スイッチング素子（Ｍ３、Ｍ６、Ｍ７、Ｍ１１、Ｍ１０）、前段ステージの出力を受信する第８スイッチング素子（Ｍ４）、第３及び第４端子線に接続されている第９スイッチング素子（Ｍ１４）、第４端子線に接続されている第１０スイッチング素子乃至第１４スイッチング素子（Ｍ８、Ｍ９，Ｍ５、Ｍ１２、Ｍ１３）を有し、第１２スイッチング素子（Ｍ５）は、後段ステージからの出力を受信することができる。ここで、第１乃至第１４スイッチング素子は、非晶質シリコンからなるのが好ましく、シフトレジスタは、表示装置に集積されているのが好ましい。

一方、本発明の他の特徴による表示装置は、互いに接続され、順次に出力信号をそれぞれ生成する複数のステージを有するシフトレジスタを備え、各ステージは、走査開始信号または前段ステージのいずれか一方からの出力信号が入力されるセット端子と、後段ステージのいずれか一方からの出力信号が入力されるリセット端子と、第１クロック信号及び第２クロック信号がそれぞれ入力される第１クロック端子及び第２クロック端子と、ゲートオフ電圧が入力されるゲート電圧端子と、少なくとも一つの出力端子とを備え、ステージのうちの隣接した二つのステージのゲート電圧端子は、二つのステージの境界線に対し実質的に対称に配置されている。各ステージは、初期化信号が入力されるフレームリセット端子をさらに有することができる。

一方、各ステージは、走査開始信号または前段ステージのいずれか一方の出力信号に応答して所定の電圧を充電し、複数のクロック信号のいずれか一つによって出力信号を生成する駆動部と、後段ステージのいずれか一つの出力信号に応答して、充電された電圧を放電する放電部とを有することができる。

この時、駆動部は、セット端子とゲート電圧端子との間に直列に接続されている第１スイッチング素子乃至第３スイッチング素子（Ｍ１、Ｍ２、Ｍ３）、セット端子と第１接続点（Ｊ１）との間に接続されている第４スイッチング素子（Ｍ４）、第１クロック端子と第２接続点（Ｊ３）との間に接続されている第５スイッチング素子（Ｍ６）、第１クロック端子と第３接続点（Ｊ４）との間に接続されている第６スイッチング素子（Ｍ７）、第１クロック端子と第４接続点（Ｊ２）との間に並列に接続れている一対の第７スイッチング素子（Ｍ１０）及び第８スイッチング素子（Ｍ１１）、第１クロック端子と第２接続点との間に接続されている第１キャパシタ（Ｃ１）、第２接続点と第３接続点との間に接続されている第２キャパシタ（Ｃ２）、第１接続点と第４接続点との間に接続されている第３キャパシタ（Ｃ３）を有する。

第１及び第２スイッチング素子の制御端子は、第２クロック端子に共通的に接続され、第３スイッチング素子の制御端子は、第１クロック端子に接続され、第４スイッチング素子の制御端子は、セット端子に接続され、第５スイッチング素子の制御端子は、第１クロック端子に接続され、第６スイッチング素子の制御端子は、第２接続点に接続され、第７及び第８スイッチング素子の制御端子は、第１接続点に接続される。

放電部は、第１接続点とゲート電圧端子との間に接続されている第９スイッチング素子（Ｍ１４）及び第１０スイッチング素子（Ｍ５）、第２接続点とゲート電圧端子との間に接続されている第１１スイッチング素子（Ｍ８）、ゲート電圧端子と第３接続点との間に接続されている第１２スイッチング素子（Ｍ９）、及び第４接続点とゲート電圧端子との間に並列に接続されている一対の第１３スイッチング素子（Ｍ１２）及び第１４スイッチング素子（Ｍ１３）を有し、第９スイッチング素子の制御端子は、フレームリセット端子に接続され、第１０スイッチング素子の制御端子は、リセット端子に接続され、第１１及び第１２スイッチング素子の制御端子は、第４接続点に接続され、第１３スイッチング素子の制御端子は、第３接続点に接続され、第１４スイッチング素子の制御端子は、リセット端子に接続される。

第１出力端子は、第４接続点に接続され、第２出力端子は、第８トランジスタの出力端子に接続されることができる。

ここで、第１乃至第１４スイッチング素子は、非晶質シリコンからなるのが好ましい。また、シフトレジスタは、表示装置に集積されているのが好ましい。

なお、第１クロック信号と第２クロック信号の位相は互いに逆であることができ、シフトレジスタは、スイッチング素子と同じ工程で形成される。

本発明によれば、端子線ＴＬ４（図５を参照）を共有することによって、ゲート駆動部が占める面積を減らすことができ、これにより、大画面及び高解像度が実現できると共に、消費電力を減少させる表示装置を提供することができる。

本発明の一実施例による表示装置のブロック図である。 本発明の一実施例による液晶表示装置の一画素に対する等価回路図である。 本発明の一実施例によるゲート駆動部のブロック図である。 図３に示したゲート駆動部用シフトレジスタのｊ番目ステージ及びｊ＋１番目ステージの回路図の例である。 図４に示したｊ番目ステージ及びｊ＋１番目ステージを概略的に示す図である。 図３に示したゲート駆動部の信号波形図である。

以下で、添付した図面を参照して、本発明の実施例を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。

図面は、各種の層及び領域を明確に表現するために、厚さなどの寸法を拡大して示している。明細書全体を通じて類似の部分については同じ参照符号を付けている。層、膜、領域、板などの部分が他の部分の「上に」あるとする時、これは他の部分の「すぐ上に」ある場合に限らず、その中間に更に他の部分がある場合も含む。ある部分が他の部分の「すぐ上に」あるとする時、これは中間に他の部分がない場合を意味する。

本発明の実施例による表示装置を、添付した図面を参照して詳細に説明する。

図１は、本発明の一実施例に係る表示装置のブロック図であり、図２は、本発明の一実施例に係る液晶表示装置の一つの画素に対する等価回路図である。

図１に示したように、本発明の一実施例による表示装置は、表示板部３００及びこれに接続されたゲート駆動部４００とデータ駆動部５００、データ駆動部５００に接続された階調電圧生成部８００、並びにこれらを制御する信号制御部６００を備えている。

表示板部３００は、等価回路的には、複数の表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍとこれに接続され行列状に配列された複数の画素Ｐｘとを含む。

表示信号線は、ゲート信号（走査信号とも言う）を伝達する複数のゲート線Ｇ１−Ｇｎと、データ信号を伝達するデータ線Ｄ１−Ｄｍとを含む。ゲート線Ｇ１−Ｇｎは、行方向に延びて互いに平行であり、データ線Ｄ１−Ｄｍは、列方向に延びて互いに平行である。

各画素Ｐｘは、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍに接続されたスイッチング素子Ｑと、これに接続された画素回路とを有する。

スイッチング素子Ｑは、三端子素子であって、その制御端子はゲート線Ｇ１−Ｇｎに接続され、入力端子はデータ線Ｄ１−Ｄｍに接続されており、出力端子は、画素回路に接続されている。また、スイッチング素子Ｑは、薄膜トランジスタであるのが好ましく、特に、非晶質シリコンを含むものが良い。

平板表示装置を代表する液晶表示装置の場合、図２に示したように、表示板部３００が、下部表示板１００、上部表示板２００、及びその間の液晶層３を備え、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍ及びスイッチング素子Ｑは、下部表示板１００に具備されている。液晶表示装置の画素回路は、スイッチング素子Ｑに並列に接続された液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴを有する。ストレージキャパシタＣＳＴは、必要に応じて省略することができる。

液晶キャパシタＣＬＣは、下部表示板１００の画素電極１９０及び上部表示板２００の共通電極２７０を二つの端子とし、二つの電極１９０、２７０間の液晶層３は誘電体として機能する。画素電極１９０は、スイッチング素子Ｑに接続され、共通電極２７０は、上部表示板２００の全面に設けられ共通電圧Ｖｃｏｍの印加を受ける。図２に示す構成とは異なる構成として、共通電極２７０が下部表示板１００に備わる場合もあり、その場合、二つの電極１９０、２７０はいずれも線形または棒形に形成される。

ストレージキャパシタＣＳＴは、下部表示板１００に具備された別の信号線（図示せず）と画素電極１９０とが重なって構成され、この別の信号線には、共通電圧Ｖｃｏｍなどの定められた電圧が印加される。しかし、ストレージキャパシタＣＳＴは、画素電極１９０が絶縁体を媒介として、すぐ上の前段ゲート線と重畳して構成されることもできる。

一方、色を表示するために各画素が色相を表示すべきであるが、これは、画素電極１９０に対応する領域に三原色、例えば赤色、緑色、または青色のカラーフィルタ２３０を具備することによって可能である。図２で、カラーフィルター２３０は、上部表示板２００に設けられているが、下部表示板１００の画素電極１９０の上または下に設けられることもできる。

液晶表示装置の表示板部３００の二つの表示板１００、２００の少なくとも一方の外側面には、光を偏光する偏光子（図示せず）が付着されている。

図１を参照すれば、階調電圧生成部８００は、画素の輝度に係わる一組または二組の複数階調電圧を生成する。二組のうち一組は共通電圧Ｖｃｏｍに対し正の値を有し、もう一組は負の値を有する。

ゲート駆動部４００は、表示板部３００に集積されて形成され、ゲート線Ｇ１−Ｇｎと接続されてスイッチング素子Ｑを導通させるゲートオン電圧Ｖｏｎ、及びスイッチング素子Ｑを遮断させるゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線Ｇ１−Ｇｎに印加する。

データ駆動部５００は、表示板部３００のデータ線Ｄ１−Ｄｍに接続され、階調電圧生成部８００からの階調電圧を選択して、データ信号として画素に印加する。

信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。

以下に、このような表示装置の表示動作をより詳細に説明する。

信号制御部６００は、外部のグラフィック制御部（図示せず）から入力映像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号、例えば垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどの提供を受ける。信号制御部６００は、入力制御信号及び入力映像信号Ｒ、Ｇ、Ｂに基づいて、ゲート制御信号ＣＯＮＴ１、データ制御信号ＣＯＮＴ２などの信号を生成し、映像信号Ｒ、Ｇ、Ｂを表示板部３００の動作条件に合わせて適切に処理した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送出し、データ制御信号ＣＯＮＴ２及び処理した映像信号ＤＡＴをデータ駆動部５００に送出する。

ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧Ｖｏｎの出力開始を指示する走査開始信号ＳＴＶ、ゲートオン電圧Ｖｏｎの出力時期を制御するゲートクロック信号ＣＰＶ、及びゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥなどを含む。

データ制御信号ＣＯＮＴ２は、映像データＤＡＴの入力開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ１−Ｄｍに当該データ電圧の印加を指示するロード信号ＬＯＡＤ、及びデータクロック信号ＨＣＬＫを含む。図２に示した液晶表示装置などの場合、共通電圧Ｖｃｏｍに対するデータ電圧の極性（以下、共通電圧に対するデータ電圧の極性を略してデータ電圧の極性と称す。）を反転させる反転信号ＲＶＳも有することができる。

データ駆動部５００は、信号制御部６００からのデータ制御信号ＣＯＮＴ２によって、一行の画素に対応する映像データＤＡＴを順に受信し、階調電圧生成部８００からの階調電圧のうちの各映像データＤＡＴに対応する階調電圧を選択することによって、映像データＤＡＴを対応するデータ電圧に変換し、これをデータ線Ｄ１−Ｄｍに印加する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によって、ゲートオン電圧Ｖｏｎをゲート線Ｇ１−Ｇｎに印加して、このゲート線Ｇ１−Ｇｎに接続されたスイッチング素子Ｑを導通させる。データ線Ｄ１−Ｄｍに供給されたデータ電圧は、導通したスイッチング素子Ｑを通じて該当する画素に印加される。

図２に示した液晶表示装置の場合、画素に印加されたデータ電圧と共通電圧Ｖｃｏｍとの差は、液晶キャパシタＣＬＣの充電電圧、つまり画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列が異なる。これにより、液晶層３を通過する光の偏光が変化する。このような偏光は表示板１００、２００に付着された偏光子によって更に変化させられて、光の透過率が変化する。

１水平周期（または「１Ｈ」）（水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、ゲートクロック信号ＣＰＶの一周期）が経過すると、データ駆動部５００及びゲート駆動部４００は、次行の画素に対して同じ動作を繰り返す。このような方法で、１フレーム期間の間に全てのゲート線Ｇ１−Ｇｎに対して順にゲートオン電圧Ｖｏｎを印加して、全ての画素にデータ電圧を印加する。図２に示した液晶表示装置などの場合、１フレームが終了すると次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前フレームでの極性と逆になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（フレーム反転）。また、１フレーム内でも反転信号ＲＶＳの特性によって、一つのデータ線を通じて流れるデータ電圧の極性が変化したり（行反転、ドット反転）、一つの画素行に印加されるデータ電圧の極性も互いに異なるようにする（列反転、ドット反転）構成も可能である。

以下に、本発明の実施例による表示装置のゲート駆動部を図３乃至図６を参照してより詳細に説明する。

図３は、本発明の一実施例によるゲート駆動部のブロック図である。図４は、図３に示したゲート駆動部用シフトレジスタのｊ番目及びｊ＋１番目ステージの回路図の例である。図５は、図４に示したｊ番目及びｊ＋１番目ステージの概略的な配置図であり、図６は、図３に示したゲート駆動部の信号波形図である。

図３によれば、ゲート駆動部４００は、一列に配列され、ゲート線Ｇ１−Ｇｎにそれぞれ接続されている複数のステージ４１０を有するシフトレジスタであって、ゲートオフ電圧Ｖｏｆｆ、複数のクロック信号ＣＬＫ１、ＣＬＫ２及び初期化信号ＩＮＴが入力される。

このような信号を伝達するための信号線は、図５に示したように、表示板部３００上に主に縦方向に延びており、ゲートオフ電圧線Ｖｏｆｆ、クロック信号線ＣＬＫ１、ＣＬＫ２及び初期化信号線ＩＮＴの順に左側から配置され、シフトレジスタ４００に近接する。また、これらの信号線と各ステージ４１０を接続する端子線ＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４が横方向に延びている。端子線ＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４のうち、ゲートオフ電圧線Ｖｏｆｆ及び接続された端子線ＴＬ４は、二つのステージ４１０当りに一つずつあり、その二つのステージ４１０の間に延びている。

各ステージ４１０は、セット端子Ｓ、ゲートオフ電圧端子ＧＶ、一対のクロック端子ＣＫ１、ＣＫ２、リセット端子Ｒ、並びにゲート出力端子ＯＵＴ１及びキャリー出力端子ＯＵＴ２を有している。隣接した上下二つのステージの間の端子配置に関しては、その一部が端子線に対し上下対称であり、特に、ゲートオフ電圧線Ｖｏｆｆと接続されるゲートオフ電圧端子ＧＶは、端子線ＴＬ４を基準に上下に対称する位置に隣接して配置されている。

各ステージ、例えばｊ番目ステージＳＴｊのセット端子Ｓには、前段ステージＳＴｊ−１のキャリー出力、つまり前段キャリー出力Ｃｏｕｔ（ｊ−１）が入力され、リセット端子Ｒには後段ステージＳＴｊ＋１のゲート出力、つまり後段ゲート出力Ｇｏｕｔ（ｊ＋１）が入力され、クロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＬＫ１、ＣＬＫ２が入力され、ゲートオフ電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力される。ゲート出力端子ＯＵＴ１は、ゲート出力Ｇｏｕｔ（ｊ）を送出し、キャリー出力端子ＯＵＴ２は、キャリー出力Ｃｏｕｔ（ｊ）を送出する。

但し、シフトレジスタ４００の第１ステージ（ＳＴ１）では、セット端子Ｓに、前段キャリー出力の代わりに走査開始信号ＳＴＶが入力される。また、ｊ番目ステージＳＴｊのクロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、クロック端子ＣＫ２にクロック信号ＣＬＫ２が入力される場合、これに隣接したｊ−１番目のステージＳＴｊ−１及びｊ＋１番目のステージＳＴｊ＋１のクロック端子ＣＫ１にはクロック信号ＣＬＫ２が入力され、クロック端子ＣＫ２にはクロック信号ＣＬＫ１が入力される。

各クロック信号ＣＬＫ１、ＣＬＫ２は、画素のスイッチング素子Ｑを駆動できるため、電圧レベルがハイである場合は、ゲートオン電圧Ｖｏｎと同じであり、ローである場合は、ゲートオフ電圧Ｖｏｆｆと同じであるのがが好ましい。図６に示したように、各クロック信号ＣＬＫ１、ＣＬＫ２は、デューティ比が５０％であり、二つのクロック信号ＣＬＫ１、ＣＬＫ２の位相差は１８０°である。

図４を参照すれば、本発明の一実施例によるゲート駆動部４００の各ステージ、例えばｊ番目のステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０及び出力部４５０を有する。これらは少なくとも一つのＮＭＯＳトランジスタＭ１−Ｍ１３を有し、プルアップ駆動部４３０及び出力部４５０は、キャパシタＣ１−Ｃ３を有する。しかし、別の例としては、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることもできる。また、キャパシタＣ１−Ｃ３は、実際の工程時に形成されるゲートとドレイン／ソースとの間の寄生容量（ｐａｒａｓｉｔｉｃｃａｐａｃｉｔａｎｃｅ）であり得る。

入力部４２０は、セット端子Ｓとゲートオフ電圧端子ＧＶとの間に順に直列に接続されている三つのトランジスタＭ１、Ｍ３、Ｍ２を有する。トランジスタＭ１、Ｍ２のゲートは、クロック端子ＣＫ２に接続され、トランジスタＭ３のゲートは、クロック端子ＣＫ１に接続されている。トランジスタＭ１とトランジスタＭ３との間の接続点は、接続点Ｊ１に接続され、トランジスタＭ３とトランジスタＭ１との間の接続点は、接続点Ｊ２に接続されている。

プルアップ駆動部４３０は、セット端子Ｓと接続点Ｊ１との間に接続されているトランジスタＭ４と、クロック端子ＣＫ１と接続点Ｊ３との間に接続されているトランジスタＭ６と、クロック端子ＣＫ１と接続点Ｊ４との間に接続されているトランジスタＭ７とを有する。トランジスタＭ４のゲート及びドレインは、セット端子Ｓに共通に接続され、ソースは、接続点Ｊ１に接続され、トランジスタＭ６のゲート及びドレインは、クロック端子ＣＫ１に共通に接続され、ソースは、接続点Ｊ３に接続されている。トランジスタＭ７のゲートは、接続点Ｊ３に接続されると同時にキャパシタＣ１を通じてクロック端子ＣＫ１に接続され、ドレインはクロック端子ＣＫ１に、ソースは接続点Ｊ４に接続され、接続点Ｊ３と接続点Ｊ４との間にキャパシタＣ２が接続されている。

プルダウン駆動部４４０は、複数のトランジスタＭ５、Ｍ８、Ｍ９、Ｍ１２、Ｍ１３、Ｍ１４を有する。トランジスタＭ５のゲートはリセット端子Ｒに接続され、ソースはゲートオフ電圧Ｖｏｆｆを受信するようにゲートオフ電圧端子ＧＶに接続され、ドレインは接続点Ｊ１に接続される。トランジスタＭ８のゲートは、接続点Ｊ２に接続され、ソースはゲートオフ電圧端子ＧＶに接続され、ドレインは接続点Ｊ３に接続されている。トランジスタＭ９のゲートは、接続点Ｊ２に接続され、ソースはゲートオフ電圧端子ＧＶに接続され、ドレインは接続点Ｊ４に接続されている。トランジスタＭ１２のゲートは接続点Ｊ４に接続され、トランジスタＭ１３のゲートはリセット端子Ｒに接続されており、二つのトランジスタＭ１２、Ｍ１３のドレインは、接続点Ｊ２に接続され、ソースはゲートオフ電圧端子ＧＶに接続されている。トランジスタＭ１４のゲートは、フレームリセット端子ＦＲに接続され、ドレインは接続点Ｊ１に接続され、ソースはゲートオフ電圧端子ＧＶに接続されている。

出力部４５０は、ドレインとソースがそれぞれクロック端子ＣＫ１と出力端子ＯＵＴ１に接続されており、ゲートが接続点Ｊ１に接続されているトランジスタＭ１０と、ドレインとソースがそれぞれクロック端子ＣＫ１と出力端子ＯＵＴ２に接続されており、ゲートが接続点Ｊ１に接続されているトランジスタＭ１１と、トランジスタＭ１０のゲートとソースとの間、つまり接続点Ｊ１と接続点Ｊ２との間に接続されているキャパシタＣ３とを有する。なお、トランジスタＭ１０のソースは、接続点Ｊ２に接続されている。

このような接続関係を有する各トランジスタの配置によれば、図５に示したように、ステージＳＴｊ、ＳＴｊ＋１の左側に、ゲートオフ電圧線Ｖｏｆｆと、第１クロック信号線ＣＬＫ１と、第２クロック信号線ＣＬＫ２と、初期化信号線ＩＮＴとが、ステージＳＴｊ、ＳＴｊ＋１に近接して順に縦方向に配置されている（ゲートオフ電圧線Ｖｏｆｆがステージから最も遠く、初期化信号線ＩＮＴがステージから最も近い）。また、これらの信号線Ｖｏｆｆ、ＣＬＫ１、ＣＬＫ２、ＩＮＴと接続される複数の端子線ＴＬ１、ＴＬ２、ＴＬ３、ＴＬ４が横方向に延びている。

また、ｊ番目ステージＳＴｊでは、前段ステージに近いステージ左側の上部に、前段キャリー信号Ｃｏｕｔ（ｊ−１）が入力されるトランジスタＭ４が配置される。クロック信号線ＣＬＫ１と接続されてステージ上方で横方向にのびた端子線ＴＬ１に沿って、トランジスタＭ１０、Ｍ１１が配置される。トランジスタＭ１１の下方にはトランジスタＭ３、Ｍ６、Ｍ７が配置されている。また、クロック信号線ＣＬＫ２と接続されてステージ左側からステージへ延びる端子線ＴＬ２に接続されて、そこからクロック信号ＣＬＫ２が入力されるトランジスタＭ１、Ｍ２が、ステージの左側に配置される。初期化信号線ＩＮＴと接続される端子線ＴＬ３に接続されて、そこから初期化信号ＩＮＴが入力されるトランジスタＭ１４もまた、ステージの左側に配置されている。ゲートオフ電圧線Ｖｏｆｆに接続されてステージ下方で横方向にのびた端子線ＴＬ４に沿って、トランジスタＭ５、Ｍ８、Ｍ９、Ｍ１２、Ｍ１３が配置されている。

ｊ＋１番目のステージＳＴｊ＋１のトランジスタは、端子線ＴＬ４を中心にｊ番目のステージＳＴｊとほぼ鏡面対称に配置されており、特にトランジスタＭ１４、Ｍ２、Ｍ８、Ｍ９、Ｍ５、Ｍ１２、Ｍ１３は、ｊ番目のステージＳＴｊのトランジスタＭ１４、Ｍ２、Ｍ８、Ｍ９、Ｍ５、Ｍ１２、Ｍ１３と共通に端子線ＴＬ４に接続されている。但し、ｊ＋１番目のステージＳＴｊ＋１では、ｊ番目のステージＳＴｊとは異なり、クロック信号線ＣＬＫ１と接続される端子線ＴＬ１がステージ左側からステージへと入ってトランジスタＭ１、Ｍ２に接続され、クロック信号線ＣＬＫ２と接続される端子線ＴＬ２が下方で横方向に延び、この端子線ＴＬ２に沿って、トランジスタＭ１０、Ｍ１１が配置されている。

以下に、このようなステージの動作を説明する。

説明上、クロック信号ＣＬＫ１、ＣＬＫ２のハイレベルに相当する電圧を高電圧とし、クロック信号ＣＬＫ１、ＣＬＫ２のローレベルに相当する電圧の大きさは、ゲートオフ電圧Ｖｏｆｆと同じであり、これを低電圧とする。

まず、クロック信号ＣＬＫ２及び前段キャリー出力Ｃｏｕｔ（ｊ−１）がハイになると、トランジスタＭ１、Ｍ２及びトランジスタＭ４が導通する。すると、二つのトランジスタＭ１、Ｍ４は、高電圧を接続点Ｊ１に伝達し、トランジスタＭ２は、低電圧を接続点Ｊ２に伝達する。これにより、トランジスタＭ１０、Ｍ１１が導通してクロック信号ＣＬＫ１が出力端ＯＵＴ１、ＯＵＴ２に出力されるが、この時、接続点Ｊ２の電圧とクロック信号ＣＬＫ１がいずれも低電圧であるため、出力電圧Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）は低電圧になる。これと同時に、キャパシタＣ３は、高電圧と低電圧との差に相当する大きさの電圧を充電する。

この時、クロック信号ＣＬＫ１及び後段ゲート出力Ｇｏｕｔ（ｊ＋１）はローであり、接続点Ｊ２もローであるので、これにゲートが接続されているトランジスタＭ３、Ｍ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１３は、いずれもオフ状態である。

次に、クロック信号ＣＬＫ２がローになると、トランジスタＭ１、Ｍ２が遮断し、これと同時に、クロック信号ＣＬＫ１がハイになると、トランジスタＭ１０の出力電圧及び接続点Ｊ２の電圧が高電圧になる。この時、トランジスタＭ３のゲートには高電圧が印加されるが、接続点Ｊ２に接続されているソースの電位も同じ高電圧であるので、ゲートソース間の電位差が０になり、トランジスタＭ３は遮断状態を維持する。このため、接続点Ｊ１は浮遊状態になり、その結果、キャパシタＣ３によって高電圧の分だけ電位が上昇する。

一方、クロック信号ＣＬＫ１及び接続点Ｊ２の電位が高電圧であるので、トランジスタＭ６、Ｍ８、Ｍ９が導通する。この状態で、トランジスタＭ６とトランジスタＭ８が高電圧と低電圧との間で直列に接続され、このため、接続点Ｊ３の電位は、二つのトランジスタＭ６、Ｍ８の導通時の抵抗値によって分圧した電圧値を有する。しかし、トランジスタＭ８の導通時の抵抗値が、トランジスタＭ６の導通時の抵抗値に比べて著しく大きく、例えば約１０，０００倍程度に設定されていると、接続点Ｊ３の電圧は高電圧とほぼ同じである。従って、トランジスタＭ７が導通してトランジスタＭ９と直列に接続され、これによって接続点Ｊ４の電位は、二つのトランジスタＭ７、Ｍ９の導通時の抵抗値によって分圧した電圧値を有する。この時、二つのトランジスタＭ７、Ｍ９の抵抗値が略同一に設定されると、接続点Ｊ４の電位は、高電圧と低電圧の中間値を有し、これによってトランジスタＭ１２は遮断状態を維持する。この時、後段ゲート出力Ｇｏｕｔ（ｊ＋１）が依然としてローであるので、トランジスタＭ５、Ｍ１３も遮断状態を維持する。従って、出力端ＯＵＴ１、ＯＵＴ２は、クロック信号ＣＬＫ１にのみ接続されて低電圧とは遮断され、高電圧を送出する。

一方、キャパシタＣ１及びキャパシタＣ２は、両端の電位差に相当する電圧をそれぞれ充電するが、接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い。

次に、後段ゲート出力Ｇｏｕｔ（ｊ＋１）及びクロック信号ＣＬＫ２がハイになり、クロック信号ＣＬＫ１がローになると、トランジスタＭ５、Ｍ１３が導通して接続点Ｊ１、Ｊ２に低電圧を伝達する。この時、接続点Ｊ１の電圧は、キャパシタＣ３が放電しながら低電圧となるが、キャパシタＣ３の放電時間によって完全に低電圧となるには、ある程度の時間が必要である。よって、二つのトランジスタＭ１０、Ｍ１１は、後段ゲート出力Ｇｏｕｔ（ｊ＋１）がハイになってからも暫くの間は導通状態を維持することになり、このため、出力端ＯＵＴ１、ＯＵＴ２がクロック信号ＣＬＫ１と接続されて低電圧を送出する。次に、キャパシタＣ３が完全に放電して接続点Ｊ１の電位が低電圧に到達すると、トランジスタＭ１１が遮断されて出力端ＯＵＴ２がクロック信号ＣＬＫ１と遮断されるので、キャリー出力Ｃｏｕｔ（ｊ）は浮遊状態になって低電圧を維持する。これと同時に、出力端ＯＵＴ１は、トランジスタＭ１０が遮断されても、トランジスタＭ１３を通じて低電圧と接続されるので、継続して低電圧を送出する。

一方、トランジスタＭ６、Ｍ８が遮断されるので、接続点Ｊ３が浮遊状態となる。また、接続点Ｊ５の電圧が接続点Ｊ４の電圧より低くなるが、キャパシタＣ１によって接続点Ｊ３の電圧が、接続点Ｊ５の電圧より低い状態を維持するので、トランジスタＭ７は遮断される。これと同時に、トランジスタＭ９も遮断状態になるので、接続点Ｊ４の電圧もその分低くなり、トランジスタＭ１２も遮断状態を維持する。また、トランジスタＭ３は、ゲートがクロック信号ＣＬＫ１の低電圧に接続され、接続点Ｊ２の電圧もローであるので、遮断状態を維持する。

次に、クロック信号ＣＬＫ１がハイになると、トランジスタＭ６、Ｍ７が導通し、接続点Ｊ４の電圧が上昇してトランジスタＭ１２を導通させて、低電圧を接続点Ｊ２に伝達するので、出力端ＯＵＴ１は、継続して低電圧を送出する。即ち、若し、後段ゲート出力Ｇｏｕｔ（ｊ＋１）の出力がローであっても、接続点Ｊ２の電圧が低電圧になるようにする。

一方、トランジスタＭ３のゲートが、クロック信号ＣＬＫ１の高電圧に接続され、接続点Ｊ２の電圧が低電圧であるので、導通して接続点Ｊ２の低電圧を接続点Ｊ１に伝達する。一方、二つのトランジスタＭ１０、Ｍ１１のドレインには、クロック端子ＣＫ１が接続されていて、クロック信号ＣＬＫ１が継続して印加される。特に、トランジスタＭ１０は、他のトランジスタに比べて相対的に大きく作製されるが、これにより、ゲートドレイン間の寄生容量が大きく、ドレインの電圧変化がゲート電圧に影響を及ぼすことがある。その結果、クロック信号ＣＬＫ１がハイになる時、ゲート・ドレイン間の寄生容量のため、ゲート電圧が上昇してトランジスタＭ１０が導通することもあり得る。従って、接続点Ｊ２の低電圧を接続点Ｊ１に伝達することによって、トランジスタＭ１０のゲート電圧を低電圧に維持し、トランジスタＭ１０が導通するのを防止する。

その後、前段キャリー出力Ｃｏｕｔ（ｊ−１）がハイになるまで接続点Ｊ１の電圧は低電圧を維持し、接続点Ｊ２の電圧は、クロック信号ＣＬＫ１がハイであり、クロック信号ＣＬＫ２がローである時は、トランジスタＭ１２を通じて低電圧になり、その逆の場合（クロック信号ＣＬＫ１がローであり、クロック信号ＣＬＫ２がハイである時）には、トランジスタＭ２を通じて低電圧を維持する。

一方、トランジスタＭ１４は、最後のダミーステージＳＴｎ＋１で発生する初期化信号ＩＮＴを受信して、ゲートオフ電圧Ｖｏｆｆを接続点Ｊ１に伝達し、接続点Ｊ１の電圧をもう一度低電圧に設定する。

このような方法で、ステージ４１０は、前段キャリー信号Ｃｏｕｔ（ｊ−１）及び後段ゲート信号Ｇｏｕｔ（ｊ＋１）に基づき、クロック信号ＣＬＫ１、ＣＬＫ２に同期して、キャリー信号Ｃｏｕｔ（ｊ）及びゲート信号Ｇｏｕｔ（ｊ）を生成する。

また、ゲートオフ電圧線Ｖｏｆｆと接続される端子線ＴＬ４を二つのステージ当り一つずつ共有することによって、ステージが占める面積を減らすことができる。そして、減少した面積の分だけ、出力に関わるトランジスタ、特にトランジスタＭ１０の大きさを増加させることができる。これにより、出力の大きさを増加させ、大画面及び高解像度の表示装置を駆動可能なゲート駆動部を提供することができる。

また、図５に示したように、端子線ＴＬ４は、ゲートオフ電圧線Ｖｏｆｆと接続され、クロック信号線ＣＬＫ１、ＣＬＫ２及び初期化信号線ＩＮＴと交差しているが、端子線ＴＬ４を二つのステージが共有する場合には、共有しない場合と比べて、交差地点を半分に減らすことができる。これにより、交差によって発生する寄生容量等を減少させ、消費電力を減少させることができる。

したがって、端子線ＴＬ４を共有することによってゲート駆動部が占める面積を減らすことができ、これにより、大画面及び高解像度を実現できると共に、消費電力を減少させる表示装置を提供することができる。

以上、本発明の好適な実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものでなく、特許請求の範囲で定義している本発明の基本概念を利用して当業者の想到する様々な変形及び改良形態も本発明の権利範囲に属するものである。

３ 液晶層
１００、２００ 表示板
１９０ 画素電極
２７０ 共通電極
３００ 表示板部
４００ ゲート駆動部
４２０ 入力部
４３０ プルアップ駆動部
４４０ プルダウン駆動部
４５０ 出力部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部

Claims (4)

1. 互いに接続され、順次に出力信号をそれぞれ生成する複数のステージと前記複数のステージを初期設定する初期化信号を生成するダミーステージとを有するシフトレジスタと、
   隣接した二つのステージに共通に接続されて前記二つのステージの境界に設けられ、ゲートオフ電圧が入力される共通端子線とを備える表示装置において、
   前記各ステージは、
   後段ステージのいずれか一つからのゲート出力信号が入力されるリセット端子と、
   初期化信号が入力されるフレームリセット端子と、
   キャリー出力信号の出力を制御する第１スイッチング素子（Ｍ１１）と、
   ゲート出力信号の出力と前記第１スイッチング素子（Ｍ１１）との間に配置される第２スイッチング素子（Ｍ１０）と、
   走査開始信号または前段ステージのいずれか一つからのキャリー出力信号が入力されるセット端子と、
   前記初期化信号に応じてオンすることによりゲートオフ信号を伝達して前記第１スイッチング素子（Ｍ１１）及び前記第２スイッチング素子（Ｍ１０）をオフする機能を有する第３スイッチング素子（Ｍ１４）と、
   前記後段ステージのいずれか一つからのゲート出力信号に応じてオンすることにより前記第２スイッチング素子（Ｍ１０）をオフする第４スイッチング素子（Ｍ５）と、
   前記後段ステージのいずれか一つからのゲート出力信号に応じてオンすることにより前記ゲート出力信号の出力にゲートオフ信号を伝達する第５スイッチング素子（Ｍ１３）と、
   前記後段ステージのいずれか一つからのゲート出力信号の出力が低電位の場合に前記ゲート出力信号の出力にゲートオフ信号を伝達する第６スイッチング素子（Ｍ１２）と、
   前記ゲート出力信号及び前記キャリー出力信号の出力が高電位の間、前記第６スイッチング素子（Ｍ１２）がオンしないように制御する第７スイッチング素子（Ｍ８）及び第８スイッチング素子（Ｍ９）と、を有し、
   前記第３スイッチング素子（Ｍ１４）、前記第４スイッチング素子（Ｍ５）、前記第５スイッチング素子（Ｍ１３）、前記第６スイッチング素子（Ｍ１２）、前記第７スイッチング素子（Ｍ８）及び第８スイッチング素子（Ｍ９）はいずれも、前記共通端子線に接続され、
   前記隣接した二つのステージにおける前記共通端子線に接続された複数のスイッチング素子は互いに前記共通端子線を中心に実質的に対称に配置される、
   表示装置。
2. それぞれの前記ステージは、
   走査開始信号または前段ステージのいずれか一つからのキャリー出力信号が入力されるセット端子と、
   互いに逆の位相を有する第１クロック信号と第２クロック信号がそれぞれ入力される第１クロック端子及び第２クロック端子と、
   をさらに有し、
   前記走査開始信号または前段ステージのいずれか一つからのキャリー出力信号に応答して所定の電圧を充電し、前記複数のクロック信号のいずれか一つによって前記出力信号を生成する駆動部、及び
   前記後段ステージのいずれか一つのゲート出力信号に応答して前記充電された電圧を放電する放電部、
   を有する、
   請求項１に記載の表示装置。
3. 前記第１乃至第８スイッチング素子は、非晶質シリコンからなる、請求項１乃至２のいずれかに記載の表示装置。
4. 前記シフトレジスタは、前記表示装置に集積されている、請求項１乃至３のいずれかに記載の表示装置。
   

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