CN100449590C - 显示装置 - Google Patents

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Abstract

本发明公开了一种显示装置，该显示装置包括多个像素，每一个像素包括开关元件；移位寄存器，其包括与开关元件连接并随后产生输出信号的多个级；时钟信号线，用于传输时钟信号；至少一条控制信号线，用于传输控制信号；以及终端线，其将时钟信号线和控制信号线与各级连接，其中，终端线包括至少一个共终端线，其与至少两个级共连接。根据本发明的显示装置采用两个级共享一个栅极电压端子，从而减少了栅极驱动器所占的面积，从而可提供大画面、高分辨率、及低功耗的显示装置。

Description

显示装置
相关申请的交叉引用
本申请要求2004年7月26日提交的韩国专利申请第10-2004-0058252的优先权，其内容全部结合于此供参考。
技术领域
本发明涉及一种显示装置，该显示装置能够降低功耗、实现高分辨率和大屏幕显示。
背景技术
最近，对于诸如等离子显示面板(PDP)、有机发光显示器(OLED)、液晶显示器(LCD)的平板显示装置的需求不断增长。
PDP是一种利用气体放电产生的等离子显示文字或图像的装置；OLED是一种通过向特定的有机发光或高分子材料施加电场而显示文字或图像的装置；LCD是一种向夹置于两个面板之间的液晶层施加电场，并调整该电场强度以调整透过液晶层的光的透射率从而显示图像的装置。
这种平板显示装置中，例如，LCD和OLED，每一个均包括设置有像素的面板组件，其中该像素包括开关元件、显示信号线、以及栅极驱动器，即移位寄存器，并且提供用于显示信号线的栅极线，以打开和关闭开关元件。
移位寄存器包括多个级，各级包括多个晶体管。各级包括输入单元、输出单元、以及放电单元，并且输出与前级和后级的栅极输出响应的、且与时钟信号同步的栅极信号。
这些级从这些级的一侧的纵向彼此平行延伸的信号线接收栅极关电压、时钟信号等。需要设置将信号线连接到各级的终端线，以将信号提供到各级，并且除了置于离级最近的信号线之外，该终端线必须与其余的信号线重叠。特别地，连接到离级最远的信号线上的终端线与多个信号线重叠。这将导致寄生电容的增加、因此增加了功耗。
此外，为了产生适合于具有高分辨率且大屏幕显示的显示装置的栅极输出，需要将属于输出单元的晶体管设置为较大。
发明内容
本发明的目的在于提供一种显示装置，其可降低功耗，并且实现高分辨率和大屏幕显示。
本发明的其余特征将在以下的描述中进行阐释，并且部分地通过以下的描述将会显而易见，或者通过本发明的实践而获得。
本发明提供了一种装置包括：多个像素，每一个像素包括开关元件；移位寄存器，包括与开关元件耦合的并且随后产生输出信号的多个级；时钟信号线，用于传输多个时钟信号；至少一个控制信号线，用于传输控制信号；以及多个终端线，将时钟信号线及控制信号线连接到多个级，其中终端线包括至少一个与多个级中的至少两个共连接的共终端线。
其中，共终端线与时钟信号线及控制信号线中位于离级最远的信号线连接。控制信号线包括用于传输关闭电压以关闭开关元件的栅极关电压线。距离级最远处的信号线是栅极关电压线。控制信号线进一步包括用于初始化级的初始化信号线。初始化信号线与时钟信号线和控制信号线相比置于离所述级最近处。级进一步包括产生初始化信号的伪级。
优选地，各级进一步包括：第一终端线，与用于传输时钟信号的信号线连接；第二终端线，与用于传输另一个时钟信号的信号线连接；第三终端线，与初始化信号连接；第四终端线，与栅极关电压线连接。
各级还包括：多个晶体管；以及多个第一晶体管，用于接收栅极关电压，其中第一晶体管与第一终端线、第二终端线、以及第三终端线相比，设置在更接近第四终端线的位置。且属于邻接另一级的级的所述第一晶体管与属于所述另一级的所述第一晶体管对称。
各级还包括：驱动单元，响应扫描开始信号或前级中的输出信号而充入预定电压；以及放电单元，根据后级中的输出信号释放所述充电电压。
根据本发明的显示装置还包括：第一开关元件，与所述第二终端线连接；第二开关元件，与所述第二和第四终端线连接；第三、四、五、六、七开关元件，均与所述第一终端线连接；第八开关元件，接收前级的输出；第九开关元件，与所述第三和第四终端线连接；以及第十、十一、十二、十三、和十四开关元件，均与所述第四终端线连接，其中所述第十二开关元件接收来自后级的输出。
其中，第一至第十四开关元件包括非晶硅。移位寄存器集成在所述显示装置。
根据本发明的另一方面，提供了一种显示装置，包括：移位寄存器，包括彼此连接并依次产生输出信号的级，其中每一所述级包括：从之前级接收扫描起始信号或输出信号的设定端子；从任一随后级接收输出信号的重置端子；分别接收第一及第二时钟信号的第一及第二时钟端子；接收栅极关电压的栅极电压端子；以及至少一个输出端子，其中，所述级中的邻接两个级的栅极电压端子以所述两个级界线为基准对称。
其中各级进一步包括接收初始化信号的帧重置端子。
各级还包括：驱动单元，响应扫描开始信号或任一前级中的输出信号充入预定电压，并根据任一所述时钟信号产生所述输出信号；放电单元，响应任一后级中的输出信号释放所述充电电压。
其中的驱动单元包括：第一、第二、第三开关元件，串联在所述设定端子和所述栅极电压端子之间；第四开关元件，连接于所述设定端子和第一触点之间；第五开关元件，连接于所述第一时钟端子和第二触点之间；第六开关元件，连接于所述第一时钟端子和第三触点之间；第七及第八开关元件，并联在所述第一时钟端子和第四触点之间；第一电容器，连接于所述第一时钟端子和第二触点之间；第二电容器，连接于所述第二触点和所述第三触点之间；第三电容器，连接于所述第一触点和所述第四触点之间；其中所述第一及第二开关元件的控制端子连接于所述第二时钟端子，所述第三开关元件的控制端子与所述设定端子连接，所述第五开关元件的控制端子与所述第一时钟端子连接，所述第六开关元件的控制信号与所述第二时钟端子连接，以及所述第七和第八开关元件的控制信号与所述第一触点连接，以及其中，所述放电单元包括：第九及第十开关元件，连接于所述第一触点和所述栅极电压端子之间；第十一开关元件，连接于所述第二触点和所述栅极电压端子之间；第十二开关元件，连接于所述栅极电压端子和所述第三触点之间；第十三及第十四开关元件，并联在第四触点和所述栅极电压端子之间；其中，所述第九开关元件的控制端子与所述帧重置端子连接，所述第十开关元件的控制端子是重置端子，所述第十一和第十二开关元件的控制端子与所述第四触点连接，所述第十三开关元件的控制端子与所述第三触点连接，所述第十四开关元件的控制端子与所述重置端子连接，其中，所述第一输出端子与所述第四触点连接，所述第二输出端子与所述第八晶体管的输出端子连接。
其中，第一至第十四开关元件包括非晶硅。移位寄存器集成在所述显示装置。第一时钟信号和所述第二时钟信号的相位彼此相反。移位寄存器与所述开关元件一起形成。
附图说明
附图可提供对本发明的进一步地理解，并且被包括在内作为说明书的组成部分，其示出了本发明的实施例，并且和说明书一起用来解释本发明的原理。其中：
图1是根据本发明实施例的显示装置的方框图；
图2是根据本发明实施例的液晶显示装置的像素的结构以及等价电路示意图；
图3是根据本发明实施例的栅极驱动器的方框图；
图4是图3示出的栅极驱动器用移位寄存器的第j及第j+1级的电路图；
图5是图4所示的第j及第j+1级的示意图；
图6示出了图3所示的栅极驱动器的信号波形。
具体实施方式
以下参照附图对本发明进行更加详细地描述，其中附图示出了本发明的优选实施例。然而，本发明可具有各种不同的实现形式而不仅局限于在此所述的实施例。
附图中，为清楚起见，扩大了各层的厚度及区域。通篇中相同的标号指向相同的部件。应该理解，当诸如层、膜、区域、衬底或面板等的元件位于另一元件“之上”时，是指其直接位于另一元件之上，或者也可能存在其他的干涉元件。相反，当元件“直接”位于另一元件之上时，是指并无其他干涉元件介于其间。
以下将参照附图详细说明根据本发明实施例的显示装置及其制造方法。
图1是根据本发明实施例的显示装置的方框图，而图2是根据本发明实施例的LCD的像素的结构和等价电路图。
如图1所示，根据本发明一实施例的显示装置包括面板组件300、数据驱动器500连接到其上的栅极驱动器400、数据驱动器500连接到其上的灰度电压发生器800、以及控制上述元件的信号控制器600。
面板组件300包括多个显示信号线G1-Gn和D1-Dm以及与该显示信号线G1-Gn和D1-Dm连接并设置为近似矩阵结构的多个像素Px。如图2所示，面板组件300包括下面板100和上面板200。
显示信号线G1-Gn和D1-Dm设置在下面板100上，并且包括传输栅极信号(也称为扫描信号)的多个栅极线G1-Gn和传输数据信号的数据线D1-Dm。栅极线G1-Gn大约呈行延伸并且彼此基本平行，而数据线D1-Dm大约呈列延伸并且彼此基本平行。应该可以理解，栅极线G1-Gn和数据线D1-Dm也可互换，使得G1-Gn呈行延伸，而D1-Dm呈行延伸。
各像素包括与栅极线G1-Gn中的一个以及数据线D1-Dm中的一个连接的开关元件Q，以及与开关元件Q连接的像素电路PX。各开关元件Q设置在下面板100上并具有三个端子：与栅极线G1-Gn中的一个连接的控制端子、与数据线D1-Dm中的一个连接的输入端子、以及与像素电路PX连接的输出端子。
例如在主动矩阵型LCD中，面板组件300包括下面板100、和上面板200、及设置于下、上面板100和200之间的液晶层3，并且显示信号线G1-Gn和D1-Dm以及开关元件Q置于下面板100。每一个像素电路PX包括液晶电容器CLC及储能电容器CST，它们与开关元件Q并联。根据本发明的实施例，如果不需要储能电容器CST，也可将其省略。
液晶电容器CLC包括位于下面板100上的像素电极190和位于上面板200上的共电极270，并且液晶层3作为像素电极190、和共电极270之间的电介质。像素电极190与开关元件Q连接，而共电极270覆盖上面板200的整个表面，并接收共电压Vcom。可选择地，形状为棒状或带状的像素电极190和共电极270置于下面板100上。
储能电容器CST是液晶电容器CLC的辅助或补充电容器。储能电容器CST包括像素电极190和单独信号线(未示出)，该单独信号线置于下面板100上并与像素电极190重叠，该像素电极具有像素电极190和单独信号线之间设置的绝缘体。储能电容器CST提供预定电压，例如共电压Vcom。可选择地，储能电容器CST包括像素电极190以及所指作为先前栅极线的邻近栅极线，该先前栅极线与像素电极190重叠，而该像素电极具有像素电极190和先前栅极线之间设置的绝缘体。
另外为了显示颜色，例如，各像素可唯一地对应诸如红、绿、和蓝色(空间分隔)的三个主色的其中之一，或者在时间上顺序地响应三个主色(时间分隔)，从而获得所需的颜色。图2示出了空间分隔的示例，其中各像素包括滤色器230，该滤色器在上面板200朝向像素电极190的区域对应三个主色中的一个。可选择地，滤色器230下面板100的像素电极190上或其下面。
在液晶面板组件300的上、下面板100和200的外部表面上连接有一对用于偏振光的偏振器(未示出)。
参照图1，灰度电压发生器800产生至少一组与像素的透射比相关的灰度电压。例如，当产生两组灰度电压时，其中的一组灰度电压相对于共电压Vcom具有正极性，另一组灰度电压则相对于共电压Vcom具有负极性。
栅极驱动器400集成或包括于显示板300，并且栅极驱动器400合成有栅极开电压Von和栅极关电压Voff以向栅极线G1-Gn提供栅极信号。该栅极驱动器是移位寄存器，包括线上的多级。
数据驱动器500与面板组件300的数据线D1-Dm连接并提供数据电压，该数据电压选自灰度电压发生器800供给到数据线D1-Dm的灰度电压。
信号控制器600控制栅极驱动器400及数据驱动器500的运作。
以下将描述显示装置的运行。
根据本发明的实施例，信号控制器600提供图像信号R、G、B及控制该图像信号R、G、B的显示的输入控制信号。该输入控制信号从外部图像控制器(未示出)接收，并且包括，例如，垂直同步信号Vsync、水平同步信号Hsync、主时钟MCLK、以及数据使能信号DE等。在产生栅极控制信号CONT1和数据控制信号CONT2以及处理图像信号R，G，和B以适合面板组件300响应输入控制信号的操作之后，信号控制器600向栅极驱动器400输出栅极控制信号CONT1，向数据驱动器500输出数据控制信号CONT2和处理的图像信号DAT。
栅极控制信号CONT1包括垂直同步起始信号STV，用于通知帧起始的栅极驱动器；栅极时钟信号CPV，用于控制栅极开电压Von的输出时间；以及输出使能信号OE，用于限定栅极开电压Von的宽度。
数据控制信号CONT2包括水平同步起始信号STH，用于通知水平阶段的起始的数据驱动器500；负载信号LOAD或TP，用于指示数据驱动器500向数据线D1-Dm提供合适的数据电压；以及数据时钟信号HCLK。该数据控制信号CONT2还包括反向控制信号RVS，用于将数据电压的极性，即相对于共电压Vcom的极性反向。
数据驱动器500从信号控制器600接收处理的图像信号DAT，并将该处理的图像信号DAT转换为选自灰度电压发生器800响应信号控制器600的数据控制信号CONT2而输出的灰度电压的模拟数据电压。
栅极驱动器400根据来自信号控制器600的栅极控制信号CONT1向栅极线G1-Gn施加栅极开电压Von，以打开与该栅极线G1-Gn连接的开关元件Q。
数据驱动器500将数据电压提供到相应的数据线D1-Dm，用于打开开关元件Q，其称为“一个水平阶段”或“1H”，并且作为水平同步信号Hsync、数据使能信号DE、以及栅极时钟信号CPV的一个阶段。数据电压通过打开开关元件Q而供给相应的像素。
施加到像素上的数据电压和共电压Vcom之间的差异以液晶电容器CLC的充电电压，即像素电压表示。液晶分子取决于像素电压的大小而取向，并且该取向决定了通过液晶电容器CLC的极性。该极性将光极性转换为光透射率。
通过重复上述过程，在一帧内，所有的栅极线G1-Gn依次施加栅极开电压Von，因此将数据电压供给所有的像素。例如，如图1所示，当完成一帧之后开始下一帧时，施加到数据驱动器500的反向控制信号RVS进行控制，以使得数据电压的极性反向(“帧反向”)。反向控制信号RVS可被控制以使得一帧中数据线中数据电压的极性方向(例如，“行反向”“点反向”)，或在一个组中数据电压的极性反向(例如“列反向”“点反向”)。
下面参照图3至图6详细说明根据本发明实施例的显示装置的栅极驱动器。
图3是根据本发明的一个实施例的栅极驱动器的方框图，图4是图3示出的栅极驱动器用移位寄存器第j及第j+1级的示意电路图，图5是图4所示的第j及第j+1级的示意图，图6示出了图3示出的栅极驱动器的信号波形。
参照图3，栅极驱动器400是包括多个排成行并与栅极线G1-Gn连接的级410的移位寄存器。栅极驱动器400接收栅极关电压Voff、时钟信号CLK1和CLK2、及初始化信号INT。
信号以及传送该信号的信号线采用相同的参考标号。
如图5所示，传输这种信号的信号线在面板组件300的近似纵向延伸，并且更加接近移位寄存器400，且从左到右依次布置为栅极关电压线Voff、时钟信号线CLK1和CLK2、及初始化信号线INT。如图5所示，将信号线连接到各级410的终端线TL1-TL4以在横向延伸。终端线TL4中连接栅极关电压Voff，并在两级410之间延伸。
各级410包括设定端子S、栅极关电压端子GV、一对时钟端子CK1和CK2、重置端子R，栅极输出端子OUT1，以及进位输出端子OUT2。两级之间的端子的部分上下对称。此外，与栅极关电压Voff相连的栅极关电压端子GV以相对于终端线TL4对称设置，并彼此邻接。
各级410，例如，第j级STj的设定端子接收前级STj-1的进位输出，即，接收之前的进位输出，并且其重置端子接收下一级STj+1的栅极输出，即，接收之后的栅极输出Gout(j+1)。时钟端子CK1和CK2分别接收时钟信号CLK1和CLK2，栅极电压端子GV接收栅极关电压Voff，而帧重置端子FR接收初始信号INT。栅极输出端子OUT1输出栅极输出Gout(j)，进位输出端子OUT2输出进位输出Cout(j)。
然而，左移位寄存器400的初始级ST1的S端子接收垂直同步起始信号STV而非之前的栅极输出。当第j级STj的时钟端子CK1和CK2分别接收时钟信号CLK1和CLK2时，与此相邻的第j-1及第j+1级STj-1、STj+1的时钟端子CK1接收时钟信号CLK2，而其时钟端子CK2接收时钟信号CLK1。
为了驱动像素的开关元件Q，各时钟信号CLK1和CLK2可以分别是高间隔的栅极开电压Von，和低间隔的栅极关电压Voff。如图6所示，时钟信号CLK1和CLK2的占空率和相位差分别为50％和180度。
参照图4，根据本发明的一个实施例的栅极驱动器400的各级410，例如，第j级STj包括输入单元420、增强驱动单元430、降低驱动单元440、及输出单元450。各个上述的单元420、430、440、和450包括NMOS晶体管，例如M1-M13，其在各晶体管的栅极作为通过输入控制的各晶体管的漏极和源极之间的导电通路。增强驱动单元430和输出单元450进一步包括电容器C1-C3。可以理解，NMOS晶体管可以用PMOS晶体管来代替。而且，电容器C1-C3在制造工序中可以是栅极和漏极/源极之间的寄生容量。
输入单元420包括依次串联在设定端子S和栅极电压端子GV之间的三个晶体管M1、M3、和M2。晶体管M1、M2的栅极连接在时钟端子CK2，且晶体管M2的栅极连接在时钟端子CK1上。晶体管M1和晶体管M3之间的触点连接在触点J1上，且晶体管M3和晶体管M1之间的触点连接在触点J2上。
增强驱动单元430包括：连接在设定端子S与触点J1之间的晶体管M4；连接在时钟端子CK1与触点J3之间的晶体管M6；以及连接在时钟端子CK1和触点J4之间的晶体管M7。晶体管M4的栅极和漏极共同连接在设定端子S上，且源极连接在触点J1，晶体管M6的栅极和漏极共同连接在时钟端子CK1，且源极连接在触点J3。晶体管M7的栅极通过电容器C1与触点J3连接，漏极连接在时钟端子CK1，而源极连接在触点J4。电容器C2连接在触点J3与触点J4之间。
降低驱动单元440包括通过源极接收栅极关电压Voff、用于输出到触点J1-J4的多个晶体管M5、M8、M9、M10、M11、M12。晶体管M5的栅极和漏极分别连接到设定端子R和触点J1。
晶体管M8、M9的栅极共同连接在触点J2，漏极分别连接在触点J3、J4。晶体管M12的栅极连接在触点J4，晶体管M13的栅极连接在重置端子R。晶体管M12、M13的漏极连接在触点J2。晶体管M14的栅极连接在帧重置端子FR、漏极连接在触点J1、且源极连接在栅极关电压端子GV。
输出单元450包括晶体管M10和M11以及电容器C3。晶体管M10和M11的漏极和源极分别连接在时钟端子CK1和输出端子OUT1、OUT2之间，而其栅极连接在触点J1上。电容器C3连接在晶体管M10的栅极与漏极之间，即，触点J1与触点J3之间。晶体管M10的源极也连接在触点J2。
根据上述各个晶体管的排布，如图5所示，栅极关电压线Voff、第一及第二时钟信号线CLK1和CLK2、以及初始化信号线INT设置在纵向，并且设置为分别更加接近级STj、STj+1。例如，栅极关电压线Voff距离级STj、STj+1最远，而初始化信号线INT距离级STj、STj+1最近。此外，与这些信号线Voff、CLK1、CLK2、INT连接的多条终端线TL1、TL2、TL3、TL4横向延伸。
此外，在第j级STj，接收之前进位信号Cout(j-1)的晶体管M4设置在接近之前级STj-1的级STj的左上部，晶体管M10、M11沿着终端线TL1设置，而该终端线与时钟信号线CLK1连接，并在级STj的顶部横向延伸，而晶体管M3、M6、M布置在晶体管M11的下方。
另外，晶体管M1、M2布置在级STj的左侧的部分，并与进入级STj的左侧的终端线TL2连接，以接收时钟信号CLK2。晶体管M14也布置在级STj的左侧，并与连接到初始化信号线INT的终端线TL3连接以接收初始化信号INT。晶体管M5、M8、M9、M12、M13沿着终端线TL4布置，该终端线连接在栅极关电压Voff，并在级STj的底侧部分横向延伸。
根据本发明的上述实施例，第j+1级STj+1的晶体管以终端线TL4为中心与第j级STj对称，特别是，第j+1级STj+1和第j级STj的晶体管M14、M2、M8、M9、M5、M12、M13连接在终端线TL4。然而，与第j级STj不同，与时钟信号线CLK1连接的终端线TL1从级STj+1的左侧进入，与时钟信号线CLK2连接的终端线TL2在级STj+1的下方部分横向延伸。
以下参照图4、5、和6描述级，如，第j级STj的操作。
为方便起见，对应于时钟信号CLK1、CLK2高电位的电压定义为高电压，对应时钟信号CLK1、CLK2低电位的电压大小与栅极关电压Voff相同，将其定义为低电压。
首先，时钟信号CLK2及之前的栅极输出信号Cout(j-1)高于预定电平时，晶体管M1、M2和晶体管M4打开。两个晶体管M1、M4将高电压传送到触点J1，而晶体管M2将低电压传送到触点J2。由此，晶体管M10、M11打开，而时钟信号CLK1被传送到输出端OUT1和OUT2。由于触点J2的电压和时钟信号CLK1的电压较低，所以输出电压Gout(j)、Cout(j)也较低。当晶体管M10和M11打开，且时钟信号CLK1被传送到输出端子OUT1和OUT2时，电容器C3以高电压和低电压之间的差值对应的大小充电。
因此，时钟信号CLK1及之后栅极输出Gout(j+1)为低电压，且触点J2也是低电压时，与栅极连接的晶体管M3、M5、M6、M8、M9、M13均关闭。
接着，当时钟信号CLK2为低电压时，晶体管M1、M2关闭，并且当时钟信号CLK1为高电压时，晶体管M10的输出电压及触点J2的电压成为高电压。此时，晶体管M3的栅极接收高电压，但连接在触点J2的源极电位也是高电压，因此栅极与源极间的电位差为0，晶体管M3保持关闭状态。相应地，触点J1处于浮动状态，并且触点J1的电压适当地增加，例如，增加到与电容器C3的高电压相同。
然而，由于时钟信号CLK1及触点J2的电位为高电压，因此晶体管M6、M8、M9关闭。因此，晶体管M6和晶体管M8在高电压和低电压之间串联。这样，触点J3的电位成为两个晶体管M6、M8打开时由欧姆状态的阻抗值所分压的电压值。
当晶体管M8开通时欧姆状态的阻抗值设定为较大，例如设定为晶体管M6的10,000倍时，，触点J3电压与高电压几乎相同。因此，晶体管M7打开以与晶体管M9串联连接，由此，触点J4的电位成为两个晶体管M7、M9打开时由欧姆状态的阻抗值所分压的电压值。
这时，两个晶体管M7、M9的打开时的欧姆状态的阻抗值几乎设定为相同，触点J4的电位具有高电压和低电压的中间值。由于后一栅极输出Gout(j+1)仍保持为低电压，因此晶体管M5、M13也关闭。从而，输出端子OUT1、OUT2只连接在时钟信号CLK1上，与低电压断开以输出高电压。
另外，电容器C1和电容器C2分别对应于两端子电位差的电压而充电，触点J3的电压小于触点J5的电压。
接着，当下一栅极输出Gout(j+1)及时钟信号CLK2为高电压，且时钟信号CLK1为低电压时，晶体管M5、M13打开以向触点J1、J2传送低电压。此时，触点J1的电压随着电容器C3的放电变为低电压，因为电容器C3有放电时间，要完全变为低电压需要一定的时间。因此，两个晶体管M10、M11在下一栅极输出Gout(j+1)变为高电压之后保持短时间的开通状态，并且输出端子OUT1、OUT2与时钟信号CLK1相连接以输出低电压。当由于电容器C3完全放电而使得触点J1的电位变成低电压时，晶体管M11关闭，以断开输出端OUT2与时钟信号CLK1的连接，并且进位输出Cout(j)成为浮动状态，且保持低电压。然而，尽管晶体管M10处于关闭状态，输出端OUT1通过晶体管M13与低电压连接，因此继续输出低电压。
当晶体管M6、M8被关闭时，触点J3处于浮动状态。另外，由于触点J5的电压小于触点J4的电压，并且由于电容器C1，触点J3的电压保持低于触点J5电压的状态，因此晶体管M7关闭。与此同时，晶体管M9关闭，并且触点J4的电压也相应地降低，晶体管M12保持关闭。另外，晶体管M3与栅极时钟信号CLK1的低电压连接，触点J2的电压也成为低电压，因此晶体管M3保持关闭。
然后，晶体管M6、M7由于时钟信号CLK1的高电压而打开，并且触点J4的电压上升打开晶体管M12，从而将低电压传送到触点J2，因此输出端子OUT1继续输出低电压。即，即使下一栅极输出Gout(j+1)为低电压，触点J2的电压也可以成为低电压。
另外，晶体管M3的栅极连接在时钟信号CLK1的高电压，且触点J2的电压为低电压，并且晶体管M3打开以将触点J2的电压传送到触点J1。另一方面，两个晶体管M10、M11的漏极与时钟端子CK1连接，以继续提供时钟信号CLK1。
特别地，晶体管M10比其它晶体管大，因此，其栅极与漏极之间的寄生容量变大，从而使得漏极的电压变化可以影响栅极的电压。因此，当时钟信号CLK1为高电压时，因晶体管M10的栅极与漏极之间的寄生电容而导致的栅极电压上升，晶体管M10被打开。在这种情况下，通过将触点J2的低电压传送到触点J1，晶体管M10的栅极电压保持为低电压，防止晶体管M10被打开。
触点J1的电压保持低电压直到之前的进位输出Cout(j-1)为高电压。且触点J2的电压通过晶体管M12为低电压，此时时钟信号CLK1为高电压，而时钟信号CLK2为低电压。触点J2的电压通过晶体管M2保持低电压，此时时钟信号CLK1为低电压，而时钟信号CLK2为高电压。
另外，晶体管M14接收最后伪级(dummy stage)STn+1产生的初始化信号INT，以将栅极关电压Voff传送到触点J1，从而再次设定触点J1的电压为低电压。
各级410根据之前的进位信号Cout(j-1)及随后的栅极输出Gout(j+1)，产生与时钟信号CLK1、CLK2同步的进位信号Cout(j)及栅极信号Gout(j)。
而且，与栅极关电压线Voff连接的端线TL4每两级共享一条，从而减小了级所占的区域。从而，可以增大与输出相关的晶体管，例如，晶体管M10，其可增大与减小区域相同的量，由此增大了输出的大小，以提供驱动大画面、高分辨率显示装置的栅极驱动器。
如图3所示，终端线TL4与栅极关电压线Voff连接，且与时钟信号线CLK1、CLK2及初始化信号线INT交叉。这样，两级共享终端线TL4，其减少了一半的交叉点，由此，减小了交叉而产生的寄生容量，降低了功耗。
从而，通过共享端线TL4可以减小栅极驱动器所占的面积，由此可以提供体现大画面、高分辨率、减小功耗的显示装置。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (22)

1.一种显示装置，包括：
多个像素，每一个所述像素包括：
开关元件；
移位寄存器，包括与所述开关元件连接、并随后产生输出信号的多个级；
时钟信号线，用于传输时钟信号；
至少一条控制信号线，用于传输控制信号；以及
终端线，将所述时钟信号线和所述控制信号线与所述级相连接，
其中所述终端线包括至少一个共终端线，所述共终端线与至少两个所述级共连接。
2.根据权利要求1所述的显示装置，其中，所述共终端线与所述时钟信号线及控制信号线中位于离所述级最远的信号线连接。
3.根据权利要求2所述的显示装置，其中，所述控制信号线包括用于传输关闭电压以关闭所述开关元件的栅极关电压线。
4.根据权利要求3所述的显示装置，其中，距离所述级最远处的信号线是所述栅极关电压线。
5.根据权利要求3所述的显示装置，其中，所述控制信号线进一步包括用于初始化所述级的初始化信号线。
6.根据权利要求5所述的显示装置，其中，所述初始化信号线与所述时钟信号线和所述控制信号线相比置于离所述级最近处。
7.根据权利要求6所述的显示装置，其中，所述级进一步包括产生初始化信号的伪级。
8.根据权利要求7所述的显示装置，其中，所述各级进一步包括：
第一终端线，与用于传输所述时钟信号的信号线连接；
第二终端线，与用于传输另一个时钟信号的信号线连接；
第三终端线，与所述初始化信号连接；
第四终端线，与所述栅极关电压线连接。
9.根据权利要求8所述的显示装置，其中，所述各级包括：
多个晶体管；以及
多个第一晶体管，用于接收所述栅极关电压，
其中所述第一晶体管沿着所述第四终端线设置并连接于所述第四终端线。
10.根据权利要求9所述的显示装置，其中，属于邻接另一级的级的所述第一晶体管与属于所述另一级的所述第一晶体管对称。
11.根据权利要求10所述的显示装置，其中，所述各级包括：
驱动单元，响应扫描开始信号或前级中的输出信号而充入预定电压；以及
放电单元，根据后级中的输出信号释放所述充电电压。
12.根据权利要求10所述的显示装置，还包括：
第一开关元件，与所述第二终端线连接；
第二开关元件，与所述第二和第四终端线连接；
第三、四、五、六、七开关元件，均与所述第一终端线连接；
第八开关元件，接收前级的输出；
第九开关元件，与所述第三和第四终端线连接；以及
第十、十一、十二、十三、和十四开关元件，均与所述第四终端线连接，
其中所述第十二开关元件接收来自后级的输出。
13.根据权利要求12所述的显示装置，其中，所述第一至第十四开关元件包括非晶硅。
14.根据权利要求13所述的显示装置，其中，所述移位寄存器集成在所述显示装置。
15.一种显示装置，包括：
移位寄存器，包括彼此连接并依次产生输出信号的级，其中每一所述级包括：
从前级接收扫描起始信号或输出信号的设定端子；
从任一后级接收输出信号的重置端子；
分别接收第一及第二时钟信号的第一及第二时钟端子；
接收栅极关电压的栅极电压端子；以及
至少一个输出端子，
其中，所述级中的邻接两个级的栅极电压端子以所述两个级界线为基准对称。
16.根据权利要求15所述的显示装置，其中，所述各级进一步包括接收初始化信号的帧重置端子。
17.根据权利要求16所述的显示装置，其中，所述各级包括：
驱动单元，响应扫描开始信号或任一前级中的输出信号充入预定电压，并根据任一所述时钟信号产生所述输出信号；
放电单元，响应任一后级中的输出信号释放所述充电电压。
18.根据权利要求17所述的显示装置，其中所述驱动单元包括：
第一、第二、第三开关元件，串联在所述设定端子和所述栅极电压端子之间；
第四开关元件，连接于所述设定端子和第一触点之间；
第五开关元件，连接于所述第一时钟端子和第二触点之间；
第六开关元件，连接于所述第一时钟端子和第三触点之间；
第七及第八开关元件，并联在所述第一时钟端子和第四触点之间；
第一电容器，连接于所述第一时钟端子和第二触点之间；
第二电容器，连接于所述第二触点和所述第三触点之间；
第三电容器，连接于所述第一触点和所述第四触点之间；
其中所述第一及第二开关元件的控制端子连接于所述第二时钟端子，所述第三开关元件的控制端子与所述设定端子连接，所述第五开关元件的控制端子与所述第一时钟端子连接，所述第六开关元件的控制信号与所述第二时钟端子连接，以及所述第七和第八开关元件的控制信号与所述第一触点连接，以及
其中，所述放电单元包括：
第九及第十开关元件，连接于所述第一触点和所述栅极电压端子之间；
第十一开关元件，连接于所述第二触点和所述栅极电压端子之间；
第十二开关元件，连接于所述栅极电压端子和所述第三触点之间；
第十三及第十四开关元件，并联在第四触点和所述栅极电压端子之间；
其中，所述第九开关元件的控制端子与所述帧重置端子连接，所述第十开关元件的控制端子是重置端子，所述第十一和第十二开关元件的控制端子与所述第四触点连接，所述第十三开关元件的控制端子与所述第三触点连接，所述第十四开关元件的控制端子与所述重置端子连接，
其中，所述第一输出端子与所述第四触点连接，所述第二输出端子与所述第八晶体管的输出端子连接。
19.根据权利要求18所述的显示装置，其中，所述第一至第十四开关元件包括非晶硅。
20.根据权利要求19所述的显示装置，其中，所述移位寄存器集成在所述显示装置。
21.根据权利要求15所述的显示装置，其中，所述第一时钟信号和所述第二时钟信号的相位彼此相反。
22.根据权利要求15所述的显示装置，其中，所述移位寄存器与所述开关元件一起形成。
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