KR20210086293A - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents
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Abstract
본 명세서는 하나의 스테이지에서 출력되는 복수의 스캔 신호의 최대 전압 레벨의 저하가 방지될 수 있는 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하는 것으로, 일 예에 따른 게이트 구동 회로는 제 1 내지 제 m 스테이지 회로를 포함하며, 제 1 내지 제 m 스테이지 회로 각각은 제 1 제어 노드와 제 2 제어 노드 각각의 전압을 제어하는 로직 회로부, 부스팅 쉬프트 클럭에 따라 제어 노드의 전압을 부스팅시키는 노드 부스팅 회로, 제 1 제어 노드의 부스팅 전압에 응답하여 제 1 내지 i(i는 3 이상의 자연수) 스캔 쉬프트 클럭 각각을 제 1 내지 i 스캔 신호로 출력하는 스캔 출력 회로, 및 제 1 제어 노드의 부스팅 전압에 응답하여 캐리 쉬프트 클럭을 캐리 신호로 출력하는 캐리 출력 회로를 포함할 수 있다.
Description
본 명세서는 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치와 유기 발광 표시 장치 및 마이크로 발광 다이오드 표시 장치 등의 평판 표시장치가 상용화되고 있다.
평판 표시장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 표시 패널, 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로부, 및 게이트 라인에 게이트 신호를 공급하기 위한 복수의 스테이지를 갖는 쉬프트 레지스터로 이루어진 게이트 구동 회로부를 포함한다.
최근에는, 회로 부품의 구성을 단순화 및 제조 원가를 절감하고, 베젤 폭(narrow bezel)을 감소시키기 위하여, 각 화소의 박막 트랜지스터의 제조 공정과 동시에 쉬프트 레지스터의 스테이지를 구성하는 트랜지스터를 박막 트랜지스터 형태로 표시 패널의 비표시 영역에 내장된 GIP(Gate In Panel) 구조의 표시 장치가 사용되고 있다.
본 명세서의 발명자들은 베젤 폭(narrow bezel)을 감소시키기 위하여, 게이트 구동 회로부에 구현된 하나의 스테이지로 복수의 게이트 라인을 구동하여 표시 장치의 베젤 폭을 감소시킬 수 있는 새로운 구조의 게이트 구동 회로 및 이를 포함하는 표시 장치에 대해 여러 실험을 하게 되었다. 여러 실험 과정에 따르면, 하나의 스테이지에서 복수의 스캔 신호를 순차적으로 출력할 때, 복수의 스캔 신호 각각의 최대 전압 레벨이 감소한다는 문제점을 인식하게 되었습니다. 여러 실험을 거쳐 하나의 스테이지에서 출력되는 복수의 스캔 신호의 최대 전압 레벨의 저하가 방지될 수 있는 새로운 구조의 게이트 구동 회로 및 이를 포함하는 표시 장치를 발명하였습니다.
본 명세서는 하나의 스테이지에서 출력되는 복수의 스캔 신호의 최대 전압 레벨의 저하가 방지될 수 있는 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 명세서는 크기가 감소된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 명세서는 고속 구동시 데이터 충전 시간이 확보될 수 있는 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 예에 따른 게이트 구동 회로는 제 1 내지 제 m 스테이지 회로를 포함하며, 제 1 내지 제 m 스테이지 회로 각각은 제 1 제어 노드와 제 2 제어 노드 각각의 전압을 제어하는 로직 회로부, 부스팅 쉬프트 클럭에 따라 제어 노드의 전압을 부스팅시키는 노드 부스팅 회로, 제 1 제어 노드의 부스팅 전압에 응답하여 제 1 내지 i(i는 3 이상의 자연수) 스캔 쉬프트 클럭 각각을 제 1 내지 i 스캔 신호로 출력하는 스캔 출력 회로, 및 제 1 제어 노드의 부스팅 전압에 응답하여 캐리 쉬프트 클럭을 캐리 신호로 출력하는 캐리 출력 회로를 포함할 수 있다.
본 명세서의 일 예에 따른 표시 장치는 복수의 데이터 라인, 제 1 내지 제 i 게이트 라인을 갖는 제 1 내지 제 m 게이트 라인 그룹, 및 상기 제 1 내지 제 m 게이트 라인 그룹 내에서 각기 다른 게이트 라인에 연결되고 하나의 데이터 라인에 공통적으로 연결된 제 1 내지 제 i 서브 픽셀을 갖는 복수의 단위 픽셀을 포함하는 표시 패널, 상기 제 1 내지 제 m 복수의 게이트 라인 그룹에 연결된 제 1 내지 제 m 스테이지 회로를 포함하는 게이트 구동 회로부, 상기 제 1 내지 제 i 서브 픽셀 각각에 해당하는 데이터 전압을 상기 복수의 데이터 라인 각각에 순차적으로 공급하는 데이터 구동 회로부, 및 상기 제 1 내지 제 i 서브 픽셀의 구동 순서에 맞는 서브 픽셀 데이터를 상기 데이터 구동 회로부에 제공하고 상기 게이트 구동 회로부와 상기 데이터 구동 회로부 각각의 구동 타이밍을 제어하는 타이밍 제어부를 포함하며, 게이트 구동 회로부는 제 1 내지 제 m 스테이지 회로를 갖는 게이트 구동 회로를 포함하며, 제 1 내지 제 m 스테이지 회로 각각은 제 1 제어 노드와 제 2 제어 노드 각각의 전압을 제어하는 로직 회로부, 부스팅 쉬프트 클럭에 따라 제어 노드의 전압을 부스팅시키는 노드 부스팅 회로, 제 1 제어 노드의 부스팅 전압에 응답하여 제 1 내지 i(i는 3 이상의 자연수) 스캔 쉬프트 클럭 각각을 제 1 내지 i 스캔 신호로 출력하는 스캔 출력 회로, 및 제 1 제어 노드의 부스팅 전압에 응답하여 캐리 쉬프트 클럭을 캐리 신호로 출력하는 캐리 출력 회로를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 일 예에 따르면, 하나의 스테이지에서 출력되는 복수의 스캔 신호의 최대 전압 레벨의 저하가 방지될 수 있는 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공할 수 있다.
본 명세서의 일 예에 따르면, 크기가 감소된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공할 수 있다.
본 명세서의 일 예에 따르면, 고속 구동시 데이터 충전 시간이 확보될 수 있는 표시 장치를 제공할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 표시 패널의 동작 구간을 나타내는 도면이다.
도 3은 도 1에 도시된 서브 픽셀의 배치 구조를 나타내는 도면이다.
도 4는 도 3에 도시된 단위 픽셀을 나타내는 등가 회로도이다.
도 5는 도 4에 도시된 제 1 게이트 라인에 연결된 서브 픽셀들을 구동하기 위한 스캔 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 6은 도 4에 도시된 제 2 게이트 라인에 연결된 서브 픽셀들을 구동하기 위한 스캔 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 7a 내지 도 7d는 본 명세서에 따른 서브 픽셀의 구동 방법을 나타내는 도면이다.
도 8은 도 1에 도시된 본 명세서의 일 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 9는 도 8에 도시된 복수의 게이트 구동 클럭 및 제 1 스테이지 그룹으로부터 출력되는 스캔 신호를 나타내는 파형도이다.
도 10은 도 8에 도시된 제 1 내지 제 m 스테이지 회로 중 제 n 스테이지 회로와 제 n+1 스테이지 회로를 나타내는 블록도이다.
도 11은 도 10에 도시된 제 1 및 제 2 로직 회로부를 나타내는 도면이다.
도 12는 도 10 및 도 11에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로를 나타내는 회로도이다.
도 13은 도 10과 도 12에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로 각각의 입출력 파형을 나타내는 도면이다.
도 14a 내지 도 14g는 도 12에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로 각각의 동작 과정을 나타내는 도면들이다.
도 15a 및 도 15b는 본 명세서의 일 예와 비교 예에 따른 제 1 제어 노드와 스캔 신호의 출력 파형을 비교하여 나타낸 도면이다.
도 2는 도 1에 도시된 표시 패널의 동작 구간을 나타내는 도면이다.
도 3은 도 1에 도시된 서브 픽셀의 배치 구조를 나타내는 도면이다.
도 4는 도 3에 도시된 단위 픽셀을 나타내는 등가 회로도이다.
도 5는 도 4에 도시된 제 1 게이트 라인에 연결된 서브 픽셀들을 구동하기 위한 스캔 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 6은 도 4에 도시된 제 2 게이트 라인에 연결된 서브 픽셀들을 구동하기 위한 스캔 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 7a 내지 도 7d는 본 명세서에 따른 서브 픽셀의 구동 방법을 나타내는 도면이다.
도 8은 도 1에 도시된 본 명세서의 일 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 9는 도 8에 도시된 복수의 게이트 구동 클럭 및 제 1 스테이지 그룹으로부터 출력되는 스캔 신호를 나타내는 파형도이다.
도 10은 도 8에 도시된 제 1 내지 제 m 스테이지 회로 중 제 n 스테이지 회로와 제 n+1 스테이지 회로를 나타내는 블록도이다.
도 11은 도 10에 도시된 제 1 및 제 2 로직 회로부를 나타내는 도면이다.
도 12는 도 10 및 도 11에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로를 나타내는 회로도이다.
도 13은 도 10과 도 12에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로 각각의 입출력 파형을 나타내는 도면이다.
도 14a 내지 도 14g는 도 12에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로 각각의 동작 과정을 나타내는 도면들이다.
도 15a 및 도 15b는 본 명세서의 일 예와 비교 예에 따른 제 1 제어 노드와 스캔 신호의 출력 파형을 비교하여 나타낸 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 다양한 예들 각각의 기술적 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시 패널의 기판 상에 형성되는 서브 픽셀 회로와 게이트 구동 회로는 n 타입 MOSFET 구조의 박막 트랜지스터로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 박막 트랜지스터로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다. 박막 트랜지스터에서, 캐리어(carrier)는 소스로부터 드레인으로 흐를 수 있다. n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압은 드레인 전압보다 낮은 전압을 갖는다. n 타입 박막 트랜지스터에서는 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압은 드레인 전압보다 높은 전압을 갖는다. p 타입 박막 트랜지스터에서는 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 소스로부터 드레인 쪽으로 흐른다. MOSFET 구조의 박막 트랜지스터에서 소스와 드레인은 고정된 것이 아니라 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제 1 소스/드레인 전극, 소스와 드레인 중 나머지 하나를 제 2 소스/드레인 전극으로 설명한다.
이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 예에 따른 표시 장치를 나타내는 도면이고, 도 2는 도 1에 도시된 표시 패널의 동작 구간을 나타내는 도면이며, 도 3은 도 1에 도시된 서브 픽셀의 배치 구조를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 명세서의 일 예에 따른 표시 장치는 표시 패널(100), 타이밍 제어부(300), 게이트 구동 회로부(500), 및 데이터 구동 회로부(700)를 포함할 수 있다.
표시 패널(100)은 기판 상에 정의된 표시 영역(AA)(또는 활성 영역), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA) (또는 비활성 영역)을 포함할 수 있다.
표시 영역(AA)은 복수의 단위 픽셀(UP), 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm), 복수의 데이터 라인(DL), 및 복수의 레퍼런스 라인(RL)을 포함할 수 있다.
복수의 단위 픽셀(UP) 각각은 제 1 방향(X) 및 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 서로 이격되도록 기판 상에 배열될 수 있다.
복수의 단위 픽셀(UP) 각각은 i(i는 3 이상의 자연수)개의 서브 픽셀을 포함할 수 있다.
일 예에 따른 복수의 단위 픽셀(UP) 각각은 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4)을 포함할 수 있다. 예를 들어, 제 1 서브 픽셀(P1)은 적색 서브 픽셀(P1)을 포함하고, 제 2 서브 픽셀(P2)은 백색 서브 픽셀(P2)을 포함하고, 제 3 서브 픽셀(P3)은 청색 서브 픽셀(P3)을 포함하며, 제 4 서브 픽셀(P4)은 녹색 서브 픽셀(P4)을 포함할 수 있다. 다른 예에 따른 복수의 단위 픽셀(UP) 각각은 제 1 내지 제 3 서브 픽셀(P1, P2, P3)을 포함할 수 있다. 예를 들어, 제 1 서브 픽셀(P1)은 적색 서브 픽셀(P1)을 포함하고, 제 2 서브 픽셀(P2)은 녹색 서브 픽셀(P2)을 포함하며, 제 3 서브 픽셀(P3)은 청색 서브 픽셀(P3)을 포함할 수 있다.
제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각은 제 1 방향(X)을 따라 길게 연장되고 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 서로 이격되도록 기판 상에 배열될 수 있다.
일 예에 따른 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각은 i개의 게이트 라인들(GLa, GLb, GLc, GLd)을 포함할 수 있다. 예를 들어, 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각은 하나의 단위 픽셀(UP)을 구성하는 i개의 서브 픽셀들(P1, P2, P3, P4)의 개수와 i개의 게이트 라인들(GLa, GLb, GLc, GLd)을 포함할 수 있다.
일 예에 따르면, 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각에서, i개의 게이트 라인들은 i개의 서브 픽셀(P1, P2, P3, P4)을 개별적으로 구동하도록 구현될 수 있다. 예를 들어, i개의 서브 픽셀(P1, P2, P3, P4)은 i개의 게이트 라인들 중 각기 다른 게이트 라인들에 연결될 수 있다.
이하에서는 설명의 편의를 위해, 복수의 단위 픽셀(UP) 각각은 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4)을 포함하고, 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm) 각각은 제 1 내지 제 4 게이트 라인(GLa, GLb, GLc, GLd)을 포함하는 것으로 가정하여 설명한다.
일 예에 따르면, 제 1 게이트 라인(GLa)은 제 1 서브 픽셀(P1)을 구동하도록 구현되고, 제 2 게이트 라인(GLb)은 제 2 서브 픽셀(P2)을 구동하도록 구현되고, 제 3 게이트 라인(GLc)은 제 3 서브 픽셀(P3)을 구동하도록 구현되며, 제 4 게이트 라인(GLd)은 제 4 서브 픽셀(P4)을 구동하도록 구현될 수 있다. 그러나, 이에 한정되지 않고, 제 1 게이트 라인(GLa)은 제 1 서브 픽셀(P1)을 구동하도록 구현되고, 제 2 게이트 라인(GLb)은 제 3 서브 픽셀(P3)을 구동하도록 구현되고, 제 3 게이트 라인(GLc)은 제 2 서브 픽셀(P2)을 구동하도록 구현되며, 제 4 게이트 라인(GLd)은 제 4 서브 픽셀(P4)을 구동하도록 구현될 수도 있다.
복수의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고 제 1 방향(X)을 따라 서로 이격되도록 기판 상에 배열될 수 있다.
일 예에 따른 복수의 데이터 라인(DL) 각각은 단위 픽셀(UP) 단위로 그룹화될 수 있다. 일 예에 따르면, 하나의 단위 픽셀(UP)에 배치된 4개의 데이터 라인들은 서로 연결될 수 있다. 예를 들어, 하나의 단위 픽셀(UP)에 배치된 4개의 데이터 라인들 중 첫번째 데이터 라인은 연결 라인을 통해서 나머지 3개의 데이터 라인들과 전기적으로 연결될 수 있다. 이에 따라, 하나의 단위 픽셀(UP)에 배치된 4개의 서브 픽셀들(P1, P2, P3, P4)은 하나의 데이터 라인(DL)을 공유할 수 있다. 따라서, 데이터 구동 회로부(700)와 전기적으로 연결되는 데이터 라인들(DL)의 개수는 1/4로 감소할 수 있고, 이로 인하여 데이터 구동 회로부(700)의 크기가 감소할 수 있다.
복수의 레퍼런스 라인(RL) 각각은 복수의 데이터 라인(DL) 각각과 나란하도록 기판 상에 배열될 수 있다. 예를 들어, 레퍼런스 라인들(RL)은 센싱 라인으로 표현될 수도 있다.
일 예에 따른 복수의 레퍼런스 라인(RL) 각각은 데이터 라인들(DL)과 동일하게, 단위 픽셀(UP) 단위로 그룹화될 수 있다. 일 예에 따르면, 하나의 단위 픽셀(UP)에 배치된 4개의 레퍼런스 라인들(RL)은 서로 연결될 수 있다. 예를 들어, 하나의 단위 픽셀(UP)에 배치된 4개의 레퍼런스 라인들(RL) 중 마지막 레퍼런스 라인은 연결 라인을 통해서 나머지 3개의 레퍼런스 라인들(RL)과 전기적으로 연결될 수 있다. 이에 따라, 하나의 단위 픽셀(UP)에 배치된 4개의 서브 픽셀들(P1, P2, P3, P4)은 하나의 레퍼런스 라인들(RL)을 공유할 수 있다. 따라서, 데이터 구동 회로부(700)와 전기적으로 연결되는 레퍼런스 라인들(RL)의 개수는 1/4로 감소할 수 있고, 이로 인하여 데이터 구동 회로부(700)의 크기가 감소할 수 있다.
타이밍 제어부(300)는 디스플레이 구동 시스템(또는 호스트 제어부)로부터 제공되는 타이밍 동기 신호(TSS)의 수직 동기 신호(Vsync)와 수평 동기 신호를 기반으로, 표시 패널(100)을 표시 모드와 센싱 모드로 제어할 수 있도록 구현될 수 있다.
표시 패널(100)의 표시 모드는 일정한 시간 차를 갖는 입력 영상과 블랙 영상을 복수의 수평 라인에 순차적으로 표시하기 위한 구동일 수 있다. 일 예에 따른 표시 모드는 입력 영상을 표시하는 영상 표시 구간(또는 발광 표시 구간)(IDP), 및 블랙 영상을 표시하는 블랙 표시 구간(또는 임펄스 비발광 구간)(BDP)을 포함할 수 있다. 표시 모드의 블랙 표시 구간(BDP)은 표시 장치의 구동 주파수 또는 표시 장치의 동영상 응답 특성 등에 따라 생략될 수도 있다.
표시 패널(100)의 센싱 모드(또는 실시간 센싱 모드)는 1 프레임 내에서 영상 표시 구간(IDP) 이후, 복수의 수평 라인 중 어느 하나의 수평 라인에 배치된 서브 픽셀(P1, P2, P3, P4)의 구동 특성을 센싱하고, 센싱 값에 기초하여 해당 서브 픽셀(P1, P2, P3, P4)의 구동 특성 변화를 보상하기 위한 서브 픽셀별 보상 값을 갱신하기 위한 실시간 센싱 구동일 수 있다. 일 예에 따른 센싱 모드는 각 프레임의 수직 블랭크 구간(VBP) 내에서 불규칙적인 순서에 따라 복수의 수평 라인 중 어느 하나의 수평 라인에 배치된 서브 픽셀(P1, P2, P3, P4)의 구동 특성을 센싱할 수 있다. 표시 모드에 따라 발광하고 있는 서브 픽셀(P1, P2, P3, P4)은 센싱 모드에서 비발광되기 때문에 센싱 모드에서 순차적으로 수평 라인들을 센싱할 때, 센싱되는 수평 라인이 비발광으로 인한 라인 딤(line dim) 현상이 발생될 수 있다. 반면에, 센싱 모드에서 불규칙 또는 랜덤한 순서로 수평 라인들을 센싱할 때에는 시각적 분산 효과로 인하여 라인 딤 현상이 최소화되거나 방지될 수 있다.
일 예에 따르면, 타이밍 제어부(300)는 수직 동기 신호(표시 패널(100)에 영상을 표시하기 위한 각 프레임(Fn, Fn+1)을 영상 표시 구간(IDP)과 블랙 표시 구간(BDP) 및 실시간 센싱 구간(RSP)으로 설정할 수 있다. 예를 들어, 타이밍 제어부(300)는 한 프레임 기간(Fn, Fn+1) 중 수직 액티브 구간(VAP)을 표시 모드를 위한 표시 구간(IDP, BDP)으로 설정하고, 수직 블랭크 구간(VBP)을 센싱 모드를 위한 센싱 구간(또는 실시간 센싱 구간)(RSP)으로 설정할 수 있다.
타이밍 제어부(300)는 한 프레임(Fn, Fn+1) 내에서 블랙 표시 구간(BDP)의 시작 시점을 제어함으로써 영상 표시 구간(IDP)의 듀티(또는 발광 듀티)를 가변할 수 있다. 일 예에 따른 타이밍 제어부(300)는 프레임(Fn, Fn+1) 단위로 입력 영상을 비교 분석하여 영상의 모션 벡터를 추출하고, 영상의 모션 벡터에 따라 블랙 표시 구간(BDP)의 시작 시점을 가변할 수 있다. 예를 들어, 타이밍 제어부(300)는 영상의 모션 벡터가 기준 값보다 클수록 한 프레임(Fn, Fn+1) 내에서 블랙 표시 구간(BDP)의 시작 시점을 앞당겨 영상 표시 구간(IDP)의 듀티를 감소시킴으로써 서브 픽셀(P1, P2, P3, P4)의 최대 순간 휘도를 증가시키고, 이를 통해 동영상 응답시간을 단축시키면서 모션 블러링(motion blurring)을 최소화할 수 있다. 반대로, 타이밍 제어부(300)는 영상의 모션 벡터가 기준 값보다 작을수록 한 프레임(Fn, Fn+1) 내에서 블랙 표시 구간(BDP)의 시작 시점을 늦추어 영상 표시 구간(IDP)의 듀티를 증가시킴으로써 서브 픽셀(P1, P2, P3, P4)의 휘도를 증가시킬 수 있다.
타이밍 제어부(300)는 디스플레이 구동 시스템(또는 호스트 제어부)로부터 제공되는 타이밍 동기 신호(TSS)를 기반으로, 표시 패널(100)을 영상 표시 구간(IDP), 블랙 표시 구간(BDP) 및 센싱 구간(RSP)으로 구동시키기 위한 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성해 출력할 수 있다.
일 예에 따르면, 타이밍 제어부(300)는 타이밍 동기 신호(TSS)를 기반으로, 하나의 수평 기간을 제 1 내지 i 시분할 기간으로 분할하여 구동하기 위한 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성해 출력할 수 있다. 예를 들어, 타이밍 제어부(300)는 하나의 수평 기간을 단위 픽셀(UP)을 구성하는 4개의 서브 픽셀의 개수와 동일한 제 1 내지 4 시분할 기간으로 분할할 수 있다.
데이터 제어 신호(DCS)는 데이터 구동 회로부(700)의 구동 타이밍을 제어하기 위한, 소스 스타트 펄스와 소스 샘플링 클럭 및 소스 출력 인에이블 등을 포함할 수 있다.
게이트 제어 신호(GCS)는 게이트 구동 회로부(500)의 구동 타이밍을 제어하기 위한, 게이트 스타트 신호, 제 1 리셋 신호, 제 2 리셋 신호, 게이트 구동 클럭, 및 라인 센싱 준비 신호 등을 포함할 수 있다.
타이밍 제어부(300)는 영상 표시 구간(IDP), 블랙 표시 구간(BDP) 및 센싱 구간(RSP) 각각에서 각기 다른 게이트 구동 클럭을 생성할 수 있다. 예를 들어, 타이밍 제어부(300)는 영상 표시 구간(IDP)에서 영상 표시용 게이트 구동 클럭, 블랙 표시 구간(BDP)에서 블랙 표시용 게이트 구동 클럭, 및 센싱 구간(RSP)에서 센싱용 게이트 구동 클럭을 생성할 수 있다. 영상 표시용 게이트 구동 클럭과 블랙 표시용 게이트 구동 클럭 및 센싱용 게이트 구동 클럭 각각은 서로 상이할 수 있다.
타이밍 제어부(300)는 표시 모드의 영상 표시 구간(IDP)마다 디스플레이 구동 시스템(또는 호스트 제어부)로부터 제공되는 입력 데이터(Idata)를 표시 패널(100)에 배치된 서브 픽셀들(P1, P2, P3, P4)의 구동 순서(또는 정해진 순서)에 대응되도록 서브 픽셀 영상 데이터(PID)로 정렬해 데이터 구동 회로부(700)에 제공할 수 있다.
일 예에 따르면, 단위 픽셀(UP)이 백색 서브 픽셀(P2)를 포함할 때, 타이밍 제어부(300)는 적색과 녹색 및 청색의 입력 데이터(Idata)를 기반으로 백색 입력 데이터를 생성하고, 적색, 녹색, 청색, 및 백색의 입력 데이터를 서브 픽셀의 배치 구조와 구동 순서에 대응되도록 서브 픽셀 영상 데이터(PID)로 정렬해 데이터 구동 회로부(700)에 제공할 수 있다. 예를 들어, 타이밍 제어부(300)는 대한민국 공개특허공보 제10-2013-0060476호 또는 제10-2013-0030598호에 개시된 데이터 변환 방법에 따라 적색, 녹색, 및 청색의 입력 데이터를 적색, 녹색, 청색, 및 백색의 4색 데이터로 변환할 수 있다.
타이밍 제어부(300)는 입력 데이터(Idata)를 각 수평 기간의 제 1 내지 4 시분할 기간에 표시될 서브 픽셀 영상 데이터(PID)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(300)는 입력 데이터(Idata)를 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)에 포함된 게이트 라인들의 구동 순서에 대응되도록 서브 픽셀 영상 데이터(PID)로 정렬할 수 있다.
예를 들어, 하나의 단위 픽셀(UP)에 배치된 i개의 서브 픽셀들(P1, P2, P3, P4)은 i개의 게이트 라인에 개별적으로 연결되므로, 타이밍 제어부(300)는 입력 데이터(Idata)를 i 수평 기간 단위의 제 1 내지 i 수평 라인 데이터로 그룹화하고, 제 1 내지 i 수평 라인 데이터 중 j(j는 1 내지 i-1)번째 수평 라인 데이터에 포함된 제 k(k는 1 내지 i) 서브 픽셀에 공급될 입력 데이터를 j+1번째 수평 라인 데이터에 포함된 제 k 서브 픽셀에 공급될 입력 데이터보다 앞서 정렬할 수 있다. 다시 말하여, 타이밍 제어부(300)는 입력 데이터(Idata)를 i 수평 기간 단위의 제 1 내지 i 수평 라인 데이터로 그룹화하고, 제 1 내지 i 수평 라인 데이터를 동일한 색상(또는 서브 픽셀)끼리 순차적으로 정렬함으로써 데이터 구동 회로부(700)에서 데이터 트랜지션의 횟수를 감소시킬 수 있고, 이를 통해 데이터 구동 회로부(700) 나아가 표시 장치의 소비 전력을 감소시킬 수 있다.
하나의 단위 픽셀(UP)이 4개의 서브 픽셀들(P1, P2, P3, P4)로 구현되고, 타이밍 제어부(300)가 제 1 내지 제 4 수평 기간 동안 제 1 데이터 라인에 공급될 입력 데이터를 서브 픽셀 영상 데이터(PID)로 정렬할 경우에 있어서, 타이밍 제어부(300)는 입력 데이터(Idata) 중 제 1 내지 제 4 수평 기간 각각에 대응되는 입력 데이터를 제 1 내지 4 수평 라인 데이터로 그룹화하고, 제 1 내지 4 수평 라인 데이터 중 제 1 서브 픽셀(P1)에 공급될 입력 데이터(또는 첫번째 입력 데이터)를 추출하여 제 1 내지 제 4 서브 픽셀 데이터로 정렬하고, 제 1 내지 4 수평 라인 데이터 중 제 2 서브 픽셀(P2)에 공급될 입력 데이터(또는 두번째 입력 데이터)를 추출하여 제 5 내지 제 8 서브 픽셀 데이터로 정렬하고, 제 1 내지 4 수평 라인 데이터 중 제 3 서브 픽셀(P3)에 공급될 입력 데이터(또는 세번째 입력 데이터)를 추출하여 제 9 내지 제 12 서브 픽셀 데이터로 정렬하며, 제 1 내지 4 수평 라인 데이터 중 제 4 서브 픽셀(P4)에 공급될 입력 데이터(또는 네번째 입력 데이터)를 추출하여 제 13 내지 제 14 서브 픽셀 데이터로 정렬할 수 있다. 다시 말하여, 타이밍 제어부(300)는 제 1 수평 라인 데이터 중 적색 데이터를 제 1 서브 픽셀 데이터, 제 2 수평 라인 데이터 중 적색 데이터를 제 2 서브 픽셀 데이터, 제 3 수평 라인 데이터 중 적색 데이터를 제 3 서브 픽셀 데이터, 제 4 수평 라인 데이터 중 적색 데이터를 제 4 서브 픽셀 데이터로 각각 정렬할 수 있다. 그리고, 타이밍 제어부(300)는 제 1 수평 라인 데이터 중 백색 데이터를 제 1 서브 픽셀 데이터, 제 2 수평 라인 데이터 중 적색 데이터를 제 2 서브 픽셀 데이터, 제 3 수평 라인 데이터 중 적색 데이터를 제 3 서브 픽셀 데이터, 제 4 수평 라인 데이터 중 적색 데이터를 제 4 서브 픽셀 데이터로 각각 정렬할 수 있다.
타이밍 제어부(300)는 표시 모드의 블랙 표시 구간(BDP)마다 서브 픽셀 블랙 데이터(PBD)를 생성해 데이터 구동 회로부(700)에 제공할 수 있다. 예를 들어, 타이밍 제어부(300)는 미리 설정된 발광 소자(ELD)의 비발광 계조 값 또는 블랙 계조 값을 서브 픽셀 블랙 데이터(PBD)로 생성할 수 있다.
타이밍 제어부(300)는 센싱 모드의 센싱 구간(RSP)마다 서브 픽셀 센싱 데이터(PSD)를 생성해 데이터 구동 회로부(700)에 제공할 수 있다. 예를 들어, 타이밍 제어부(300)는 센싱 구간(RSP)에서 센싱하고자 하는 수평 라인에 배치된 서브 픽셀(P1, P2, P3, P4)의 구동 박막 트랜지스터를 턴-온시킬 수 있는 계조 값을 서브 픽셀 센싱 데이터(PSD)로 생성할 수 있다. 이때, 단위 픽셀을 구성하는 서브 픽셀들에 해당하는 서브 픽셀 센싱 데이터(PSD)는 동일한 계조 값을 가지거나, 서브 픽셀별로 각기 다른 계조 값을 가질 수 있다.
게이트 구동 회로부(500)는 표시 패널(100)의 비표시 영역(IA)에 배치되고 복수의 게이트 라인 그룹(GLG)과 전기적으로 연결될 수 있다. 게이트 구동 회로부(500)는 타이밍 제어부(300)로부터 제공되는 게이트 제어 신호(GCS)에 기초하여 제 1 내지 제 m 게이트 라인 그룹(GLG1 내지 GLGm)의 게이트 라인들을 정해진 순서에 따라 구동할 수 있다.
게이트 구동 회로부(500)는 타이밍 제어부(300)로부터 제공되는 게이트 제어 신호(GCS)에 기초하여, 영상 표시 구간(IDP), 블랙 표시 구간(BDP) 및 센싱 구간(RSP) 각각에 대응되는 스캔 신호를 생성하여 해당하는 게이트 라인에 공급할 수 있다. 예를 들어, 각 프레임 기간의 수직 액티브 구간(VAP)에서 스캔 신호를 정해진 순서에 따라 게이트 라인들에 공급할 수 있다.
또한, 게이트 구동 회로부(500)는 각 프레임 기간(Fn, Fn+1)의 수직 블랭크 구간(VBP)마다 게이트 라인들 중 어느 하나의 게이트 라인에 스캔 신호를 공급할 수 있다.
일 예에 따르면, 게이트 구동 회로부(500)는 표시 모드에서, 영상 표시 구간(IDP)에 해당하는 제 1 스캔 펄스와 블랙 표시 구간(BDP)에 해당하는 제 2 스캔 펄스를 갖는 스캔 신호를 정해진 순서에 따라 출력할 수 있다.
선택적으로, 게이트 구동 회로부(500)는 복수의 게이트 라인 그룹(GLG)을 복수의 수평 그룹을 그룹화하고, 표시 모드의 블랙 표시 구간(BDP)에서 수평 그룹 단위로 스캔 신호의 제 2 스캔 펄스를 동시에 공급할 수도 있다. 예를 들어, 표시 영역(AA)이 제 1 영역과 제 2 영역으로 가상 분할될 때, 게이트 구동 회로부(500)는 표시 모드에서, 제 1 영역에 배치된 게이트 라인들에 스캔 신호의 제 1 스캔 펄스를 순차적으로 공급하는 도중에 제 2 영역에 배치된 게이트 라인에 스캔 신호의 제 2 스캔 펄스를 동시에 공급할 수 있다.
게이트 구동 회로부(500)는 TFT의 제조 공정에 따라 표시 패널(100)의 비표시 영역(IA)에 직접 형성되거나 내장되어 게이트 라인들과 개별적으로 연결될 수 있다.
일 예로서, 게이트 구동 회로부(500)는 기판의 좌측 비표시 영역(IA)에 구현되고 싱글 피딩(single feeding) 방식에 따라 게이트 라인들을 정해진 순서에 따라 구동할 수 있다.
다른 예로서, 게이트 구동 회로부(500)는 기판의 좌측 및 우측 비표시 영역(IA)에 각각 구현되고 더블 피딩(double feeding) 방식 또는 싱글 피딩 방식에 따라 게이트 라인들을 정해진 순서에 따라 구동할 수 있다. 예를 들어, 싱글 피딩 방식에 있어서, 기판의 좌측 비표시 영역(IA)에 구현된 게이트 구동 회로부(500)는 게이트 라인들 중 홀수번째 게이트 라인 그룹을 순차적으로 구동할 수 있고, 기판의 우측 비표시 영역(IA)에 구현된 게이트 구동 회로부(500)는 게이트 라인들 중 짝수번째 게이트 라인 그룹을 순차적으로 구동할 수 있다. 더블 피딩 방식에 있어서, 기판의 좌측 비표시 영역(IA)에 구현된 게이트 구동 회로부(500)와 기판의 우측 비표시 영역(IA)에 구현된 게이트 구동 회로부(500) 각각은 게이트 라인들 각각을 동시에 순차적으로 구동할 수 있다.
데이터 구동 회로부(700)는 표시 패널(100)에 마련된 복수의 데이터 라인(DL)과 연결될 수 있다. 일 예에 따른 데이터 구동 회로부(700)는 타이밍 제어부(300)로부터 제공되는 데이터(PID, PBD, PSD)와 데이터 제어 신호(DCS) 및 전원 공급부로부터 제공되는 복수의 기준 감마 전압을 이용하여 데이터(PID, PBD, PSD)를 아날로그 형태의 데이터 전압으로 변환하고, 변환된 데이터 전압을 해당 데이터 라인(DL)에 공급할 수 있다.
데이터 구동 회로부(700)는 표시 모드의 영상 표시 구간(IDP)에서, 타이밍 제어부(300)로부터 제공되는 데이터 제어 신호(DCS)를 기반으로 서브 픽셀 영상 데이터(PID)를 영상 데이터 전압으로 변환하여 해당하는 데이터 라인(DL)에 공급하고, 이와 동시에 레퍼런스 전압을 생성해 레퍼런스 라인(RL)에 공급할 수 있다. 영상 데이터 전압과 레퍼런스 전압 각각은 표시 모드의 영상 표시 구간(IDP)에 해당하는 게이트 라인들에 공급되는 스캔 신호의 스캔 펄스와 동기될 수 있다.
데이터 구동 회로부(700)는 표시 모드의 블랙 표시 구간(BDP)에서, 타이밍 제어부(300)로부터 제공되는 데이터 제어 신호(DCS)를 기반으로 서브 픽셀 블랙 데이터(PBD)를 블랙 데이터 전압으로 변환하여 해당하는 데이터 라인(DL)에 공급할 수 있다. 블랙 데이터 전압은 표시 모드의 블랙 표시 구간(BDP)에 해당하는 게이트 라인들에 공급되는 스캔 신호의 제 2 스캔 펄스와 동기될 수 있다.
데이터 구동 회로부(700)는 센싱 모드의 센싱 구간(RSP)에서, 타이밍 제어부(300)로부터 제공되는 데이터 제어 신호(DCS)를 기반으로 서브 픽셀 센싱 데이터(PSD)를 센싱 데이터 전압으로 변환하여 해당하는 데이터 라인(DL)에 공급하고, 이와 동시에 레퍼런스 전압을 생성해 레퍼런스 라인(RL)에 공급할 수 있다. 센싱 데이터 전압과 레퍼런스 전압 각각은 센싱 모드의 센싱 구간(RSP)에 해당하는 게이트 라인에 공급되는 스캔 신호의 제 3 스캔 펄스와 동기될 수 있다.
데이터 구동 회로부(700)는 센싱 모드의 센싱 구간(RSP)에서, 복수의 레퍼런스 라인(RL)을 통해서 서브 픽셀(P1, P2, P3, P4)의 구동 특성 값을 센싱하고, 센싱값에 대응되는 센싱 로우 데이터를 생성해 타이밍 제어부(300)에 제공할 수 있다. 그리고, 데이터 구동 회로부(700)는 센싱 모드의 센싱 구간(RSP)에 해당하는 게이트 라인에 공급되는 스캔 신호의 제 3 스캔 펄스와 동기되는 복원 데이터 전압을 생성하여 데이터 라인(DL)에 공급함으로써 센싱 구간(RSP)에 해당하는 게이트 라인에 연결된 서브 픽셀(P1, P2, P3, P4)의 표시 상태(또는 구동 상태)를 센싱 구간(RSP) 이전의 상태와 동일하게 복원(또는 회복)시킨다.
한편, 일 예에 따른 타이밍 제어부(300)는 센싱 모드에 따라 데이터 구동 회로부(700)로부터 제공되는 서브 픽셀(P1, P2, P3, P4)별 센싱 로우 데이터를 저장 회로에 저장한다. 그리고, 타이밍 제어부(300)는 표시 모드시, 저장 회로에 저장된 센싱 로우 데이터에 기초하여 센싱된 서브 픽셀(P1, P2, P3, P4)에 공급될 서브 픽셀 영상 데이터(PID)를 보정하여 데이터 구동 회로부(700)에 제공할 수 있다. 예를 들어, 센싱 로우 데이터는 서브 픽셀(P1, P2, P3, P4)에 배치된 구동 박막 트랜지스터와 발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 타이밍 제어부(300)는 센싱 모드에서, 각 서브 픽셀에 배치된 구동 박막 트랜지스터의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 서브 픽셀(P1, P2, P3, P4)에 공급될 서브 픽셀 영상 데이터(PID)를 보정함으로써 복수의 서브 픽셀(P1, P2, P3, P4) 내 구동 박막 트랜지스터의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 표시 장치의 센싱 모드는 본 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다.
도 4는 도 3에 도시된 단위 픽셀을 나타내는 등가 회로도이다.
도 4를 참조하면, 본 명세서의 일 예에 따른 단위 픽셀(UP)는 4개의 게이트 라인(GLa, GLb, GLc, GLd)에 개별적으로 연결되고 하나의 데이터 라인(DL)과 하나의 레퍼런스 라인(RL)에 공통적으로 연결된 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4)을 포함할 수 있다.
일 예에 따르면, 제 1 서브 픽셀(P1)은 제 1 게이트 라인(GLa)과 데이터 라인(DL) 및 레퍼런스 라인(RL)에 연결될 수 있다. 제 2 서브 픽셀(P2)은 제 2 게이트 라인(GLb)과 데이터 라인(DL) 및 레퍼런스 라인(RL)에 연결될 수 있다. 제 3 서브 픽셀(P3)은 제 3 게이트 라인(GLc)과 데이터 라인(DL) 및 레퍼런스 라인(RL)에 연결될 수 있다. 제 4 서브 픽셀(P4)은 제 4 게이트 라인(GLd)과 데이터 라인(DL) 및 레퍼런스 라인(RL)에 연결될 수 있다.
제 1 게이트 라인(GLa)은 표시 패널(100) 상에 배치된 복수의 게이트 라인들 중 제 4s-3(s는 자연수) 게이트 라인일 수 있고, 제 2 게이트 라인(GLb)은 복수의 게이트 라인들 중 제 4s-2 게이트 라인일 수 있고, 제 3 게이트 라인(GLc)은 복수의 게이트 라인들 중 제 4s-1 게이트 라인일 수 있며, 제 4 게이트 라인(GLd)은 복수의 게이트 라인들 중 제 4s 게이트 라인일 수 있다.
제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4) 각각은 발광 소자(ELD), 및 발광 소자(ELD)의 발광을 제어하는 서브 픽셀 회로(PC)를 포함할 수 있다.
서브 픽셀 회로(PC)는 해당하는 게이트 라인(GLa, GLb, GLc, GLd)을 통해 공급되는 스캔 신호(SSa, SSb, SSc, SSd)에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)과 인접한 레퍼런스 라인(RL)을 통해 공급되는 레퍼런스 전압(Vref)의 차 전압(Vdata-Vref)을 기반으로 하는 데이터 전류를 출력할 수 있다.
일 예에 따른 서브 픽셀 회로(PC)는 제 1 스위칭 박막 트랜지스터(Tsw1), 제 2 스위칭 박막 트랜지스터(Tsw2), 구동 박막 트랜지스터(Tdr), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 이하의 설명에서, 박막 트랜지스터(Thin Film Transistor)를 "TFT"라 칭하기로 한다.
제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 및 구동 TFT(Tdr) 중 적어도 하나는 a-Si TFT, poly-Si TFT, Oxide TFT, 또는 Organic TFT일 수 있다. 예를 들어, 서브 픽셀 회로(PC)에서, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부는 응답 특성이 우수한 LTPS(low-temperature poly-Si)으로 이루어진 반도체층(또는 활성층)을 포함하는 TFT일 수 있고, 제 1 스위칭 TFT(Tsw1), 제 2 스위칭 TFT(Tsw2), 및 구동 TFT(Tdr) 중 일부를 제외한 나머지는 오프 전류(off current) 특성이 우수한 옥사이드(oxide)로 이루어진 반도체층(또는 활성층)을 포함하는 TFT일 수 있다.
제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLa, GLb, GLc, GLd)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 제 1 소스/드레인 전극, 및 구동 TFT(Tdr)의 게이트 노드(Ng)에 접속된 제 2 소스/드레인 전극을 포함한다. 이러한 제 1 스위칭 TFT(Tsw1)는 해당하는 게이트 라인(GLa, GLb, GLc, GLd)의 스캔 신호(SSa, SSb, SSc, SSd)에 따라 턴-온되어 인접한 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)을 구동 TFT(Tdr)의 게이트 노드(Ns)에 공급한다.
제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLa, GLb, GLc, GLd)에 접속된 게이트 전극, 구동 TFT(Tdr)의 소스 노드(Ns)에 접속된 제 1 소스/드레인 전극, 및 인접한 레퍼런스 라인(RL)에 접속된 제 2 소스/드레인 전극을 포함한다. 이러한 제 2 스위칭 TFT(Tsw2)는 해당하는 게이트 라인(GLa, GLb, GLc, GLd)의 스캔 신호(SSa, SSb, SSc, SSd)에 따라 제 1 스위칭 TFT(Tsw1)와 함께 턴-온되어 레퍼런스 라인(RL)을 통해 공급되는 레퍼런스 전압(Vref)을 구동 TFT(Tdr)의 소스 노드(n2)에 공급한다.
스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(Ng)와 소스 노드(Ns) 사이에 형성될 수 있다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(Ng)에 연결된 제 1 커패시터 전극, 구동 TFT(Tdr)의 소스 노드(Ns)에 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 TFT(Tdr)의 게이트 노드(Ng)와 소스 노드(Ns) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 TFT(Tdr)를 스위칭시킨다.
구동 TFT(Tdr)는 제 1 스위칭 TFT(Tsw1)의 제 2 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 1 커패시터 전극에 공통적으로 접속된 게이트 전극(또는 게이트 노드(Ng)), 제 2 스위칭 TFT(Tsw2)의 제 1 소드/드레인 전극과 스토리지 커패시터(Cst)의 제 2 커패시터 전극 및 발광 소자(ELD)에 공통적으로 연결된 제 1 소스/드레인 전극(또는 소스 노드(Ns)), 및 서브 픽셀 구동 전원(EVDD)에 연결된 제 2 소스/드레인 전극(또는 드레인 노드)을 포함할 수 있다. 이러한 구동 TFT(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 서브 픽셀 구동 전원(EVDD)으로부터 발광 소자(ELD)로 흐르는 전류 량을 제어할 수 있다.
제 1 서브 픽셀(P1)에 배치된 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각의 게이트 전극은 제 1 게이트 라인(GLa)에 공통적으로 연결될 수 있다. 제 2 서브 픽셀(P2)에 배치된 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각의 게이트 전극은 제 2 게이트 라인(GLb)에 공통적으로 연결될 수 있다. 제 3 서브 픽셀(P3)에 배치된 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각의 게이트 전극은 제 3 게이트 라인(GLc)에 공통적으로 연결될 수 있다. 제 4 서브 픽셀(P4)에 배치된 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2) 각각의 게이트 전극은 제 4 게이트 라인(GLd)에 공통적으로 연결될 수 있다.
발광 소자(ELD)는 서브 픽셀 회로(PC)로부터 공급되는 데이터 전류에 의해 발광하여 데이터 전류에 대응되는 휘도의 광을 방출한다.
일 예에 따른 발광 소자(ELD)는 서브 픽셀 회로(PC)와 전기적으로 연결된 서브 픽셀 전극(또는 애노드 전극)(PE), 자발광 소자, 및 자발광 소자 상에 배치되고 서브 픽셀 공통 전원(EVSS)에 연결된 공통 전극(또는 캐소드 전극)(CE)을 포함할 수 있다.
서브 픽셀 전극(PE)은 서브 픽셀(P1, P2, P3, P4)에 정의된 발광 영역(또는 개구부)에 배치되고 서브 픽셀 회로(PC)을 덮는 절연층(또는 평탄화층)에 배치된 컨택홀을 통해 서브 픽셀 회로(PC)의 소스 노드(Ns)와 전기적으로 연결될 수 있다. 서브 픽셀 전극(PE)은 발광 소자(ELD)의 상부 발광 구조 또는 하부 발광 구조에 따라 투명 전도성 금속 재질 또는 반사 금속 재질로 이루어질 수 있다.
자발광 소자는 서브 픽셀 전극(PE) 상에 형성되어 서브 픽셀 전극(PE)과 직접적으로 접촉된다. 이러한 발광 소자(ELD)는 서브 픽셀 회로(PC)로부터 공급되는 데이터 전류에 의해 발광하여 데이터 전류에 대응되는 휘도의 광을 방출한다.
일 예에 따른 자발광 소자는 서브 픽셀(P1, P2, P3, P4)별로 구분되지 않도록 복수의 서브 픽셀(P1, P2, P3, P4) 각각에 공통적으로 형성되는 공통층일 수 있다. 자발광 소자는 서브 픽셀 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 반응하여 백색 광을 방출할 수 있다. 일 예에 따른 자발광 소자는 유기 발광 소자 또는 무기 발광 소자를 포함하거나, 유기 발광 소자(또는 무기 발광 소자)와 양자점 발광 소자의 적층 또는 혼합 구조를 포함할 수 있다.
일 예에 따른 유기 발광 소자는 백색 광을 방출하기 위한 2 이상의 발광 물질층(또는 발광부)을 포함한다. 예를 들어, 유기 발광 소자는 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광 물질층과 제 2 발광 물질층을 포함할 수 있다. 여기서, 제 1 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 적어도 하나를 포함할 수 있다. 제 2 발광 물질층은 청색 발광 물질, 녹색 발광 물질, 적색 발광 물질, 황색 발광 물질, 및 황록색 발광 물질 중 제 1 발광 물질층으로부터 방출되는 제 1 광과 혼합되어 백색 광을 만들 수 있는 제 2 광을 방출하기 위한 적어도 하나를 포함할 수 있다.
일 예에 따른 유기 발광 소자는 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 발광 물질층의 상부 및/또는 하부 각각에 배치될 수 있다.
일 예에 따른 무기 발광 소자는 반도체 발광 다이오드, 마이크로 발광 다이오드, 또는 양자점 발광 다이오드를 포함할 수 있다. 예를 들어, 발광 소자(ELD)가 무기 발광 소자일 때, 발광 소자(ELD)는 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되는 것은 아니다.
공통 전극(CE)은 표시 영역(AA) 상에 배치되고 자발광 소자와 직접적으로 접촉되거나 전기적으로 직접 접촉될 수 있다. 공통 전극(CE)은 발광 소자(ELD)의 상부 발광 구조 또는 하부 발광 구조에 따라 투명 전도성 금속 재질 또는 반사 금속 재질로 이루어질 수 있다.
도 5는 도 4에 도시된 제 1 게이트 라인에 연결된 서브 픽셀들을 구동하기 위한 스캔 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 4 및 도 5를 참조하면, 본 명세서의 일 예에 따른 서브 픽셀(P1, P2, P3, P4)은 한 프레임 동안 영상 표시 구간(IDP)과 블랙 표시 구간(BDP)으로 구동(또는 동작)될 수 있다.
서브 픽셀(P1, P2, P3, P4)의 영상 표시 구간(IDP)은 영상 데이터 어드레싱 기간(t1), 및 발광 기간(t2)을 포함할 수 있다.
영상 데이터 어드레싱 기간(또는 제 1 데이터 어드레싱 기간)(t1)에서, 서브 픽셀(P1, P2, P3, P4) 각각에 배치된 제 1 스위칭 TFT(Tsw1) 및 제 2 스위칭 TFT(Tsw2) 각각은 제 1 게이트 라인(GLa)을 통해 공급되는 스캔 신호(SSa)의 제 1 스캔 펄스(SCP1)에 의해 동시에 턴-온된다. 이에 따라, 데이터 라인(DL)을 통해 공급되는 서브 픽셀 영상 데이터(PID)의 영상 데이터 전압(Vdata)은 구동 TFT(Tdr)의 게이트 노드(Ng)에 인가되고, 이와 동시에 레퍼런스 라인(RL)을 통해 공급되는 레퍼런스 전압(Vref)은 구동 TFT(Tdr)의 소스 노드(Ns)에 인가된다. 따라서, 영상 데이터 어드레싱 기간(t1)에서, 구동 TFT(Tdr)의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압 차(Vdata-Vref)는 구동 TFT(Tdr)의 문턱 전압보다 높은 전압으로 설정되고, 스토리지 커패시터(Cst)는 영상 데이터 전압(Vdata)과 레퍼런스 전압(Vref)의 차 전압(Vdata-Vref)을 저장할 수 있다. 여기서, 영상 데이터 전압(Vdata)은 센싱 모드를 통해 센싱된 구동 TFT(Tdr)의 문턱 전압이 실제 데이터 전압에 반영되거나 보상된 전압 레벨을 가질 수 있다.
발광 기간(t2)에서, 서브 픽셀(P1, P2, P3, P4) 각각에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 각각은 TFT 오프 전압 레벨의 스캔 신호(SSa)에 의해 턴-오프됨으로써 구동 TFT(Tdr)는 스토리지 커패시터(Cst)에 충전된 전압(Vdata-Vref)에 의해 턴-온된다. 이에 따라, 구동 TFT(Tdr)는 영상 데이터 전압(Vdata)과 레퍼런스 전압(Vref)의 차 전압(Vdata-Vref)에 의해 결정되는 데이터 전류를 발광 소자(ELD)에 공급함으로써 발광 소자(ELD)가 서브 픽셀 구동 전원(EVDD)으로부터 서브 픽셀 공통 전원(EVSS)으로 흐르는 데이터 전류에 비례하여 발광되도록 한다. 즉, 상기 발광 기간(t2)에서, 제 1 및 제 2 스위칭 TFT(Tsw1, Tsw2)가 턴-오프되면, 구동 TFT(Tdr)에 전류가 흐르고, 이 전류에 비례하여 발광 소자(ELD)가 발광을 시작하면서 구동 TFT(Tdr)의 소스 노드(Ns)의 전압이 상승하고, 스토리지 커패시터(Cst)에 의해 구동 TFT(Tdr)의 소스 노드(Ns)의 전압 상승만큼 구동 TFT(Tdr)의 게이트 노드(Ng)의 전압이 상승함으로써 스토리지 커패시터(Cst)의 전압에 의해 구동 TFT(Tdr)의 게이트-소스 전압(Vgs)이 지속적으로 유지될 수 있으며, 발광 소자(ELD)의 발광은 블랙 표시 구간(BDP)의 시작 시점까지 지속될 수 있다. 이러한 발광 소자(ELD)의 발광 기간은 발광 듀티와 대응될 수 있다.
서브 픽셀(P1, P2, P3, P4)의 블랙 표시 구간(BDP)은 블랙 데이터 어드레싱 기간(t3), 및 비발광 기간(t4)을 포함할 수 있다.
블랙 데이터 어드레싱 기간(또는 제 2 데이터 어드레싱 기간)(t3)에서, 서브 픽셀(P1, P2, P3, P4) 각각에 배치된 제 1 스위칭 TFT(Tsw1) 및 제 2 스위칭 TFT(Tsw2) 각각은 제 1 게이트 라인(GLa)을 통해 공급되는 스캔 신호(SSa)의 제 2 스캔 펄스(SCP2)에 의해 동시에 턴-온된다. 이에 따라, 데이터 라인(DL)을 통해 공급되는 서브 픽셀 블랙 데이터(PBD)의 블랙 데이터 전압(Vdata)은 구동 TFT(Tdr)의 게이트 노드(Ng)에 인가된다. 이때, 구동 TFT(Tdr)의 소스 노드(Ns)는 제 2 스위칭 TFT(Tsw2)의 턴-오프 상태에 따라 발광 소자(ELD)의 동작 전압(또는 발광 개시 전압) 레벨로 유지될 수 있다. 블랙 데이터 전압(Vdata)은 발광 소자(ELD)의 동작 전압 레벨(또는 비발광 전압 레벨)보다 낮은 전압 레벨을 가지거나 구동 TFT(Tdr)의 문턱전압보다 작은 전압 레벨을 가질 수 있다. 따라서, 블랙 데이터 어드레싱 기간(t3)에서, 구동 TFT(Tdr)는 블랙 데이터 전압(Vdata)에 의해 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)이 구동 TFT(Tdr)의 문턱 전압보다 낮거나 작게 변화됨에 따라 턴-오프되고, 이로 인하여 구동 TFT(Tdr)로부터 공급되는 발광 소자(ELD)에 공급되는 데이터 전류가 차단됨에 따라 발광 소자(ELD)의 발광이 중지됨으로써 서브 픽셀(P)은 발광 소자(ELD)의 비발광으로 인하여 블랙 영상을 표시하게 된다.
비발광 기간(t4)에서, 서브 픽셀(P1, P2, P3, P4) 각각에 배치된 제 1 스위칭 TFT(Tsw1) 및 제 2 스위칭 TFT(Tsw2) 각각은 서브 픽셀(P1, P2, P3, P4) 각각에 배치된 제 1 스위칭 TFT(Tsw1)와 제 2 스위칭 TFT(Tsw2) 각각은 TFT 오프 전압 레벨의 스캔 신호(SSa)에 의해 턴-오프됨으로써 구동 TFT(Tdr)는 턴-오프 상태를 유지하고, 이로 인하여 발광 소자(ELD)는 비발광 상태를 유지할 수 있으며, 발광 소자(ELD)의 비발광은 다음 프레임의 영상 데이터 어드레싱 기간(t1)까지 지속되거나 센싱 구간(RSP)의 시작 시점까지 지속될 수 있다. 이러한 발광 소자(ELD)의 비발광 기간(t4)은 블랙 듀티 또는 비발광 듀티와 대응될 수 있다.
한편, 표시 영역에 배치된 복수의 수평 라인 중에서 센싱하고자 하는 어느 하나의 특성 수평 라인을 제외한 나머지 수평 라인에 배치된 서브 픽셀들(P)은 전술한 제 1 게이트 라인(GLa)에 연결된 서브 픽셀(P1, P2, P3, P4)과 실질적으로 동일하게 영상 표시 구간(IDP)과 블랙 표시 구간(BDP)으로 구동될 수 있다.
도 6은 도 4에 도시된 제 2 게이트 라인에 연결된 서브 픽셀들을 구동하기 위한 스캔 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 4 및 도 6을 참조하면, 본 명세서의 일 예에 따른 서브 픽셀(P1, P2, P3, P4)은 한 프레임 동안 영상 표시 구간(IDP)과 블랙 표시 구간(BDP) 및 센싱 구간(RSP)으로 구동(또는 동작)될 수 있다.
서브 픽셀(P1, P2, P3, P4)의 영상 표시 구간(IDP)은 영상 데이터 어드레싱 기간(t1), 및 발광 기간(t2)을 포함할 수 있다. 이러한 영상 데이터 어드레싱 기간(t1)과 발광 기간(t2) 각각은 도 5를 참조하여 전술한 바와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
서브 픽셀(P1, P2, P3, P4)의 블랙 표시 구간(IDP)은 블랙 데이터 어드레싱 기간(t3), 및 비발광 기간(t4)을 포함할 수 있다. 이러한 블랙 데이터 어드레싱 기간(t3), 및 비발광 기간(t4) 각각은 도 5를 참조하여 전술한 바와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
서브 픽셀(P1, P2, P3, P4)의 센싱 구간(RSP)은 센싱 데이터 어드레싱 기간(t5) 및 샘플링 기간(t6)을 포함할 수 있다.
센싱 데이터 어드레싱 기간(또는 제 3 데이터 어드레싱 기간)(t5)에서, 서브 픽셀(P1, P2, P3, P4)에 배치된 제 1 스위칭 TFT(Tsw1) 및 제 2 스위칭 TFT(Tsw2) 각각은 제 1 게이트 라인(GLa)을 통해 공급되는 스캔 신호(SSa)의 제 3 스캔 펄스(SCP3)에 의해 동시에 턴-온된다. 이에 따라, 데이터 라인(DL)을 통해 공급되는 서브 픽셀 센싱 데이터(PSD)의 센싱 데이터 전압(Vdata)은 구동 TFT(Tdr)의 게이트 노드(Ng)에 인가되고, 이와 동시에 레퍼런스 라인(RL)을 통해 공급되는 레퍼런스 전압(Vref)은 구동 TFT(Tdr)의 소스 노드(Ns)에 인가된다. 따라서, 센싱 데이터 어드레싱 기간(t5)에서, 구동 TFT(Tdr)의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)이 센싱 데이터 전압에 대응되도록 설정된다. 예를 들어, 센싱 데이터 전압(Vdata)은 구동 TFT(Tdr)의 문턱 전압을 센싱하기 위해 설정된 타겟 전압의 레벨을 가질 수 있다.
샘플링 기간(t6)(또는 실시간 센싱 기간)에서, 제 1 스위칭 TFT(Tsw1) 및 제 2 스위칭 TFT(Tsw2) 각각은 제 1 게이트 라인(GLa)을 통해 공급되는 스캔 신호(SSa)의 제 3 스캔 펄스(SCP3)에 의해 턴-온 상태를 그대로 유지한다. 그리고, 레퍼런스 라인(RL)은 데이터 구동 회로부에 내장된 센싱 유닛에 전기적으로 연결된다. 이에 따라, 데이터 구동 회로부의 센싱 유닛은 구동 TFT(Tdr)의 소스 노드(Ns)와 제 2 스위칭 TFT(Tsw2) 및 레퍼런스 라인(RL)을 통해서 공급되는 센싱용 서브 픽셀 전류 또는 센싱용 서브 픽셀 전압을 샘플링하고, 샘플링된 샘플링 신호를 아날로그-디지털 변환하여 센싱 로우 데이터를 생성해 타이밍 제어부(300)에 제공할 수 있다.
본 명세서의 일 예에 따른 서브 픽셀(P1, P2, P3, P4)의 센싱 구간(RSP)은 데이터 복원 기간(t7)을 더 포함할 수 있다.
데이터 복원 기간(또는 실시간 센싱 기간)(t7)에서, 서브 픽셀(P1, P2, P3, P4)에 배치된 제 1 스위칭 TFT(Tsw1) 및 제 2 스위칭 TFT(Tsw2) 각각은 제 1 게이트 라인(GLa)을 통해 공급되는 스캔 신호(SSa)의 제 3 스캔 펄스(SCP3)에 의해 턴-온 상태를 그대로 유지한다. 그리고, 레퍼런스 라인(RL)은 데이터 구동 회로의 센싱 유닛과 전기적으로 분리되고 레퍼런스 전원에 전기적으로 연결된다. 이에 따라, 데이터 라인(DL)을 통해 공급되는 서브 픽셀 블랙 데이터(PBD)의 복원 데이터 전압(Vdata)은 구동 TFT(Tdr)의 게이트 노드(Ng)에 인가되고, 이와 동시에 레퍼런스 라인(RL)을 통해 공급되는 레퍼런스 전압(Vref)은 구동 TFT(Tdr)의 소스 노드(Ns)에 인가된다. 따라서, 데이터 복원 기간(t7)에서, 구동 TFT(Tdr)의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)이 센싱 구간(RSP)의 직전 상태로 복원됨으로써 서브 픽셀들(P)이 다시 발광할 수 있으며, 발광 소자(ELD)의 재발광은 다음 프레임의 영상 데이터 어드레싱 기간(t1)까지 지속될 수 있다.
도 7a 내지 도 7d는 본 명세서에 따른 서브 픽셀의 구동 방법을 나타내는 도면으로서, 이는 한 프레임의 제 1 내지 제 4 수평 기간에 대한 게이트 구동 회로부와 데이터 구동 회로부의 동작을 설명하기 위한 것이다.
도 1 및 도 7a를 참조하면, 본 명세서에 따른 게이트 구동 회로부(500)는 제 1 수평 기간 동안 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 1 게이트 라인(GL1, GL5, GL9, GL13) 각각에 스캔 신호(SS1, SS5, SS9, SS13)를 순차적으로 공급할 수 있다. 이때, 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 1 게이트 라인(GL1, GL5, GL9, GL13) 각각에 공급되는 스캔 신호(SS1, SS5, SS9, SS13)는 순차적으로 쉬프트되면서 일정 기간 중첩될 수 있다. 본 명세서에 따른 데이터 구동 회로부(700)는 제 1 내지 제 4 수평 라인 각각에 배치된 제 1 서브 픽셀(P1) 각각에 해당하는 제 1 픽셀 데이터 전압(Vdata[P1])(예를 들어, 적색 픽셀 데이터 전압)을 데이터 라인(DL)에 순차적으로 공급할 수 있다. 따라서, 제 1 수평 기간 동안 제 1 내지 제 4 수평 라인 각각에 배치된 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4) 중 제 1 서브 픽셀(P1)은 제 1 픽셀 데이터 전압(Vdata[P1])에 대응되는 영상을 표시할 수 있다.
도 1 및 도 7b를 참조하면, 본 명세서에 따른 게이트 구동 회로부(500)는 제 2 수평 기간 동안 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 2 게이트 라인(GL2, GL6, GL10, GL14) 각각에 스캔 신호(SS2, SS6, SS10, SS14)를 순차적으로 공급할 수 있다. 이때, 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 2 게이트 라인(GL2, GL6, GL10, GL14) 각각에 공급되는 스캔 신호(SS2, SS6, SS10, SS14)는 순차적으로 쉬프트되면서 일정 기간 중첩될 수 있다. 본 명세서에 따른 데이터 구동 회로부(700)는 제 1 내지 제 4 수평 라인 각각에 배치된 제 2 서브 픽셀(P2) 각각에 해당하는 제 2 픽셀 데이터 전압(Vdata[P2])(예를 들어, 백색 픽셀 데이터 전압)을 데이터 라인(DL)에 순차적으로 공급할 수 있다. 따라서, 제 2 수평 기간 동안 제 1 내지 제 4 수평 라인 각각에 배치된 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4) 중 제 2 서브 픽셀(P2)은 제 2 픽셀 데이터 전압(Vdata[P2])에 대응되는 영상을 표시할 수 있다.
도 1 및 도 7c를 참조하면, 본 명세서에 따른 게이트 구동 회로부(500)는 제 3 수평 기간 동안 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 3 게이트 라인(GL3, GL7, GL11, GL15) 각각에 스캔 신호(SS3, SS7, SS11, SS15)를 순차적으로 공급할 수 있다. 이때, 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 3 게이트 라인(GL3, GL7, GL11, GL15) 각각에 공급되는 스캔 신호(SS3, SS7, SS11, SS15)는 순차적으로 쉬프트되면서 일정 기간 중첩될 수 있다. 본 명세서에 따른 데이터 구동 회로부(700)는 제 1 내지 제 4 수평 라인 각각에 배치된 제 3 서브 픽셀(P3) 각각에 해당하는 제 3 픽셀 데이터 전압(Vdata[P3])(예를 들어, 청색 픽셀 데이터 전압)을 데이터 라인(DL)에 순차적으로 공급할 수 있다. 따라서, 제 3 수평 기간 동안 제 1 내지 제 4 수평 라인 각각에 배치된 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4) 중 제 3 서브 픽셀(P3)은 제 3 픽셀 데이터 전압(Vdata[P3])에 대응되는 영상을 표시할 수 있다.
도 1 및 도 7d를 참조하면, 본 명세서에 따른 게이트 구동 회로부(500)는 제 4 수평 기간 동안 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 4 게이트 라인(GL4, GL8, GL12, GL16) 각각에 스캔 신호(SS4, SS8, SS12, SS16)를 순차적으로 공급할 수 있다. 이때, 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4) 각각의 제 4 게이트 라인(GL4, GL8, GL12, GL16) 각각에 공급되는 스캔 신호(SS4, SS8, SS12, SS16)는 순차적으로 쉬프트되면서 일정 기간 중첩될 수 있다. 본 명세서에 따른 데이터 구동 회로부(700)는 제 1 내지 제 4 수평 라인 각각에 배치된 제 4 서브 픽셀(P4) 각각에 해당하는 제 4 픽셀 데이터 전압(Vdata[P4])(예를 들어, 녹색 픽셀 데이터 전압)을 데이터 라인(DL)에 순차적으로 공급할 수 있다. 따라서, 제 4 수평 기간 동안 제 1 내지 제 4 수평 라인 각각에 배치된 제 1 내지 제 4 서브 픽셀(P1, P2, P3, P4) 중 제 4 서브 픽셀(P4)은 제 4 픽셀 데이터 전압(Vdata[P4])에 대응되는 영상을 표시할 수 있다.
이와 같은, 본 명세서에 따른 서브 픽셀의 구동 방법은 하나의 단위 픽셀(UP)이 하나의 데이터 라인(DL)과 4개의 게이트 라인들에 의해 구동될 때, 제 1 내지 제 4 게이트 라인 그룹(GLG1 내지 GLG4)에 포함된 게이트 라인들의 구동 순서를 변경하여 서로 다른 게이트 라인에 연결된 동일한 서브 픽셀들을 동일한 수평 기간 내에서 순차적으로 구동함으로써 데이터 구동 회로부에서 데이터 트랜지션을 감소시킬 수 있고, 이를 통해 데이터 구동 회로부에서의 소비 전력을 감소시킬 수 있다.
도 8은 도 1에 도시된 본 명세서의 일 예에 따른 게이트 구동 회로부를 나타내는 도면이다.
도 1, 도 2, 및 도 8을 참조하면, 본 명세서의 일 예에 따른 게이트 구동 회로부(500)는 게이트 구동 회로(510)를 포함할 수 있다.
게이트 구동 회로(510)는 게이트 제어 신호 라인(GCSL), 게이트 구동 전압 라인(GDVL), 및 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])를 포함할 수 있다. 그리고, 게이트 구동 회로(510)는 제 1 스테이지 회로(ST[1])의 전단에 배치된 전단 더미 스테이지 회로부(DSTP1), 및 제 m 스테이지 회로(ST[m])의 후단에 배치된 후단 더미 스테이지 회로부(DSTP2)를 더 포함할 수 있다.
게이트 제어 신호 라인(GCSL)는 타이밍 제어부(300)로부터 공급되는 게이트 제어 신호(GCS)를 수신한다. 일 예에 따른 게이트 제어 신호 라인(GCSL)은 게이트 스타트 신호 라인, 제 1 리셋 신호 라인, 제 2 리셋 신호 라인, 복수의 게이트 구동 클럭 라인, 표시 패널 온 신호 라인, 및 센싱 준비 신호 라인을 포함할 수 있다.
게이트 스타트 신호 라인은 타이밍 제어부(300)로부터 공급되는 게이트 스타트 신호(Vst)를 수신할 수 있다. 예를 들어, 게이트 스타트 신호 라인은 전단 더미 스테이지 회로부(DSTP1)에 연결될 수 있다.
게이트 스타트 신호(Vst)는 매 프레임의 영상 표시 구간(IDP)과 블랙 표시 구간(BDP) 각각의 개시 시점을 제어하는 신호로서, 영상 표시 구간(IDP)과 블랙 표시 구간(BDP) 각각의 개시 시점 직전에 발생될 수 있다. 예를 들어, 게이트 스타트 신호(Vst)는 매 프레임마다 2회씩 발생될 수 있다.
일 예에 따른 게이트 스타트 신호(Vst)는 한 프레임 내에서 영상 표시 구간(IDP)의 개시 시점 직전에 발생되는 제 1 게이트 스타트 펄스(또는 영상 표시용 게이트 스타트 펄스)(Vst1), 및 블랙 표시 구간(BDP)의 개시 시점 직전에 발생되는 제 2 게이트 스타트 펄스(또는 블랙 표시용 게이트 스타트 펄스)(Vst2)를 포함할 수 있다.
제 1 리셋 신호 라인은 타이밍 제어부(300)로부터 공급되는 제 1 리셋 신호(RST1)를 수신할 수 있다. 제 2 리셋 신호 라인은 타이밍 제어부(300)로부터 공급되는 제 2 리셋 신호(RST2)를 수신할 수 있다. 예를 들어, 제 1 및 제 2 리셋 신호 라인 각각은 전단 더미 스테이지 회로부(DSTP1), 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]), 및 후단 더미 스테이지 회로부(DSTP2)에 공통적으로 연결될 수 있다. 이러한 제 1 리셋 신호(RST1)는 센싱 모드의 개시 시점에 발생될 수 있다. 제 2 리셋 신호(RST2)는 센싱 모드의 종료 시점에 발생될 수 있다. 선택적으로, 제 2 리셋 신호(RST2)는 생략되거나 제 1 리셋 신호(RST1)와 동일할 수 있다.
복수의 게이트 구동 클럭 라인은 타이밍 제어부(300)로부터 공급되는 복수의 캐리 쉬프트 클럭, 복수의 스캔 쉬프트 클럭, 및 복수의 부스팅 쉬프트 클럭 각각을 수신하는 복수의 캐리 쉬프트 클럭 라인, 복수의 스캔 쉬프트 클럭 라인, 및 복수의 부스팅 쉬프트 클럭 라인을 포함할 수 있다. 이러한 복수의 게이트 구동 클럭 라인에 포함된 클럭 라인들은 전단 더미 스테이지 회로부(DSTP1), 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]), 및 후단 더미 스테이지 회로부(DSTP2)에 선택적으로 연결될 수 있다.
일 예에 따른 복수의 게이트 구동 클럭 라인은 4개의 캐리 쉬프트 클럭 라인, 32개의 스캔 쉬프트 클럭 라인, 및 4개의 부스팅 쉬프트 클럭 라인을 포함할 수 있으나, 이에 한정되는 것은 아니다.
표시 패널 온 신호 라인은 타이밍 제어부(300)로부터 공급되는 표시 패널 온 신호(POS)를 수신할 수 있다. 예를 들어, 표시 패널 온 신호 라인은 전단 더미 스테이지 회로부(DSTP1) 및 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])에 공통적으로 연결될 수 있다. 이러한 표시 패널 온 신호(POS)는 발광 표시 장치의 파워 온(power on)될 때 발생될 수 있다. 표시 패널 온 신호(POS)는 게이트 구동 회로(510)에 구현된 모든 스테이지 회로에 공통적으로 공급될 수 있다. 이에 따라, 게이트 구동 회로(510)에 구현된 모든 스테이지 회로는 하이 전압의 표시 패널 온 신호(POS)에 의해 동시에 초기화하거나 리셋될 수 있다.
센싱 준비 신호 라인은 타이밍 제어부(300)로부터 공급되는 라인 센싱 준비 신호(LSPS)를 수신할 수 있다. 예를 들어, 센싱 준비 신호 라인은 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])에 공통적으로 연결될 수 있다. 선택적으로, 센싱 준비 신호 라인은 전단 더미 스테이지 회로부(DSTP1)에 추가로 연결될 수 있다.
라인 센싱 준비 신호(LSPS)는 매 프레임의 영상 표시 구간(IDP) 내에서 불규칙 또는 랜덤하게 발생될 수 있다. 매 프레임마다 발생되는 라인 센싱 준비 신호(LSPS)는 한 프레임의 시작 시점으로부터 상이할 수 있다.
일 예에 따른 라인 센싱 준비 신호(LSPS)는 라인 센싱 선택 펄스 및 라인 센싱 해제 펄스를 포함할 수 있다.
라인 센싱 선택 펄스는 복수의 수평 라인 중 센싱하고자 하는 어느 한 수평 라인을 선택하기 위한 신호일 수 있다. 라인 센싱 선택 펄스는 게이트 스타트 펄스 또는 스테이지 회로들(ST[1] 내지 ST[m]) 중 어느 하나에 게이트 스타트 신호로 공급되는 전단 캐리 신호와 동기될 수 있다. 라인 센싱 선택 펄스는 센싱 라인 프리차징 제어 신호로 표현될 수 있다.
라인 센싱 해제 펄스는 센싱이 완료된 수평 라인에 대한 라인 센싱의 해제를 위한 신호일 수 있다. 라인 센싱 해제 펄스는 센싱 구간(RSP)의 종료 시점과 라인 센싱 선택 펄스의 발생 시점 사이에 발생될 수 있다.
게이트 구동 전압 라인(GDVL)은 전원 공급 회로로부터 서로 다른 전압 레벨을 갖는 제 1 내지 제 4 게이트 고전위 전압 각각을 수신하는 제 1 내지 제 4 게이트 고전위 전압 라인, 및 전원 공급 회로로부터 서로 다른 전압 레벨을 제 1 내지 제 3 게이트 저전위 전압 각각을 수신하는 제 1 내지 제 3 게이트 저전위 전압 라인을 포함할 수 있다.
일 예에 따르면, 제 1 게이트 고전위 전압은 제 2 게이트 고전위 전압보다 높은 전압 레벨을 가질 수 있다. 제 3 및 제 4 게이트 고전위 전압은 교류 구동을 위해 하이 전압(또는 TFT 온 전압 또는 제 1 전압)과 로우 전압(또는 TFT 오프 전압 또는 제 2 전압) 사이에서 서로 반대로 스윙되거나 서로 반전될 수 있다. 예를 들어, 제 3 게이트 고전위 전압(또는 게이트 기수 고전위 전압)이 하이 전압을 가질 때, 제 4 게이트 고전위 전압(또는 게이트 우수 고전위 전압)은 로우 전압을 가질 수 있다. 그리고, 제 3 게이트 고전위 전압이 로우 전압을 가질 때, 제 4 게이트 고전위 전압은 하이 전압을 가질 수 있다.
제 1 및 제 2 게이트 고전위 전압 라인 각각은 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])과 전단 더미 스테이지 회로부(DSTP1)와 후단 더미 스테이지 회로부(DSTP2)에 공통적으로 연결될 수 있다.
제 3 게이트 고전위 전압 라인은 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 중 홀수번째 스테이지 회로에 공통적으로 연결될 수 있으며, 전단 더미 스테이지 회로부(DSTP1)와 후단 더미 스테이지 회로부(DSTP2) 각각의 홀수번째 더미 스테이지 회로에 공통적으로 연결될 수 있다.
제 4 게이트 고전위 전압 라인은 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 중 짝수번째 스테이지 회로에 공통적으로 연결될 수 있으며, 전단 더미 스테이지 회로부(DSTP1)와 후단 더미 스테이지 회로부(DSTP2) 각각의 짝수번째 더미 스테이지 회로에 공통적으로 연결될 수 있다.
일 예에 따르면, 제 1 게이트 저전위 전압과 제 2 게이트 저전위 전압은 실질적으로 동일한 전압 레벨을 가질 수 있다. 제 3 게이트 저전위 전압은 TFT 오프 전압 레벨을 가질 수 있다. 제 1 게이트 저전위 전압은 제 3 게이트 저전위 전압보다 더 높은 전압 레벨을 가질 수 있다. 본 명세서의 일 예는 제 1 게이트 저전위 전압을 제 3 게이트 저전위 전압보다 더 높은 전압 레벨로 설정함으로써 후술하는 스테이지 회로의 제어 노드에 연결된 게이트 전극을 갖는 TFT의 오프 전류를 확실히 차단하여 해당 TFT의 동작의 안정성 및 신뢰성을 확보될 수 있다.
제 1 내지 제 3 게이트 저전위 전압 라인은 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])에 공통적으로 연결될 수 있다.
전단 더미 스테이지 회로부(DSTP1)는 타이밍 제어부(300)로부터 공급되는 게이트 스타트 신호(Vst)에 응답하여 복수의 전단 캐리 신호를 순차적으로 생성해 후단 스테이지들 중 어느 하나에 전단 캐리 신호 또는 게이트 스타트 신호로 공급할 수 있다.
후단 더미 스테이지 회로부(DSTP2)는 복수의 후단 캐리 신호를 순차적으로 생성해 전단 스테이지들 중 어느 하나에 후단 캐리 신호(또는 스테이지 리셋 신호)를 공급할 수 있다.
제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])는 서로 종속적으로 연결될 수 있다. 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])는 제 1 내지 제 4m 스캔 신호(SS[1] 내지 SC[4m])를 생성해 표시 패널(100)에 배치된 해당하는 게이트 라인들로 출력할 수 있다. 그리고, 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])는 제 1 내지 제 m 캐리 신호(CS[1] 내지 CS[m])를 생생해 후단 스테이지들 중 어느 하나에 전단 캐리 신호(또는 게이트 스타트 신호)로 공급함과 동시에 전단 스테이지들 중 어느 하나에 후단 캐리 신호(또는 스테이지 리셋 신호)로 공급할 수 있다.
제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 각각은 4m개의 게이트 라인들 중 i개의 게이트 라인 단위로 정해진 순서에 해당되는 i개의 스캔 신호를 순차적으로 출력하도록 구현될 수 있다. 예를 들어, 제 1 스테이지 회로(ST[1])는 비중첩되면서 순차적으로 쉬프트되는 제 1 내지 제 4 스캔 신호를 제 1 내지 제 4 게이트 라인에 개별적으로 출력할 수 있다.
제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 각각에서, i개의 스캔 신호는 각기 다른 수평 기간에 출력될 수 있다. 예를 들어, 제 1 스테이지 회로(ST[1])로부터 출력되는 제 1 내지 제 4 스캔 신호 중에서, 제 1 스캔 신호는 제 1 수평 기간, 제 2 스캔 신호는 제 2 수평 기간, 제 3 스캔 신호는 제 3 수평 기간, 및 제 4 스캔 신호는 제 4 수평 기간에 각각 출력될 수 있다.
제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])은 서로 이웃하는 i개의 스테이지 회로를 갖는 m/i개의 스테이지 그룹으로 그룹화될 수 있다. 예를 들어, 하나의 단위 화소(UP)가 4개의 서브 픽셀을 가질 때, 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])은 4개의 스테이지 회로를 갖는 m/4 개의 스테이지 그룹(STG[1] 내지 STG[m/4])으로 그룹화될 수 있다. 예를 들어, 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 중 제 1 내지 제 4 스테이지 회로(ST[1] 내지 ST[4])는 제 1 스테이지 그룹(STG[1])으로 그룹화될 수 있다.
m/4 개의 스테이지 그룹(STG[1] 내지 STG[m/4])에서, 제 1 내지 제 4 스테이지 회로(ST[1] 내지 ST[4]) 중 j(j는 1 내지 3)번째 스테이지 회로(ST[j])로부터 출력되는 k(k는 1 내지 4)번째 스캔 신호(SS[k])는 j+1번째 스테이지 회로(ST[j+1])로부터 출력되는 k번째 스캔 신호(SS[k])보다 앞서거는 먼저 출력될 수 있다. 이때, 제 1 내지 제 4 스테이지 회로(ST[1] 내지 ST[4]) 각각으로부터 k번째 스캔 신호(SS[k])는 1.5 수평 기간만큼 서로 중첩될 수 있다. 예를 들어, 제 1 스테이지 그룹(STG[1])에서, 제 1 내지 제 4 스테이지 회로(ST[1] 내지 ST[4]) 각각으로부터 첫번째 스캔 신호(SS[1], SS[5], SS[9], SS[13])는 일정 기간 중첩되도록 순차적으로 출력될 수 있다. 이때, 제 1 스테이지 회로(ST[1])로부터 출력되는 첫번째 스캔 신호(SS[1])는 제 2 스테이지 회로(ST[2])로부터 출력되는 첫번째 스캔 신호(SS[4])보다 먼저 출력될 수 있고, 제 4 스테이지 회로(ST[4])로부터 출력되는 첫번째 스캔 신호(SS[4])는 제 3 스테이지 회로(ST[3])로부터 출력되는 첫번째 스캔 신호(SS[3])보다 나중에 출력될 수 있다. 그리고, 제 4 스테이지 회로(ST[4])에서 출력되는 첫번째 스캔 신호(SS[4])는 제 1 스테이지 회로(ST[1])로부터 출력되는 두번째 스캔 신호(SS[2])보다 먼저 출력될 수 있다.
제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m])는 인접한 2개의 스테이지들(ST[n], ST[n+1])끼리 센싱 제어 회로의 일부와 제어 노드(Qbo, Qbe, Qm)를 서로 공유할 수 있으며, 이로 인하여 게이트 구동 회로(500)의 회로 구성이 간소화될 수 있으며, 표시 패널(100)에서 게이트 구동 회로부(500)가 차지하는 면적이 감소될 수 있다.
도 9는 도 8에 도시된 복수의 게이트 구동 클럭 및 제 1 스테이지 그룹으로부터 출력되는 스캔 신호를 나타내는 파형도이다.
도 8 및 도 9를 참조하면, 본 명세서의 일 예에 따른 복수의 게이트 구동 클럭(GDC)은 서로 다른 위상을 가지거나 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 캐리 쉬프트 클럭(CCLK1 내지 CCLK4), 서로 다른 위상을 가지거나 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32), 및 서로 다른 위상을 가지거나 순차적으로 쉬프트되는 위상을 갖는 제 1 내지 제 4 부스팅 쉬프트 클럭(BCLK1 내지 BCLK4) 등을 포함할 수 있다.
캐리 쉬프트 클럭들(CCLK1 내지 CCLK4)은 캐리 신호를 생성하기 위한 클럭 신호이고, 스캔 쉬프트 클럭들(SCLK1 내지 SCLK32)은 스캔 펄스를 갖는 스캔 신호를 생성하기 위한 클럭 신호이며, 부스트 쉬프트 클럭들(BCLK1 내지 BCLK4)은 각 스테이지 회로(ST[1] 내지 ST[m])에 구현된 제 1 제어 노드의 전압을 부스팅하기 위해서만 사용되는 클럭 신호이다.
캐리 쉬프트 클럭들(CCLK1 내지 CCLK4)은 제 1 하이 전압(VH1)과 제 1 로우 전압(VL1) 사이에서 스윙될 수 있다. 이러한 제 1 내지 제 4 캐리 쉬프트 클럭(CCLK1 내지 CCLK4) 각각의 제 1 하이 전압(VH1)은 제 1 하이 전압(VH1)의 기간만큼씩 쉬프트될 수 있다. 일 예에 따르면, 캐리 쉬프트 클럭들(CCLK1 내지 CCLK4)에서, 제 1 하이 전압(VH1)의 기간은 2 수평 기간과 대응될 수 있고, 제 1 로우 전압(VL1)의 기간은 8 수평 기간과 대응될 수 있다. 예를 들어, 제 3 캐리 쉬프트 클럭(CCLK3)은 제 1 캐리 쉬프트 클럭(CCLK1)과 동일할 수 있다. 제 4 캐리 쉬프트 클럭(CCLK4)은 제 2 캐리 쉬프트 클럭(CCLK2)과 동일할 수 있다. 예를 들어, 캐리 쉬프트 클럭들(CCLK1 내지 CCLK4)의 제 1 하이 전압(VH1)은 제 1 게이트 고전위 전압과 동일한 전압 레벨을 가질 수 있다. 그리고, 캐리 쉬프트 클럭들(CCLK1 내지 CCLK4)의 제 1 로우 전압(VL1)은 제 1 게이트 저전위 전압과 동일한 전압 레벨을 가질 수 있다.
일 예에 따르면, 제 1 및 제 3 캐리 쉬프트 클럭(CCLK1, CCLK3)은 m/i개의 스테이지 그룹(STG[1] 내지 STG[m/i]) 중 홀수번째 스테이지 그룹에 공급되고, 제 2 및 제 4 캐리 쉬프트 클럭(CCLK2, CCLK4)은 m/i개의 스테이지 그룹(STG[1] 내지 STG[m/i]) 중 짝수번째 스테이지 그룹에 공급될 수 있다. 예를 들어, 제 1 및 제 3 캐리 쉬프트 클럭(CCLK1, CCLK3)은 로드 분산을 위해 서로 동일한 형태를 갖는다. 이에 따라, 제 1 캐리 쉬프트 클럭(CCLK1)은 홀수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 어느 2개의 스테이지 회로에 공급될 수 있고, 제 3 캐리 쉬프트 클럭(CCLK3)은 홀수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 나머지 2개의 스테이지 회로에 공통적으로 공급될 수 있다. 이와 마찬가지로, 제 2 및 제 4 캐리 쉬프트 클럭(CCLK2, CCLK4)은 로드 분산을 위해 서로 동일한 형태를 갖는다. 이에 따라, 제 2 캐리 쉬프트 클럭(CCLK2)은 짝수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 어느 2개의 스테이지 회로에 공급될 수 있고, 제 4 캐리 쉬프트 클럭(CCLK4)은 짝수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 나머지 2개의 스테이지 회로에 공통적으로 공급될 수 있다.
스캔 쉬프트 클럭들(SCLK1 내지 SCLK32)은 제 1 하이 전압(VH1)과 제 1 로우 전압(VL1) 사이에서 스윙될 수 있다. 일 예에 따른 스캔 쉬프트 클럭들(SCLK1 내지 SCLK32)은 제 1 기간(Tc1)의 제 1 하이 전압(VH1)과 제 2 기간(Tc2)의 제 1 로우 전압(VL1)을 포함할 수 있다. 예를 들어, 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32) 각각에서, 제 1 하이 전압(VH1)의 제 1 기간(Tc1)은 1 수평 기간과 대응될 수 있고, 제 1 로우 전압(VL1)의 제 2 기간(Tc2)은 7 수평 기간과 대응될 수 있다. 예를 들어, 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32)의 제 1 하이 전압(VH1)은 제 1 게이트 고전위 전압과 동일한 전압 레벨을 가질 수 있다. 그리고, 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32)의 제 1 로우 전압(VL1)은 제 1 게이트 저전위 전압과 동일한 전압 레벨을 가질 수 있다.
일 예에 따른 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32) 각각의 제 1 하이 전압(VH1)은 표시 패널에 배치된 서브 픽셀들의 구동 순서에 대응되도록 쉬프트될 수 있다. 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32)은 고속 구동시 충분한 충전 시간의 확보를 위해 중첩될 수 있다. 인접한 클럭들의 제 1 하이 전압(VH1)은 설정된 구간만큼 중첩될 수 있다.
일 예에 따르면, 제 1 내지 제 32 스캔 쉬프트 클럭(SCLK1 내지 SCLK32)은 4개의 클럭을 갖는 제 1 내지 제 8 클럭 그룹(CG1 내지 CG8)으로 그룹화될 수 있다. 그리고, 제 1 내지 제 8 클럭 그룹(CG1 내지 CG8)은 4개의 클럭 그룹을 갖는 상위 클럭 그룹과 하위 클럭 그룹으로 다시 그룹화될 수 있다.
일 예에 따르면, 제 1 클럭 그룹(CG1)으로 그룹화된 제 1 내지 제 4 스캔 쉬프트 클럭(SCLK1 내지 SCLK4)은 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 중 제 8a-7(a는 1 내지 m/8인 자연수) 스테이지 회로(ST[8a-7])에 공급될 수 있다. 제 2 클럭 그룹(CG2)으로 그룹화된 제 5 내지 제 8 스캔 쉬프트 클럭(SCLK5 내지 SCLK8)은 제 8a-6 스테이지 회로(ST[8a-6])에 공급될 수 있다. 이와 마찬가지로, 제 3 내지 제 8 클럭 그룹(CG3 내지 CG8) 각각으로 그룹화된 스캔 쉬프트 클럭(SCLK9 내지 SCLK32) 각각은 제 8a-5, 제 8a-4, 제 8a-3, 제 8a-2, 제 8a-1, 및 제 8a 스테이지 회로(ST[8a-5], ST[8a-4], ST[8a-3], ST[8a-2], ST[8a-1], ST[8a])에 각각 공급될 수 있다.
제 1 내지 제 8 클럭 그룹(CG1 내지 CG8)으로 그룹화된 4개의 스캔 쉬프트 클럭은 1 수평 기간 단위로 순차적으로 쉬프트될 수 있다.
상위 클럭 그룹으로 그룹화된 제 1 내지 제 4 클럭 그룹(CG1 내지 CG4) 중 j(j는 1 내지 3)번째 클럭 그룹(CG[j])의 k(k는 1 내지 4)번째 스캔 쉬프트 클럭은 제 j+1 클럭 그룹(CG[j+1])의 k번째 스캔 쉬프트 클럭보다 앞서거나 먼저 발생(또는 라이징)될 수 있다. 예를 들어, 제 1 내지 제 4 클럭 그룹(CG1 내지 CG4) 각각의 k번째 스캔 쉬프트 클럭은 1.5 수평 기간만큼 서로 중첩될 수 있다. 예를 들어, 제 1 내지 제 4 클럭 그룹(CG1 내지 CG4) 각각의 첫번째 스캔 쉬프트 클럭은 서로 중첩되도록 순차적으로 쉬프트될 수 있다. 이때, 제 1 클럭 그룹(CG1)의 첫번째 스캔 쉬프트 클럭은 제 2 클럭 그룹(CG2)의 첫번째 스캔 쉬프트 클럭보다 먼저 발생될 수 있고, 제 4 클럭 그룹(CG4)의 첫번째 스캔 쉬프트 클럭은 제 3 클럭 그룹(CG3)의 첫번째 스캔 쉬프트 클럭보다 나중에 발생될 수 있다. 그리고, 제 4 클럭 그룹(CG1)의 첫번째 스캔 쉬프트 클럭은 제 1 클럭 그룹(CG1)의 첫번째 스캔 쉬프트 클럭보다 먼저 발생될 수 있다.
하위 클럭 그룹으로 그룹화된 제 5 클럭 그룹(CG5)의 첫번째 스캔 쉬프트 클럭은 제 4 클럭 그룹(CG5)의 네번째 스캔 쉬프트 클럭보다 나중에 발생될 수 있다. 이때, 제 5 클럭 그룹(CG5)의 첫번째 스캔 쉬프트 클럭은 제 4 클럭 그룹(CG5)의 네번째 스캔 쉬프트 클럭과 1.5 수평 기간만큼 중첩될 수 있다.
하위 클럭 그룹으로 그룹화된 제 5 내지 제 8 클럭 그룹(CG5 내지 CG8) 중 j번째 클럭 그룹(CG[j])의 k번째 스캔 쉬프트 클럭은 제 j+1 클럭 그룹(CG[j+1])의 k번째 스캔 쉬프트 클럭보다 앞서거나 먼저 출력될 수 있다. 이러한 제 5 내지 제 8 클럭 그룹(CG5 내지 CG8) 각각의 스캔 쉬프트 클럭의 발생 순서는 상위 클럭 그룹으로 그룹화된 스캔 쉬프트 클럭들의 발생 순서와 동일하므로, 이에 대한 설명은 생략한다.
일 예에 따르면, 상위 클럭 그룹으로 그룹화된 제 1 내지 제 4 클럭 그룹(CG1 내지 CG4)의 스캔 쉬프트 클럭들은 m/i(또는 m/4)개의 스테이지 그룹(STG[1] 내지 STG[m/i]) 중 홀수번째 스테이지 그룹에 공급될 수 있다. 그리고, 하위 클럭 그룹으로 그룹화된 제 5 내지 제 8 클럭 그룹(CG5 내지 CG8)의 스캔 쉬프트 클럭들은 m/i(또는 m/4)개의 스테이지 그룹(STG[1] 내지 STG[m/i]) 중 짝수번째 스테이지 그룹에 공급될 수 있다.
표시 모드 동안 스캔 쉬프트 클럭들(SCLK1 내지 SCLK32) 각각은 스윙될 수 있다. 센싱 모드 동안 스캔 쉬프트 클럭들(SCLK1 내지 SCLK32) 중 특정 스캔 쉬프트 클럭은 제 3 스캔 펄스의 출력을 위해 스윙되고, 나머지는 제 1 로우 전압(VL1)을 유지할 수 있다.
부스팅 쉬프트 클럭들(BCLK1 내지 BCLK4)은 제 2 하이 전압(VH2)과 제 2 로우 전압(VL2) 사이에서 스윙될 수 있다. 부스팅 쉬프트 클럭들(BCLK1 내지 BCLK4)의 전압 스윙 폭은 캐리 쉬프트 클럭들(CCLK1 내지 CCLK4) 및/또는 스캔 쉬프트 클럭들(SCLK1 내지 SCLK4)의 전압 스윙 폭보다 클 수 있다. 센싱 모드 동안 부스팅 쉬프트 클럭들(BCLK1 내지 BCLK32) 중 특정 부스팅 쉬프트 클럭은 제 3 스캔 펄스의 출력을 위한 제 1 제어 노드의 부스팅을 위해 스윙될 수 있다.
일 예에 따른 부스팅 쉬프트 클럭들(BCLK1 내지 BCLK4)은 제 1 기간(Tc1)과 다른 제 3 기간(Tc3)의 제 2 하이 전압(VH2)과 제 2 기간(Tc2)과 다른 제 4 기간(Tc4)의 제 2 로우 전압(VL2)을 포함할 수 있다. 예를 들어, 제 1 내지 제 4 부스팅 쉬프트 클럭(BCLK1 내지 BCLK4) 각각에서, 제 2 하이 전압(VH2)은 제 1 하이 전압(VH1)보다 높은 전압 레벨을 가지며, 제 2 로우 전압(VL2)은 제 1 로우 전압(VL1)과 같은 전압 레벨을 가지거나 제 1 로우 전압(VL1)보다 낮은 전압 레벨을 가질 수 있다.
제 1 내지 제 4 부스팅 쉬프트 클럭(BCLK1 내지 BCLK4)에서, 제 3 기간(Tc3)과 제 4 기간(Tc4)의 합은 8 수평 기간에 대응될 수 있으며, 제 3 기간(Tc3)은 5 수평 기간보다 길고 6 수평 기간보다 짧을 수 있다. 제 2 로우 전압(VL2)에서 제 2 하이 전압(VH2)으로 천이되는 제 1 전압 천이 시점(또는 라이징 시점)은 제 2 및 제 4 캐리 쉬프트 클럭(CCLK2, CCLK4)의 제 1 하이 전압(포1)과 중첩될 수 있다. 제 2 하이 전압(VH2)에서 제 2 로우 전압(VL2)으로 천이되는 제 2 전압 천이 시점(또는 폴링 시점)은 제 2 및 제 4 캐리 쉬프트 클럭(CCLK2, CCLK4)의 제 1 하이 전압(포1) 직전의 제 1 로우 전압(VL1)과 중첩될 수 있다.
제 1 내지 제 4 부스팅 쉬프트 클럭(BCLK1 내지 BCLK4) 각각은 4 수평 기간만틈씩 순차적으로 쉬프트될 수 있다. 예를 들어, 제 1 부스팅 쉬프트 클럭(BCLK1)은 제 3 부스팅 쉬프트 클럭(BCLK3)과 동일할 수 있다. 제 2 부스팅 쉬프트 클럭(BCLK2)은 제 4 부스팅 쉬프트 클럭(BCLK4)과 동일할 수 있다.
제 1 부스팅 쉬프트 클럭(BCLK1)과 제 3 부스팅 쉬프트 클럭(BCLK3) 각각의 제 3 기간(Tc3)은 상위 클럭 그룹으로 그룹화된 제 1 내지 제 4 클럭 그룹(CG1 내지 CG4)의 스캔 쉬프트 클럭들의 제 1 하이 전압(VH1) 모두와 중첩될 수 있다. 제 2 부스팅 쉬프트 클럭(BCLK2)과 제 4 부스팅 쉬프트 클럭(BCLK4) 각각의 제 3 기간(Tc3)은 하위 클럭 그룹으로 그룹화된 제 5 내지 제 8 클럭 그룹(CG5 내지 CG8)의 스캔 쉬프트 클럭들의 제 1 하이 전압(VH1) 모두와 중첩될 수 있다.
일 예에 따르면, 제 1 및 제 3 부스팅 쉬프트 클럭(BCLK1, BCLK3)은 m/i개의 스테이지 그룹(STG[1] 내지 STG[m/i]) 중 홀수번째 스테이지 그룹에 공급되고, 제 2 및 제 4 부스팅 쉬프트 클럭(BCLK2, BCLK4)은 m/i개의 스테이지 그룹(STG[1] 내지 STG[m/i]) 중 짝수번째 스테이지 그룹에 공급될 수 있다. 예를 들어, 제 1 및 제 3 부스팅 쉬프트 클럭(BCLK1, BCLK3)은 로드 분산을 위해 서로 동일한 형태를 갖는다. 이에 따라, 제 1 부스팅 쉬프트 클럭(BCLK1)은 홀수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 어느 2개의 스테이지 회로에 공급될 수 있고, 제 3 부스팅 쉬프트 클럭(BCLK3)은 홀수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 나머지 2개의 스테이지 회로에 공통적으로 공급될 수 있다. 이와 마찬가지로, 제 2 및 제 4 부스팅 쉬프트 클럭(BCLK2, BCLK4)은 로드 분산을 위해 서로 동일한 형태를 갖는다. 이에 따라, 제 2 부스팅 쉬프트 클럭(BCLK2)은 짝수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 어느 2개의 스테이지 회로에 공급될 수 있고, 제 4 부스팅 쉬프트 클럭(BCLK4)은 짝수번째 스테이지 그룹에 그룹화된 4개의 스테이지 회로 중 나머지 2개의 스테이지 회로에 공통적으로 공급될 수 있다.
도 10은 도 8에 도시된 제 1 내지 제 m 스테이지 회로 중 제 n 스테이지 회로와 제 n+1 스테이지 회로를 나타내는 블록도이다.
도 8 내지 도 10을 참조하면, 본 명세서의 일 예에 따른 제 n 스테이지 회로(ST[n])는 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 중 홀수번째 스테이지 회로이거나 복수의 스테이지 그룹(STG1 내지 STGm/4) 각각으로 그룹화된 i개의 스테이지 회로 중 첫번째 스테이지 회로일 수 있다.
일 예에 따른 제 n 스테이지 회로(ST[n])는 제 1 기수 제어 노드(1Qo)와 제 2 기수 제어 노드(1Qbo) 각각의 전압을 제어하는 제 1 로직 회로부(LCP1), 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 기수 제어 노드(1Qo)의 전압을 부스팅시키고 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 i개의 스캔 신호(SS[n] 내지 SS[n+3])와 하나의 제 n 캐리 신호(CS[n])를 출력하는 제 1 출력 버퍼 회로(OBC1)를 포함할 수 있다.
일 예에 따른 제 n 스테이지 회로(ST[n])는 제 3 기수 제어 노드(1Qbe) 및 기수 메모리 노드(1Qmo)를 더 포함할 수 있다.
제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe) 각각은 제 1 로직 회로부(LCP1)와 제 1 출력 버퍼 회로(OBC1)에 공통적으로 연결될 수 있다.
기수 메모리 노드(1Qmo)는 제 1 로직 회로부(LCP1)와 제 n+1 스테이지 회로(ST[n+1])에 연결될 수 있다.
제 1 로직 회로부(LCP1)는 제 n-4 캐리 신호(CS[n-4])(제 1 전단 캐리 신호)에 응답하여 제 1 기수 제어 노드(1Qo)와 제 2 기수 제어 노드(1Qbo) 각각의 전압을 제어하도록 구현될 수 있다. 예를 들어, 제 1 로직 회로부(LCP1)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 기수 제어 노드(1Qo)에 제 1 게이트 고전위 전압(GVdd1)을 충전시킬 수 있고, 제 n+4 캐리 신호(CS[n+4])에 응답하여 제 1 기수 제어 노드(1Qo)의 전압을 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다. 제 1 로직 회로부(LCP1)는 센싱 모드의 개시를 위한 제 1 리셋 신호(RST1)에 응답하여 제 1 기수 제어 노드(1Qo)에 제 1 게이트 고전위 전압(GVdd1)을 충전시킬 수 있다. 제 1 로직 회로부(LCP1)는 표시 패널 온 신호(POS) 또는 센싱 모드의 종료를 위한 제 2 리셋 신호(RST2)에 응답하여 제 1 기수 제어 노드(1Qo)의 전압을 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다. 제 1 로직 회로부(LCP1)는 제 1 기수 제어 노드(1Qo)의 전압 또는 제 1 리셋 신호(RST1)에 응답하여 제 2 기수 제어 노드(1Qbo)의 전압을 방전시키거나 리셋시킬 수 있다. 제 1 로직 회로부(LCP1)는 제 n-2 캐리 신호(CS[n-2])(제 2 전단 캐리 신호)와 라인 센싱 준비 신호(LSPS)에 응답하여 기수 메모리 노드(1Qmo)의 전압을 제어할 수 있다. 제 1 로직 회로부(LCP1)는 제 2 리셋 신호(RST2)와 기수 메모리 노드(1Qmo)의 전압에 응답하여 제 1 기수 제어 노드(1Qo)의 전압을 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 1 출력 버퍼 회로(OBC1)는 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 기수 제어 노드(1Qo)의 전압을 부스팅시키기 위한 제 1 노드 부스팅 회로(NBC1), 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 i개의 스캔 신호(SS[n] 내지 SS[n+3])를 정해진 순서에 따라 순차적으로 출력하는 제 1 스캔 출력 회로(SOC1), 및 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 n 캐리 신호(CS[n])를 출력하는 제 1 캐리 출력 회로(COC1)를 포함할 수 있다.
제 1 노드 부스팅 회로(NBC1)는 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 기수 제어 노드(1Qo)의 전압을 부스팅시키기 위해서만 구현됨으로써 제 k 부스팅 쉬프트 클럭(BCLKk)을 전단 또는 후단 스테이지 회로로 출력하지 않는다.
일 예에 따른 제 1 노드 부스팅 회로(NBC1)는 부스팅 풀-업 TFT(BTu1), 제 1 부스팅 풀-다운 TFT(BTd1), 제 2 부스팅 풀-다운 박막 트랜지스터(BTd2), 및 부스팅 커패시터(Cb)를 포함할 수 있다.
부스팅 풀-업 TFT(또는 기수 부스팅 풀-업 TFT)(BTu1)는 제 1 기수 제어 노드(1Qo)의 충전 전압에 응답하여 제 k 부스팅 쉬프트 클럭(BCLKk)의 제 2 하이 전압을 부스팅 소스 노드(Nbs)에 공급함으로써 제 1 기수 제어 노드(1Qo)의 충전 전압을 부스팅시킬 수 있도록 구현될 수 있다. 예를 들어, 부스팅 풀-업 TFT(BTu1)는 제 1 기수 제어 노드(1Qo)에 연결된 게이트 전극, 부스팅 소스 노드(Nbs)에 연결된 제 1 소스/드레인 전극, 및 제 k 부스팅 쉬프트 클럭(BCLKk)을 전달하는 제 k 부스팅 쉬프트 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 1 부스팅 풀-다운 TFT(또는 제 1-1 부스팅 풀-다운 TFT)(BTd1)는 제 2 기수 제어 노드(1Qbo)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)을 부스팅 소스 노드(Nbs)에 공급하도록 구현될 수 있다. 예를 들어, 제 1 부스팅 풀-다운 TFT(BTd1)는 제 2 기수 제어 노드(1Qbo)에 연결된 게이트 전극, 부스팅 소스 노드(Nbs)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 부스팅 풀-다운 TFT(또는 제 1-2 부스팅 풀-다운 TFT)(BTd2)는 제 3 기수 제어 노드(1Qbe)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)을 부스팅 소스 노드(Nbs)에 공급하도록 구현될 수 있다. 예를 들어, 제 2 부스팅 풀-다운 TFT(BTd2)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 부스팅 소스 노드(Nbs)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
부스팅 커패시터(Cb)는 제 1 기수 제어 노드(1Qo)와 부스팅 소스 노드(Nbs) 사이에 구현될 수 있다. 이러한 부스팅 커패시터(Cb)는 제 k 부스팅 쉬프트 클럭(BCLKk)의 위상 천이(또는 변화)에 따라 제 1 기수 제어 노드(1Qo)에 부트스트래핑을 발생시킬 수 있다. 부스팅 커패시터(Cb)는 스캔 쉬프트 클럭들(SCLK1 내지 SCLK4)의 영향을 받지 않기 때문에 제 1 기수 제어 노드(1Qo)의 부스팅 전압을 높일 수 있다.
예를 들어, 스캔 쉬프트 클럭들을 이용하여 제 1 기수 제어 노드(1Qo)의 전압을 부스팅할 경우에는, 4개의 스캔 쉬프트 클럭들 중 3개의 스캔 쉬프트 클럭은 제 1 로우 전압을 가지므로, 제 1 기수 제어 노드(1Qo)의 부스팅 전압이 1/4로 감소됨으로써 제 1 기수 제어 노드(1Qo)의 전압이 충분히 부스팅되지 않아 스캔 신호의 최대 전압 레벨이 스캔 쉬프트 클럭들의 제 1 하이 전압보다 낮아질 수 있다.
또한, 캐리 쉬프트 클럭을 이용하여 제 1 기수 제어 노드(1Qo)의 전압을 부스팅할 경우에는, 후단 스테이지 회로에 공급되는 다른 캐리 쉬프트 클럭 간의 중첩으로 인한 후단 스테이지 회로의 부스팅 동작에 따라 제 1 기수 제어 노드(1Qo)의 부스팅 동작에 에러가 발생될 수 있다.
반면에, 본 명세서의 일 예에 따른 제 1 기수 제어 노드(1Qo)의 부스팅 동작은 스캔 쉬프트 클럭들과 캐리 쉬프트 클럭에 영향을 받지 않는 제 k 부스팅 쉬프트 클럭(BCLKk)을 사용하기 때문에 제 1 기수 제어 노드(1Qo)의 부스팅 능력이 향상될 수 있다. 특히, 제 k 부스팅 쉬프트 클럭(BCLKk)은 제 1 기수 제어 노드(1Qo)의 전압을 부스팅시키는데만 사용되며, 제 k 부스팅 쉬프트 클럭(BCLKk)의 제 2 하이 전압은 스캔 쉬프트 클럭 또는 캐리 쉬프트 클럭보다 더 높은 전압을 갖는다. 따라서, 제 k 부스팅 쉬프트 클럭(BCLKk)을 이용한 제 1 기수 제어 노드(1Qo)의 부스팅 동작은 제 1 기수 제어 노드(1Qo)의 부스팅 전압을 크게 높일 수 있고, 이를 통해 스캔 신호의 최대 전압 레벨은 스캔 쉬프트 클럭들의 최대 전압 레벨에 대응되는 전압을 가질 수 있다.
부스팅 풀-업 TFT(BTu1)와 제 1 부스팅 풀-다운 TFT(BTd1)는 제 1 기수 제어 노드(1Qo)의 전압을 부스팅시키는데만 사용되기 때문에 제 1 스캔 출력 회로(SOC1)를 구현하는 TFT보다 상대적으로 작은 크기를 가질 수 있다. 예를 들어, 부스팅 풀-업 TFT(BTu1)와 제 1 부스팅 풀-다운 TFT(BTd1)는 제 1 스캔 출력 회로(SOC1)를 구현하는 TFT 대비 1/4의 크기를 가질 수 있다.
제 1 부스팅 풀-다운 TFT(BTd1)와 제 2 부스팅 풀-다운 TFT(BTd2)는 부스팅 풀-업 TFT(BTu)와 비교하여 상대적으로 매우 긴 시간 동안 턴-온 상태를 유지하므로 부스팅 풀-업 TFT(BTu)와 비교하여 상대적으로 열화 속도가 빠를 수 있다. 이에 따라, 본 명세서에 따른 제 1 부스팅 풀-다운 TFT(BTd1)와 제 2 부스팅 풀-다운 TFT(BTd2)는 제 2 기수 제어 노드(1Qbo)와 제 3 기수 제어 노드(1Qbe) 각각의 상반된 전압에 따라 일정 기간 단위로 교번하여 구동됨으로써 열화 속도가 지연될 수 있다. 예를 들어, 제 1 부스팅 풀-다운 TFT(BTd1)가 턴-온 상태를 유지할 때, 제 2 부스팅 풀-다운 TFT(BTd2)는 턴-오프 상태를 유지할 수 있다. 반대로, 제 1 부스팅 풀-다운 TFT(BTd1)가 턴-오프 상태를 유지할 때, 제 2 부스팅 풀-다운 TFT(BTd2)는 턴-온 상태를 유지할 수 있다.
제 1 스캔 출력 회로(SOC1)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 1 내지 제 4 스캔 쉬프트 클럭(SCLK1 내지 SCLK4) 각각을 정해진 순서에 따라 제 n 내지 제 n+3 스캔 신호(SS[n] 내지 SS[n+3])로 출력할 수 있다.
일 예에 따른 제 1 스캔 출력 회로(SOC1)는 제 1 내지 제 4 스캔 풀-업 TFT(ST11 내지 ST14), 제 1 내지 제 4 기수 스캔 풀-다운 TFT(ST21 내지 ST24), 및 제 1 내지 제 4 우수 스캔 풀-다운 TFT(ST31 내지 ST34)를 포함할 수 있다.
제 1 스캔 풀-업 TFT(ST11)와 제 1 기수 스캔 풀-다운 TFT(ST21) 및 제 1 우수 스캔 풀-다운 TFT(ST31)는 제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe)의 전압에 응답하여 제 1 스캔 쉬프트 클럭(SCLK1)을 제 n 스캔 신호(SC[n])로 출력하도록 구현될 수 있다. 예를 들어, 제 1 스캔 풀-업 TFT(ST11)와 제 1 기수 스캔 풀-다운 TFT(ST21) 및 제 1 우수 스캔 풀-다운 TFT(ST31)는 제 n 스캔 신호 출력부로 표현될 수도 있다.
제 1 스캔 풀-업 TFT(또는 제 1-1 풀-업 TFT)(ST11)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 1 스캔 쉬프트 클럭(SCLK1)에 대응되는 제 1 하이 전압의 스캔 펄스를 갖는 제 n 스캔 신호(SC[n])를 제 1 출력 노드(No1)로 출력함으로써 제 n 스캔 신호(SC[n])의 스캔 펄스를 제 n 게이트 라인에 공급할 수 있다. 예를 들어, 제 1 스캔 풀-업 TFT(ST11)는 제 1 기수 제어 노드(1Qo)에 연결된 게이트 전극, 제 1 출력 노드(No1)(또는 제 1 스캔 출력 단자)에 연결된 제 1 소스/드레인 전극, 및 제 1 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 1 스캔 풀-업 TFT(ST11)는 제 1 노드 부스팅 회로(NBC1)에 따라 부스팅된 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 의해 완전히 턴-온될 수 있고, 이로 인하여 제 1 하이 전압의 제 1 스캔 쉬프트 클럭(SCLK1)은 완전히 턴-온된 제 1 스캔 풀-업 TFT(ST11)를 통해 손실 없이 제 n 스캔 신호(SC[n])의 스캔 펄스로 출력될 수 있다. 따라서, 제 n 스캔 신호(SC[n])의 최대 전압 레벨은 제 1 스캔 쉬프트 클럭(SCLK1)의 최대 전압 레벨을 가질 수 있다.
일 예에 따르면, 제 1 스캔 풀-업 TFT(ST11)는 제 1 스캔 클럭(SCLK1)을 기반으로, 도 5 또는 도 6에 도시된 표시 모드의 영상 표시 구간(IDP)에서 제 1 스캔 펄스(SCP1)를 제 n 게이트 라인에 공급하며, 표시 모드의 블랙 표시 구간(BDP)에서 제 2 스캔 펄스(SCP2)를 제 n 게이트 라인에 공급할 수 있다. 그리고, 센싱 모드에서 제 n 수평 라인에 구현된 서브 픽셀들의 구동 특성을 센싱할 때, 제 1 스캔 풀-업 TFT(ST11)는 제 1 스캔 클럭(SCLK1)을 기반으로, 도 6에 도시된 센싱 구간(RSP)에서 제 3 스캔 펄스(SCP3)를 제 n 게이트 라인에 추가로 공급할 수 있다.
제 1 기수 스캔 풀-다운 TFT(또는 제 2-1 풀-다운 TFT)(ST21)는 제 2 기수 제어 노드(1Qbo)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n 스캔 신호(SC[n])를 제 1 출력 노드(No1)로 출력함으로써 로우 전압의 제 n 스캔 신호(SC[n])를 제 n 게이트 라인에 공급할 수 있다. 예를 들어, 제 1 기수 스캔 풀-다운 TFT(ST21)는 제 2 기수 제어 노드(1Qbo)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 1 우수 스캔 풀-다운 TFT(또는 제 3-1 풀-다운 TFT)(ST31)는 제 3 기수 제어 노드(1Qbe)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n 스캔 신호(SC[n])를 제 1 출력 노드(No1)로 출력함으로써 로우 전압의 제 n 스캔 신호(SC[n])를 제 n 게이트 라인에 공급할 수 있다. 예를 들어, 제 1 우수 스캔 풀-다운 TFT(ST31)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 제 1 출력 노드(No1)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 1 기수 스캔 풀-다운 TFT(ST21)와 제 1 우수 스캔 풀-다운 TFT(ST31)는 제 2 기수 제어 노드(1Qbo)와 제 3 기수 제어 노드(1Qbe) 각각의 상반된 전압에 따라 일정 기간 단위로 교번하여 구동됨으로써 열화 속도가 지연될 수 있다.
제 2 스캔 풀-업 TFT(ST12)와 제 2 기수 스캔 풀-다운 TFT(ST22) 및 제 2 우수 스캔 풀-다운 TFT(ST32)는 제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe)의 전압에 응답하여 제 2 스캔 쉬프트 클럭(SCLK2)을 제 n+1 스캔 신호(SC[n+1])로 출력하도록 구현될 수 있다. 예를 들어, 제 2 스캔 풀-업 TFT(ST12)와 제 2 기수 스캔 풀-다운 TFT(ST22) 및 제 2 우수 스캔 풀-다운 TFT(ST32)는 제 n+1 스캔 신호 출력부로 표현될 수도 있다.
제 2 스캔 풀-업 TFT(또는 제 1-2 풀-업 TFT)(ST12)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 2 스캔 쉬프트 클럭(SCLK2)에 대응되는 제 1 하이 전압의 스캔 펄스를 갖는 제 n+1 스캔 신호(SC[n+1])를 제 2 출력 노드(No2)로 출력함으로써 제 n+1 스캔 신호(SC[n+1])의 스캔 펄스를 제 n+1 게이트 라인에 공급할 수 있다. 예를 들어, 제 2 스캔 풀-업 TFT(ST12)는 제 1 기수 제어 노드(1Qo)에 연결된 게이트 전극, 제 2 출력 노드(No2)(또는 제 2 스캔 출력 단자)에 연결된 제 1 소스/드레인 전극, 및 제 2 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 스캔 풀-업 TFT(ST12)는 제 1 노드 부스팅 회로(NBC1)에 따라 부스팅된 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 의해 완전히 턴-온될 수 있고, 이로 인하여 제 1 하이 전압의 제 2 스캔 쉬프트 클럭(SCLK2)은 완전히 턴-온된 제 2 스캔 풀-업 TFT(ST12)를 통해 손실 없이 제 n+1 스캔 신호(SC[n+1])의 스캔 펄스로 출력될 수 있다. 따라서, 제 n+1 스캔 신호(SC[n+1])의 최대 전압 레벨은 제 2 스캔 쉬프트 클럭(SCLK2)의 최대 전압 레벨을 가질 수 있다.
일 예에 따르면, 제 2 스캔 풀-업 TFT(ST12)는 제 2 스캔 클럭(SCLK2)을 기반으로, 도 5 또는 도 6에 도시된 표시 모드의 영상 표시 구간(IDP)에서 제 1 스캔 펄스(SCP1)를 제 n+1 게이트 라인에 공급하며, 표시 모드의 블랙 표시 구간(BDP)에서 제 2 스캔 펄스(SCP2)를 제 n+1 게이트 라인에 공급할 수 있다. 그리고, 센싱 모드에서 제 n+1 수평 라인에 구현된 서브 픽셀들의 구동 특성을 센싱할 때, 제 2 스캔 풀-업 TFT(ST12)는 제 2 스캔 클럭(SCLK2)을 기반으로, 도 6에 도시된 센싱 구간(RSP)에서 제 3 스캔 펄스(SCP3)를 제 n+1 게이트 라인에 추가로 공급할 수 있다.
제 2 기수 스캔 풀-다운 TFT(또는 제 2-2 풀-다운 TFT)(ST22)는 제 2 기수 제어 노드(1Qbo)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n+1 스캔 신호(SC[n+1])를 제 2 출력 노드(No2)로 출력함으로써 로우 전압의 제 n+1 스캔 신호(SC[n+1])를 제 n+1 게이트 라인에 공급할 수 있다. 예를 들어, 제 2 기수 스캔 풀-다운 TFT(ST22)는 제 2 기수 제어 노드(1Qbo)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 우수 스캔 풀-다운 TFT(또는 제 3-2 풀-다운 TFT)(ST32)는 제 3 기수 제어 노드(1Qbe)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n+1 스캔 신호(SC[n+1])를 제 2 출력 노드(No2)로 출력함으로써 로우 전압의 제 n+1 스캔 신호(SC[n+1])를 제 n+1 게이트 라인에 공급할 수 있다. 예를 들어, 제 2 우수 스캔 풀-다운 TFT(ST32)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 제 2 출력 노드(No2)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 기수 스캔 풀-다운 TFT(ST22)와 제 2 우수 스캔 풀-다운 TFT(ST32)는 제 2 기수 제어 노드(1Qbo)와 제 3 기수 제어 노드(1Qbe) 각각의 상반된 전압에 따라 일정 기간 단위로 교번하여 구동됨으로써 열화 속도가 지연될 수 있다.
제 3 스캔 풀-업 TFT(ST13)와 제 3 기수 스캔 풀-다운 TFT(ST23) 및 제 3 우수 스캔 풀-다운 TFT(ST33)는 제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe)의 전압에 응답하여 제 3 스캔 쉬프트 클럭(SCLK3)을 제 n+2 스캔 신호(SC[n+2])로 출력하도록 구현될 수 있다. 예를 들어, 제 3 스캔 풀-업 TFT(ST13)와 제 3 기수 스캔 풀-다운 TFT(ST23) 및 제 3 우수 스캔 풀-다운 TFT(ST33)는 제 n+2 스캔 신호 출력부로 표현될 수도 있다.
제 3 스캔 풀-업 TFT(또는 제 1-3 풀-업 TFT)(ST13)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 3 스캔 쉬프트 클럭(SCLK3)에 대응되는 제 1 하이 전압의 스캔 펄스를 갖는 제 n+2 스캔 신호(SC[n+2])를 제 3 출력 노드(No3)로 출력함으로써 제 n+2 스캔 신호(SC[n+2])의 스캔 펄스를 제 n+2 게이트 라인에 공급할 수 있다. 예를 들어, 제 3 스캔 풀-업 TFT(ST13)는 제 1 기수 제어 노드(1Qo)에 연결된 게이트 전극, 제 3 출력 노드(No3)(또는 제 3 스캔 출력 단자)에 연결된 제 1 소스/드레인 전극, 및 제 3 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 3 스캔 풀-업 TFT(ST13)는 제 1 노드 부스팅 회로(NBC1)에 따라 부스팅된 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 의해 완전히 턴-온될 수 있고, 이로 인하여 제 1 하이 전압의 제 3 스캔 쉬프트 클럭(SCLK3)은 완전히 턴-온된 제 3 스캔 풀-업 TFT(ST13)를 통해 손실 없이 제 n+2 스캔 신호(SC[n+2])의 스캔 펄스로 출력될 수 있다. 따라서, 제 n+2 스캔 신호(SC[n+2])의 최대 전압 레벨은 제 3 스캔 쉬프트 클럭(SCLK3)의 최대 전압 레벨을 가질 수 있다.
일 예에 따르면, 제 3 스캔 풀-업 TFT(ST13)는 제 3 스캔 클럭(SCLK3)을 기반으로, 도 5 또는 도 6에 도시된 표시 모드의 영상 표시 구간(IDP)에서 제 1 스캔 펄스(SCP1)를 제 n+2 게이트 라인에 공급하며, 표시 모드의 블랙 표시 구간(BDP)에서 제 3 스캔 펄스(SCP2)를 제 n+2 게이트 라인에 공급할 수 있다. 그리고, 센싱 모드에서 제 n+2 수평 라인에 구현된 서브 픽셀들의 구동 특성을 센싱할 때, 제 3 스캔 풀-업 TFT(ST13)는 제 3 스캔 클럭(SCLK3)을 기반으로, 도 6에 도시된 센싱 구간(RSP)에서 제 3 스캔 펄스(SCP3)를 제 n+2 게이트 라인에 추가로 공급할 수 있다.
제 3 기수 스캔 풀-다운 TFT(또는 제 2-3 풀-다운 TFT)(ST23)는 제 2 기수 제어 노드(1Qbo)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n+2 스캔 신호(SC[n+2])를 제 3 출력 노드(No3)로 출력함으로써 로우 전압의 제 n+2 스캔 신호(SC[n+2])를 제 n+2 게이트 라인에 공급할 수 있다. 예를 들어, 제 3 기수 스캔 풀-다운 TFT(ST23)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 우수 스캔 풀-다운 TFT(또는 제 3-3 풀-다운 TFT)(ST33)는 제 3 기수 제어 노드(1Qbe)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n+2 스캔 신호(SC[n+2])를 제 3 출력 노드(No3)로 출력함으로써 로우 전압의 제 n+2 스캔 신호(SC[n+2])를 제 n+2 게이트 라인에 공급할 수 있다. 예를 들어, 제 3 우수 스캔 풀-다운 TFT(ST33)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 제 3 출력 노드(No3)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 기수 스캔 풀-다운 TFT(ST23)와 제 3 우수 스캔 풀-다운 TFT(ST33)는 제 2 기수 제어 노드(1Qbo)와 제 3 기수 제어 노드(1Qbe) 각각의 상반된 전압에 따라 일정 기간 단위로 교번하여 구동됨으로써 열화 속도가 지연될 수 있다.
제 4 스캔 풀-업 TFT(ST14)와 제 4 기수 스캔 풀-다운 TFT(ST24) 및 제 4 우수 스캔 풀-다운 TFT(ST34)는 제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe)의 전압에 응답하여 제 4 스캔 쉬프트 클럭(SCLK4)을 제 n+3 스캔 신호(SC[n+3])로 출력하도록 구현될 수 있다. 예를 들어, 제 4 스캔 풀-업 TFT(ST14)와 제 4 기수 스캔 풀-다운 TFT(ST24) 및 제 4 우수 스캔 풀-다운 TFT(ST34)는 제 n+3 스캔 신호 출력부로 표현될 수도 있다.
제 4 스캔 풀-업 TFT(또는 제 1-4 풀-업 TFT)(ST14)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 4 스캔 쉬프트 클럭(SCLK4)에 대응되는 제 1 하이 전압의 스캔 펄스를 갖는 제 n+3 스캔 신호(SC[n+3])를 제 4 출력 노드(No4)로 출력함으로써 제 n+3 스캔 신호(SC[n+3])의 스캔 펄스를 제 n+3 게이트 라인에 공급할 수 있다. 예를 들어, 제 4 스캔 풀-업 TFT(ST14)는 제 1 기수 제어 노드(1Qo)에 연결된 게이트 전극, 제 4 출력 노드(No4)(또는 제 4 스캔 출력 단자)에 연결된 제 1 소스/드레인 전극, 및 제 4 스캔 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 4 스캔 풀-업 TFT(ST14)는 제 1 노드 부스팅 회로(NBC1)에 따라 부스팅된 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 의해 완전히 턴-온될 수 있고, 이로 인하여 제 1 하이 전압의 제 4 스캔 쉬프트 클럭(SCLK4)은 완전히 턴-온된 제 4 스캔 풀-업 TFT(ST14)를 통해 손실 없이 제 n+3 스캔 신호(SC[n+3])의 스캔 펄스로 출력될 수 있다. 따라서, 제 n+3 스캔 신호(SC[n+3])의 최대 전압 레벨은 제 4 스캔 쉬프트 클럭(SCLK4)의 최대 전압 레벨을 가질 수 있다.
일 예에 따르면, 제 4 스캔 풀-업 TFT(ST14)는 제 4 스캔 클럭(SCLK4)을 기반으로, 도 5 또는 도 6에 도시된 표시 모드의 영상 표시 구간(IDP)에서 제 1 스캔 펄스(SCP1)를 제 n+3 게이트 라인에 공급하며, 표시 모드의 블랙 표시 구간(BDP)에서 제 3 스캔 펄스(SCP2)를 제 n+3 게이트 라인에 공급할 수 있다. 그리고, 센싱 모드에서 제 n+3 수평 라인에 구현된 서브 픽셀들의 구동 특성을 센싱할 때, 제 4 스캔 풀-업 TFT(ST14)는 제 4 스캔 클럭(SCLK4)을 기반으로, 도 6에 도시된 센싱 구간(RSP)에서 제 3 스캔 펄스(SCP3)를 제 n+3 게이트 라인에 추가로 공급할 수 있다.
제 4 기수 스캔 풀-다운 TFT(또는 제 2-4 풀-다운 TFT)(ST24)는 제 2 기수 제어 노드(1Qbo)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n+3 스캔 신호(SC[n+3])를 제 4 출력 노드(No4)로 출력함으로써 로우 전압의 제 n+3 스캔 신호(SC[n+3])를 제 n+3 게이트 라인에 공급할 수 있다. 예를 들어, 제 4 기수 스캔 풀-다운 TFT(ST24)는 제 2 기수 제어 노드(1Qbo)에 연결된 게이트 전극, 제 4 출력 노드(No4)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 4 우수 스캔 풀-다운 TFT(또는 제 3-4 풀-다운 TFT)(ST34)는 제 3 기수 제어 노드(1Qbe)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n+3 스캔 신호(SC[n+3])를 제 4 출력 노드(No4)로 출력함으로써 로우 전압의 제 n+3 스캔 신호(SC[n+3])를 제 n+3 게이트 라인에 공급할 수 있다. 예를 들어, 제 4 우수 스캔 풀-다운 TFT(ST34)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 제 4 출력 노드(No4)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 4 기수 스캔 풀-다운 TFT(ST24)와 제 4 우수 스캔 풀-다운 TFT(ST34)는 제 2 기수 제어 노드(1Qbo)와 제 3 기수 제어 노드(1Qbe) 각각의 상반된 전압에 따라 일정 기간 단위로 교번하여 구동됨으로써 열화 속도가 지연될 수 있다.
제 1 캐리 출력 회로(COC1)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 k 캐리 쉬프트 클럭(CCLKk)을 제 n 캐리 신호(CS[n])로 출력할 수 있다.
일 예에 따른 제 1 캐리 출력 회로(COC1)는 캐리 풀-업 TFT(CTu), 제 1 캐리 풀-다운 TFT(CTd1), 및 제 2 캐리 풀-다운 TFT(CTd2)를 포함할 수 있다.
캐리 풀-업 TFT(CTu)는 제 1 기수 제어 노드(1Qo)의 부스팅 전압에 응답하여 제 k 캐리 쉬프트 클럭(CCLKk)에 대응되는 제 1 하이 전압을 갖는 제 n 캐리 신호(CS[n])를 제 5 출력 노드(No5)로 출력함으로써 제 1 하이 전압의 제 n 캐리 신호(CS[n])를 전단 또는 후단 스테이지 회로에 공급할 수 있다. 예를 들어, 캐리 풀-업 TFT(CTu)는 제 1 기수 제어 노드(1Qo)에 연결된 게이트 전극, 제 5 출력 노드(No5)에 연결된 제 1 소스/드레인 전극, 및 제 k 캐리 쉬프트 클럭 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 1 캐리 풀-다운 TFT(또는 제 1-1 캐리 풀-다운 TFT)(CTd1)는 제 2 기수 제어 노드(1Qbo)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n 캐리 신호(CS[n])를 제 5 출력 노드(No5)로 출력함으로써 로우 전압의 제 n 캐리 신호(CS[n])를 전단 또는 후단 스테이지 회로에 공급할 수 있다. 예를 들어, 제 1 캐리 풀-다운 TFT(CTd1)는 제 2 기수 제어 노드(1Qbo)에 연결된 게이트 전극, 제 5 출력 노드(No5)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 캐리 풀-다운 TFT(또는 제 1-2 캐리 풀-다운 TFT)(CTd2)는 제 3 기수 제어 노드(1Qbe)의 전압에 따라 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 제 n 캐리 신호(CS[n])를 제 5 출력 노드(No5)로 출력함으로써 로우 전압의 제 n 캐리 신호(CS[n])를 전단 또는 후단 스테이지 회로에 공급할 수 있다. 예를 들어, 제 2 캐리 풀-다운 TFT(CTd2)는 제 3 기수 제어 노드(1Qbe)에 연결된 게이트 전극, 제 5 출력 노드(No5)에 연결된 제 1 소스/드레인 전극, 및 제 1 게이트 저전위 전압 라인에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
본 명세서에 따른 제 1 캐리 풀-다운 TFT(CTd1)와 제 2 캐리 풀-다운 TFT(CTd2)는 제 2 기수 제어 노드(1Qbo)와 제 3 기수 제어 노드(1Qbe) 각각의 상반된 전압에 따라 일정 기간 단위로 교번하여 구동됨으로써 열화 속도가 지연될 수 있다.
일 예에 따른 제 n+1 스테이지 회로(ST[n+1])는 제 1 우수 제어 노드(2Qe)와 제 2 우수 제어 노드(2Qbo) 각각의 전압을 제어하는 제 2 로직 회로부(LCP2), 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 우수 제어 노드(2Qe)의 전압을 부스팅시키고 제 1 우수 제어 노드(2Qe)의 부스팅 전압에 응답하여 i개의 스캔 신호(SS[n+4] 내지 SS[n+7])와 하나의 제 n+1 캐리 신호(CS[n+1])를 출력하는 제 2 출력 버퍼 회로(OBC2)를 포함할 수 있다.
일 예에 따른 제 n+1 스테이지 회로(ST[n+1])는 제 3 우수 제어 노드(2Qbe) 및 우수 메모리 노드(2Qme)를 더 포함할 수 있다.
제 1 내지 제 3 우수 제어 노드(2Qo, 2Qbo, 2Qbe) 각각은 제 2 로직 회로부(LCP2)와 제 2 출력 버퍼 회로(OBC2)에 공통적으로 연결될 수 있다.
우수 메모리 노드(2Qme)는 제 2 로직 회로부(LCP2)와 제 n 스테이지 회로(ST[n])의 기수 메모리 노드(1Qmo)에 연결될 수 있다.
제 2 로직 회로부(LCP1)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 우수 제어 노드(2Qe)와 제 2 우수 제어 노드(2Qbe) 각각의 전압을 제어하도록 구현될 수 있다. 예를 들어, 제 2 로직 회로부(LCP2)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 우수 제어 노드(2Qe)에 제 1 게이트 고전위 전압(GVdd1)을 충전시킬 수 있고, 제 n+4 캐리 신호(CS[n+4])에 응답하여 제 1 우수 제어 노드(2Qe)의 전압을 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다. 제 2 로직 회로부(LCP2)는 센싱 모드의 개시를 위한 제 1 리셋 신호(RST1)에 응답하여 제 n 스테이지 회로(ST[n])의 제 1 로직 회로부(LCP1)로부터 공급되는 제 1 게이트 고전위 전압(GVdd1)을 제 2 기수 제어 노드(2Qe)에 충전시킬 수 있다. 제 2 로직 회로부(LCP2)는 표시 패널 온 신호(POS) 또는 제 2 리셋 신호(RST2)에 응답하여 제 1 우수 제어 노드(2Qe)의 전압을 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다. 제 2 로직 회로부(LCP2)는 제 1 우수 제어 노드(2Qe)의 전압 또는 제 1 리셋 신호(RST1)에 응답하여 제 2 우수 제어 노드(2Qbe)의 전압을 방전시키거나 리셋시킬 수 있다. 제 2 로직 회로부(LCP2)는 제 n 스테이지 회로(ST[n])의 기수 메모리 노드(1Qmo)에 연결된 우수 메모리 노드(2Qme)의 전압과 제 2 리셋 신호(RST2)에 따라 제 1 우수 제어 노드(2Qe)의 전압을 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 2 출력 버퍼 회로(OBC2)는 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 우수 제어 노드(2Qe)의 전압을 부스팅시키기 위한 제 2 노드 부스팅 회로(NBC2), 제 1 우수 제어 노드(2Qe)의 부스팅 전압에 응답하여 i개의 스캔 신호(SS[n+4] 내지 SS[n+7])를 정해진 순서에 따라 순차적으로 출력하는 제 2 스캔 출력 회로(SOC2), 및 제 1 우수 제어 노드(2Qe)의 부스팅 전압에 응답하여 제 n+1 캐리 신호(CS[n+1])를 출력하는 제 2 캐리 출력 회로(COC2)를 포함할 수 있다.
제 2 노드 부스팅 회로(NBC2)는 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 우수 제어 노드(2Qe)의 전압을 부스팅시키기 위해서만 구현됨으로써 제 k 부스팅 쉬프트 클럭(BCLKk)을 전단 또는 후단 스테이지 회로로 출력하지 않는다.
일 예에 따른 제 2 노드 부스팅 회로(NBC2)는 부스팅 풀-업 TFT(BTu1), 제 1 부스팅 풀-다운 TFT(BTd1), 제 2 부스팅 풀-다운 박막 트랜지스터(BTd2), 및 부스팅 커패시터(Cb)를 포함할 수 있다. 이러한 제 2 노드 부스팅 회로(NBC2)는 제 1 내지 우수 제어 노드(2Qe, 2Qbo, 2Qbe)에 연결되고 제 k 부스팅 쉬프트 클럭(BCLKk)에 따라 제 1 우수 제어 노드(2Qe)의 전압을 부스팅시키는 것을 제외하고는 전술한 제 n 스테이지 회로(ST[n])의 제 1 노드 부스팅 회로(NBC1)와 실질적으로 동일하므로, 이에 대한 동일한 도면 부호를 부여하고 이에 대한 중복 설명은 생략한다.
제 2 스캔 출력 회로(SOC2)는 제 1 우수 제어 노드(2Qe)의 부스팅 전압에 응답하여 제 5 내지 제 8 스캔 쉬프트 클럭(SCLK5 내지 SCLK8) 각각을 정해진 순서에 따라 제 n+4 내지 제 n+7 스캔 신호(SS[n+4] 내지 SS[n+7])로 출력할 수 있다.
일 예에 따른 제 2 스캔 출력 회로(SOC2)는 제 1 내지 제 4 스캔 풀-업 TFT(ST11 내지 ST14), 제 1 내지 제 4 기수 스캔 풀-다운 TFT(ST21 내지 ST24), 및 제 1 내지 제 4 우수 스캔 풀-다운 TFT(ST31 내지 ST34)를 포함할 수 있다. 이러한 구성을 갖는 제 2 스캔 출력 회로(SOC2)는 제 1 우수 제어 노드(2Qe)의 부스팅 전압에 응답하여 제 5 내지 제 8 스캔 쉬프트 클럭(SCLK5 내지 SCLK8) 각각을 정해진 순서에 따라 제 n+4 내지 제 n+7 스캔 신호(SS[n+4] 내지 SS[n+7])로 출력하는 것을 제외하고는 전술한 제 n 스테이지 회로(ST[n])의 제 2 스캔 출력 회로(SOC2)와 실질적으로 동일한 TFT 연결 구조를 가지므로, 이에 대한 동일한 도면 부호를 부여하고 이에 대한 중복 설명은 생략한다.
도 11은 도 10에 도시된 제 1 및 제 2 로직 회로부를 나타내는 도면이다.
도 11을 참조하면, 본 명세서의 일 예에 따른 제 n 스테이지 회로(ST[n])의 제 1 로직 회로부(NCP1)는 제 1 센싱 제어 회로(SCC1), 제 1 노드 제어 회로(NCC1), 제 1 인버터 회로(IC1), 및 제 1 노드 리셋 회로(NRC1)를 포함할 수 있다.
제 1 센싱 제어 회로(SCC1)는 라인 센싱 준비 신호(LSPS)와 제 n-2 캐리 신호(CS[n-2])(제 2 전단 캐리 신호)에 응답하여 기수 메모리 노드(1Qmo)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하고, 기수 메모리 노드(1Qmo)의 전압과 제 1 리셋 신호(RST1)에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현될 수 있다. 그리고, 제 1 센싱 제어 회로(SCC1)는 발광 표시 장치의 파워 온시 공급되는 표시 패널 온 신호(POS)에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시키도록 구현될 수 있다.
제 1 노드 제어 회로(NCC1)는 제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe) 각각의 전압을 제어하도록 구현될 수 있다.
제 1 노드 제어 회로(NCC1)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하고, 제 n+4 캐리 신호(CS[n+4])에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Gho) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 선택적으로, 제 1 노드 제어 회로(NCC1)는 제 n+3 캐리 신호(CS[n+3])(또는 제 1 후단 캐리 신호)에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수도 있다.
제 1 노드 제어 회로(NCC1)는 제 1 기수 제어 노드(1Qo)의 전압에 응답하여 기수 전압 유지 노드(1Gho)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현될 수 있다. 제 1 노드 제어 회로(NCC1)는 제 2 기수 제어 노드(1Qbo)의 전압 또는 제 3 기수 제어 노드(1Qbe)의 전압에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다.
제 1 인버터 회로(IC1)는 제 1 기수 제어 노드(1Qo)의 전압에 응답하여 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 고전위 전압(GVddo)으로 제어하거나 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 1 인버터 회로(IC1)는 제 1 기수 제어 노드(1Qo)의 전위가 하이 전압 이상일 때 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어할 수 있다. 그리고, 제 1 인버터 회로(IC1)는 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)의 전압에 응답하여 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 고전위 전압(GVddo)으로 제어하거나 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 1 인버터 회로(IC1)는 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)의 전위가 로우 전압일 때, 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 고전위 전압(GVddo)으로 제어할 수 있다.
제 1 노드 리셋 회로(NRC1)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 제 1 노드 리셋 회로(NRC1)는 기수 메모리 노드(1Qmo)의 전압과 제 1 리셋 신호(RST1)에 응답하여 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 제 1 노드 리셋 회로(NRC1)는 기수 전압 유지 노드(1Qho)의 전압과 기수 메모리 노드(1Qmo)의 전압 및 제 2 리셋 신호(RST2)에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다.
본 명세서의 일 예에 따른 제 n+1 스테이지 회로(ST[n+1])의 제 2 로직 회로부(NCP2)는 제 2 센싱 제어 회로(SCC2), 제 2 노드 제어 회로(NCC2), 제 2 인버터 회로(IC2), 및 제 2 노드 리셋 회로(NRC2)를 포함할 수 있다.
제 2 센싱 제어 회로(SCC2)는 제 n 스테이지 회로(ST[n])에 구현된 제 1 센싱 제어 회로(SCC1)의 기수 메모리 노드(1Qmo)의 전위를 공유할 수 있다. 예를 들어, 제 2 센싱 제어 회로(SCC2)는 제 n 스테이지 회로(ST[n])에 구현된 제 1 센싱 제어 회로(SCC1)에서, 라인 센싱 준비 신호(LSPS)와 제 n-2 캐리 신호(CS[n-2])에 응답하여 기수 메모리 노드(1Qmo)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현된 회로를 공유할 수 있다.
제 2 센싱 제어 회로(SCC2)는 제 1 리셋 신호(RST1)에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 n 스테이지 회로(ST[n])의 제 1 센싱 제어 회로(SCC1)로부터 공급되는 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현될 수 있다. 그리고, 제 2 센싱 제어 회로(SCC2)는 발광 표시 장치의 파워 온시 공급되는 표시 패널 온 신호(POS)에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시키도록 구현될 수 있다.
제 2 노드 제어 회로(NCC2)는 제 1 내지 제 3 우수 제어 노드(2Qe, 2Qbo, 2Qbe) 각각의 전압을 제어하도록 구현될 수 있다.
제 2 노드 제어 회로(NCC2)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하고, 제 n+4 캐리 신호(CS[n+4])에 응답하여 제 1 우수 제어 노드(2Qe)와 우수 전압 유지 노드(2Qhe) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다.
제 2 노드 제어 회로(NCC2)는 제 1 우수 제어 노드(2Qe)의 전압에 응답하여 우수 전압 유지 노드(2Qhe)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현될 수 있다. 제 2 노드 제어 회로(NCC2)는 제 2 우수 제어 노드(2Qbo)의 전압 또는 제 3 우수 제어 노드(2Qbe)의 전압에 응답하여 제 1 우수 제어 노드(2Qe)와 우수 전압 유지 노드(2Qhe) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다.
제 2 인버터 회로(IC2)는 제 1 우수 제어 노드(2Qe)의 전압에 응답하여 제 2 우수 제어 노드(2Qbo)의 전위를 제 4 게이트 고전위 전압(GVdde)으로 제어하거나 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 2 인버터 회로(IC2)는 제 1 우수 제어 노드(2Qe)의 전위가 하이 전압 이상일 때 제 2 우수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어할 수 있다. 그리고, 제 2 인버터 회로(IC2)는 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)의 전압에 응답하여 제 2 우수 제어 노드(2Qbo)의 전위를 제 3 게이트 고전위 전압(GVddo)으로 제어하거나 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 2 인버터 회로(IC2)는 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)의 전위가 로우 전압일 때, 제 2 우수 제어 노드(2Qbo)의 전위를 제 4 게이트 고전위 전압(GVdde)으로 제어할 수 있다.
제 2 노드 리셋 회로(NRC2)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 2 우수 제어 노드(2Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 제 2 노드 리셋 회로(NRC2)는 제 5 우수 제어 노드(2Qme)의 전압과 제 1 리셋 신호(RST1)에 응답하여 제 2 우수 제어 노드(2Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 제 2 노드 리셋 회로(NRC2)는 우수 전압 유지 노드(2Qhe)의 전압과 제 5 우수 제어 노드(2Qme)의 전압 및 제 2 리셋 신호(RST2)에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다.
이와 같은, 본 명세서의 일 예에 따른 게이트 구동 회로(510)는 스캔 클럭(SCLKs)이나 캐리 클럭(CCLK)을 이용하지 않고 별도의 부스팅 클럭을 이용하여 제 1 제어 노드(1Qo, 2Qe)의 전압을 부스팅시킴으로써 제 1 제어 노드(1Qo, 2Qe)의 부스팅 전압이 증가함에 따라 스캔 신호(SS)의 최대 전압 레벨의 저하가 방지될 수 있다. 또한, 본 명세서의 일 예에 따른 게이트 구동 회로(510)는 제 n 스테이지 회로(ST[n])에 구현된 센싱 제어 회로(SCC1, SCC2)에서 기수 메모리 노드(1Qmo)를 포함하는 일부 회로가 인접한 제 n+1 스테이지 회로(ST[n+1])에 공유됨으로써 센싱 모드를 위한 회로 구성이 간소화해 질 수 있다. 그리고, 본 명세서의 일 예에 따른 게이트 구동 회로는 서로 인접한 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1]) 각각이 교번적으로 구동되는 제 2 및 제 3 제어 노드(1Qbo, 1Qbe, 2Qbo, 2Qbe)를 서로 공유함으로써 스테이지 회로의 인버터 회로(IC1, IC2)의 구성이 간소화될 수 있다.
한편, 전술한 도 10 및 도 11에 대한 설명에서는, 설명의 편의를 위해 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1]) 각각에 구현된 제어 노드를 기수와 우수로 구분하여 설명하였지만, 이에 한정되지 않는다. 예를 들어, 제 1 내지 제 m 스테이지 회로(ST[1] 내지 ST[m]) 각각은 제 1 내지 제 3 제어 노드, 전압 유지 노드, 및 메모리 노드를 포함하는 것으로 이해될 수 있다.
도 12는 도 10 및 도 11에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로를 나타내는 회로도이다.
도 10 내지 도 12를 참조하면, 본 명세서의 일 예에 따른 제 n 스테이지 회로(ST[n])는 제 1 내지 제 3 기수 제어 노드(1Qo, 1Qbo, 1Qbe), 기수 전압 유지 노드(1Qho), 및 기수 메모리 노드(1Qmo)에 선택적으로 연결된 제 1 센싱 제어 회로(SCC1), 제 1 노드 제어 회로(NCC1), 제 1 인버터 회로(IC1), 제 1 노드 리셋 회로(NRC1), 및 제 1 출력 버퍼 회로(OBC1)를 포함할 수 있다.
일 예에 따른 제 1 노드 제어 회로(NCC1)는 제 1 내지 제 10 TFT(T1 내지 T10)를 포함할 수 있다.
제 1 내지 제 4 TFT(T1, T2, T3a, T3b, T4a, T4b)는 제 1 기수 제어 노드(1Qo)의 전위를 제어 또는 셋업하는 기능을 하므로, 제 1 노드 셋업 회로로 표현될 수 있다.
제 1 TFT(T1)와 제 2 TFT(T2)는 제 1 게이트 고전위 전압(GVdd1)을 전달하는 제 1 게이트 고전위 전압 라인과 제 1 기수 제어 노드(1Qo) 사이에 전기적으로 직렬 접속되고 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 기수 제어 노드(1Qo)에 제 1 게이트 고전위 전압(GVdd1)을 충전하도록 구현될 수 있다.
제 1 TFT(T1)는 전단 캐리 입력 라인을 통해 공급되는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 게이트 고전위 전압(GVdd1)을 제 1 연결 노드(Nc1)로 출력할 수 있다. 예를 들어, 제 1 TFT(T1)는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 따라 턴-온되어 제 1 게이트 고전위 전압(GVdd1)을 제 1 연결 노드(Nc1)로 출력할 수 있다.
제 2 TFT(T2)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 1 연결 노드(Nc1)를 제 1 기수 제어 노드(1Qo)에 전기적으로 연결할 수 있다. 예를 들어, 제 2 TFT(T2)는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 따라 제 1 TFT(T1)와 함께 동시에 턴-온되어 제 1 TFT(T1)와 제 1 연결 노드(Nc1)를 통해 공급되는 제 1 게이트 고전위 전압(GVdd1)을 제 1 기수 제어 노드(1Qo)에 공급할 수 있다.
제 3 TFT(T3a, T3b)는 제 2 게이트 고전위 전압(GVdd2)에 응답하여 제 2 게이트 고전위 전압(GVdd2)을 제 1 연결 노드(Nc1)에 공급할 수 있다. 예를 들어, 제 3 TFT(T3a, T3b)는 제 2 게이트 고전위 전압(GVdd2)에 따라 턴-온되어 제 1 TFT(T1)와 제 2 TFT(T2) 사이의 제 1 연결 노드(Nc1)에 제 2 게이트 고전위 전압(GVdd2)을 항상 공급함으로써 제 1 TFT(T1)의 오프 전류 및/또는 제 1 기수 제어 노드(1Qo)의 전류 누설을 방지할 수 있다. 예를 들어, 제 3 TFT(T3a, T3b)는 제 1 TFT(T1)의 게이트 전압과 제 1 연결 노드(Nc1) 간의 전압 차를 증가시킴으로써 로우 전압을 갖는 제 n-4 캐리 신호(CS[n-4])에 의해 턴-오프된 제 1 TFT(T1)를 완전히 턴-오프시키고, 이를 통해 턴-오프된 제 1 TFT(T1)의 오프 전류에 의한 제 1 기수 제어 노드(1Qo)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 기수 제어 노드(1Qo)의 전압을 안정적으로 유지시킬 수 있다. 예를 들어, 제 1 TFT(T1)의 문턱 전압이 부극성(-)일 때, 제 1 TFT(T1)의 게이트-소스 전압(Vgs)은 드레인 전극에 공급되는 제 2 게이트 고전위 전압(GVdd2)에 의해 부극성(-)으로 고정되고, 이로 인하여 턴-오프된 제 1 TFT(T1)는 완전한 오프 상태가 되어 오프 전류에 따른 전류 누설이 방지될 수 있다.
제 2 게이트 고전위 전압(GVdd2)은 제 1 게이트 고전위 전압(GVdd1)보다 더 낮은 전압 레벨로 설정된다. 그리고, 제 2 게이트 고전위 전압(GVdd2)의 저항은 제 1 게이트 고전위 전압(GVdd1)의 전압 강하를 감소시키기 위하여 제 1 게이트 고전위 전압(GVdd1)보다 더 높게 설정된다. 이러한 제 2 게이트 고전위 전압(GVdd2)을 공급하는 제 2 게이트 고전위 전압 라인은 제 3 TFT(T3a, T3b)의 누설 전류가 흐르는 경로로 시용됨으로써 제 1 게이트 고전위 전압(GVdd1)의 전압 강하를 감소시킬 수 있다. 이에 따라, 본 명세서의 일 예는 제 1 게이트 고전위 전압 라인과 제 2 게이트 고전위 전압 라인을 서로 분리시켜 제 1 게이트 고전위 전압 라인과 제 2 게이트 고전위 전압 라인 각각의 전압 강하 성분을 독립화함으로써 제 1 게이트 고전위 전압 라인의 전압 강하를 최소화할 수 있으며, 이를 통해 제 1 게이트 고전위 전압 라인의 전압 강하로 인하여 발생되는 게이트 구동 회로의 오동작이 방지될 수 있다.
일 예에 따른 제 3 TFT(T3a, T3b)는 오프 전류에 의한 누설 전류의 방지를 위해, 제 2 게이트 고전위 전압 라인과 제 1 연결 노드(Nc1) 사이에 전기적으로 직렬 접속된 제 3-1 TFT(T3a) 및 제 3-2 TFT(T3b)를 포함할 수 있다.
제 3-1 TFT(T3a)는 제 2 게이트 고전위 전압(GVdd2)에 의해 턴-온되어 제 2 게이트 고전위 전압(GVdd2)을 제 3-2 TFT(T3b)에 공급할 수 있다. 예를 들어, 제 3-1 TFT(T3a)는 제 2 게이트 고전위 전압 라인에 다이오드 형태로 연결될 수 있다.
제 3-2 TFT(T3b)는 제 2 게이트 고전위 전압(GVdd2)에 의해 제 3-1 TFT(T3a)와 함께 동시에 턴-온되어 제 3-1 TFT(T3a)를 통해 공급되는 제 2 게이트 고전위 전압(GVdd2)을 제 1 연결 노드(Nc1)에 공급할 수 있다.
제 4 TFT(T4a, T4b)는 제 1 기수 제어 노드(1Qo)에 응답하여 제 1 게이트 고전위 전압(GVdd1)을 기수 전압 유지 노드(1Qho)에 공급할 수 있다. 예를 들어, 제 4 TFT(T4a, T4b)는 제 1 기수 제어 노드(1Qo)의 하이 전압에 따라 턴-온되어 제 1 게이트 고전위 전압(GVdd1)을 기수 전압 유지 노드(1Qho)에 공급할 수 있다.
일 예에 따른 제 4 TFT(T4a, T4b)는 오프 전류에 의한 누설 전류의 방지를 위해, 제 1 게이트 고전위 전압 라인과 기수 전압 유지 노드(1Qho) 사이에 전기적으로 직렬 접속된 제 4-1 TFT(T4a) 및 제 4-2 TFT(T4b)를 포함할 수 있다.
제 4-1 TFT(T4a)는 제 1 기수 제어 노드(1Qo)의 하이 전압에 의해 턴-온되어 제 1 게이트 고전위 전압(GVdd1)을 제 4-2 TFT(T4b)에 공급할 수 있다.
제 4-2 TFT(T4b)는 제 1 기수 제어 노드(1Qo)의 하이 전압에 의해 제 4-1 TFT(T4a)와 함께 동시에 턴-온되어 제 4-1 TFT(T4a)를 통해 공급되는 제 1 게이트 고전위 전압(GVdd1)을 기수 전압 유지 노드(1Qho)에 공급할 수 있다.
제 5 TFT(T5)와 제 6 TFT(T6)는 제 n+4 캐리 신호(CS[n+4])(또는 제 n+3 캐리 신호(CS[n+3]))에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 5 TFT(T5)와 제 6 TFT(T6)는 제 1 기수 방전 회로로 표현될 수 있다.
제 5 TFT(T5)는 제 n+4 캐리 신호(CS[n+4])에 응답하여 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 5 TFT(T5)는 하이 전압의 제 n+4 캐리 신호(CS[n+4])에 따라 턴-온되어 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 6 TFT(T6)는 제 n+4 캐리 신호(CS[n+4])에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho)를 전기적으로 연결할 수 있다. 예를 들어, 제 6 TFT(T6)는 하이 전압의 제 n+4 캐리 신호(CS[n+4])에 의해 제 5 TFT(T5)와 함께 동시에 턴-온되어 제 5 TFT(T5)와 기수 전압 유지 노드(1Qho)를 통해 공급되는 제 3 게이트 저전위 전압(GVss3)을 제 1 기수 제어 노드(1Qo)에 공급함으로써 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 5 TFT(T5)와 제 6 TFT(T6) 사이의 기수 전압 유지 노드(1Qho)는 제 4 TFT(T4a, T4b)를 통해 제 1 게이트 고전위 전압(GVdd1)을 공급받을 수 있다. 이에 따라, 제 4 TFT(T4a, T4b)는 제 6 TFT(T6)의 게이트 전압과 기수 전압 유지 노드(1Qho) 간의 전압 차를 증가시킴으로써 로우 전압의 제 n+4 캐리 신호(CS[n+4])에 의해 턴-오프된 제 6 TFT(T6)를 완전히 턴-오프시키고, 이를 통해 턴-오프된 제 6 TFT(T6)를 통한 제 1 기수 제어 노드(1Qo)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 기수 제어 노드(1Qo)의 전압을 안정적으로 유지시킬 수 있다.
제 7 TFT(T7)와 제 8 TFT(T8)는 제 2 기수 제어 노드(1Qbo)의 전압에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 7 TFT(T7)와 제 8 TFT(T8)는 제 2 기수 방전 회로로 표현될 수 있다.
제 7 TFT(T7)는 제 2 기수 제어 노드(1Qbo)의 전압에 응답하여 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 7 TFT(T7)는 제 2 기수 제어 노드(1Qbo)의 하이 전압에 따라 턴-온되어 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 8 TFT(T8)는 제 2 기수 제어 노드(1Qbo)의 전압에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho)를 전기적으로 연결할 수 있다. 예를 들어, 제 8 TFT(T8)는 제 2 기수 제어 노드(1Qbo)의 하이 전압에 의해 제 7 TFT(T7)와 함께 동시에 턴-온되어 제 7 TFT(T7)와 기수 전압 유지 노드(1Qho)를 통해 공급되는 제 3 게이트 저전위 전압(GVss3)을 제 1 기수 제어 노드(1Qo)에 공급함으로써 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 7 TFT(T7)와 제 8 TFT(T8) 사이의 기수 전압 유지 노드(1Qho)는 제 4 TFT(T4a, T4b)를 통해 제 1 게이트 고전위 전압(GVdd1)을 공급받을 수 있다. 이에 따라, 제 4 TFT(T4a, T4b)는 제 8 TFT(T8)의 게이트 전압과 기수 전압 유지 노드(1Qho) 간의 전압 차를 증가시킴으로써 로우 전압의 제 n+4 캐리 신호(CS[n+4])에 의해 턴-오프된 제 8 TFT(T8)를 완전히 턴-오프시키고, 이를 통해 턴-오프된 제 8 TFT(T8)를 통한 제 1 기수 제어 노드(1Qo)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 기수 제어 노드(1Qo)의 전압을 안정적으로 유지시킬 수 있다.
제 9 TFT(T9)와 제 10 TFT(T10)는 제 3 기수 제어 노드(1Qbe)의 전압에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 9 TFT(T9)와 제 10 TFT(T10)는 제 3 기수 방전 회로로 표현될 수 있다.
제 9 TFT(T9)는 제 3 기수 제어 노드(1Qbe)의 전압에 응답하여 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 예를 들어, 제 9 TFT(T9)는 제 3 기수 제어 노드(1Qbe)의 하이 전압에 따라 턴-온되어 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 10 TFT(T10)는 제 3 기수 제어 노드(1Qbe)의 전압에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho)를 전기적으로 연결할 수 있다. 예를 들어, 제 10 TFT(T10)는 제 3 기수 제어 노드(1Qbe)의 하이 전압에 의해 제 9 TFT(T9)와 함께 동시에 턴-온되어 제 9 TFT(T9)와 기수 전압 유지 노드(1Qho)를 통해 공급되는 제 3 게이트 저전위 전압(GVss3)을 제 1 기수 제어 노드(1Qo)에 공급함으로써 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 9 TFT(T9)와 제 10 TFT(T10) 사이의 기수 전압 유지 노드(1Qho)는 제 4 TFT(T4a, T4b)를 통해 제 1 게이트 고전위 전압(GVdd1)을 공급받을 수 있다. 이에 따라, 제 4 TFT(T4a, T4b)는 제 10 TFT(T10)의 게이트 전압과 기수 전압 유지 노드(1Qho) 간의 전압 차를 증가시킴으로써 로우 전압의 제 n+4 캐리 신호(CS[n+4])에 의해 턴-오프된 제 10 TFT(T10)를 완전히 턴-오프시키고, 이를 통해 턴-오프된 제 10 TFT(T10)를 통한 제 1 기수 제어 노드(1Qo)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 기수 제어 노드(1Qo)의 전압을 안정적으로 유지시킬 수 있다.
일 예에 따른 제 1 인버터 회로(IC1)는 제 11 내지 제 15 TFT(T11a, T11b, T12, T13, T14, T15)를 포함할 수 있다.
제 11 TFT(T11a, T11b)는 제 3 게이트 고전위 전압(GVddo)에 응답하여 제 3 게이트 고전위 전압(GVddo)을 제 2 연결 노드(Nc2)에 공급할 수 있다. 일 예에 따른 제 11 TFT(T11a, T11b)는 오프 전류에 의한 누설 전류의 방지를 위해, 제 3 게이트 고전위 전압 라인과 제 2 연결 노드(Nc2) 사이에 전기적으로 직렬 접속된 제 11-1 TFT(T11a) 및 제 11-2 TFT(T11b)를 포함할 수 있다.
제 11-1 TFT(T11a)는 제 3 게이트 고전위 전압(GVddo)에 의해 턴-온되어 제 3 게이트 고전위 전압(GVddo)을 제 11-2 TFT(T11b)에 공급할 수 있다. 예를 들어, 제 11-1 TFT(T11a)는 제 3 게이트 고전위 전압 라인에 다이오드 형태로 연결될 수 있다.
제 11-2 TFT(T11b)는 제 3 게이트 고전위 전압(GVddo)에 의해 제 11-1 TFT(T11a)와 함께 동시에 턴-온되어 제 11-1 TFT(T11a)를 통해 공급되는 제 3 게이트 고전위 전압(GVddo)을 제 2 연결 노드(Nc2)에 공급할 수 있다.
제 12 TFT(T12)는 제 2 연결 노드(Nc2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 게이트 고전위 전압(GVddo)을 제 2 기수 제어 노드(1Qbo)에 공급할 수 있다.
제 13 TFT(T13)는 제 1 기수 제어 노드(1Qo)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 14 TFT(T14)는 제 1 기수 제어 노드(1Qo)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 연결 노드(Nc2)의 전위를 제 2 게이트 저전위 전압(GVss2)으로 방전시키거나 리셋시킬 수 있다.
제 15 TFT(T15)는 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 연결 노드(Nc2)의 전위를 제 2 게이트 저전위 전압(GVss2)으로 방전시키거나 리셋시킬 수 있다.
일 예에 따른 제 1 센싱 제어 회로(SCC1)는 제 16 내지 제 22 TFT(T16 내지 T22), 및 프리차징 커패시터(Cpc)를 포함할 수 있다.
제 16 내지 제 18 TFT(T16 내지 T18) 및 프리차징 커패시터(Cpc)는 라인 센싱 준비 신호(LSPS)와 제 n-2 캐리 신호(CS[n-2])에 응답하여 기수 메모리 노드(1Qmo)를 제 n-2 캐리 신호(CS[n-2])의 전압으로 제어하도록 구현될 수 있다. 이러한 제 16 내지 제 18 TFT(T16 내지 T18) 및 프리차징 커패시터(Cpc)는 표시 모드에서 기수 메모리 노드(1Qmo)의 전압을 프리차징하는 라인 센싱 준비 회로 또는 라인 센싱 프치차징 회로로 표현될 수 있다. 예를 들어, 기수 메모리 노드(1Qmo)는 센싱 모드를 위한 프리차징 노드로 표현될 수 있다.
제 16 TFT(T16)는 라인 센싱 준비 신호(LSPS)에 응답하여 제 n-2 캐리 신호(CS[n-2])를 제 3 연결 노드(Nc3)로 출력할 수 있다. 예를 들어, 영상 표시 모드에서, 제 16 TFT(T16)는 센싱 준비 신호 라인을 통해 전달되는 라인 센싱 선택 펄스(LSP1)에 따라 턴-온되어 라인 센싱 선택 펄스(LSP1)와 동기되는 하이 전압의 제 n-2 캐리 신호(CS[n-2])를 제 3 연결 노드(Nc3)로 출력할 수 있다. 영상 표시 모드에서, 제 16 TFT(T16)는 센싱 준비 신호 라인을 통해 전달되는 라인 센싱 해제 펄스(LSP2)에 따라 턴-온되어 로우 전압의 제 n-2 캐리 신호(CS[n-2])를 제 3 연결 노드(Nc3)로 출력할 수 있다.
제 17 TFT(T17)는 라인 센싱 준비 신호(LSPS)에 응답하여 제 3 연결 노드(Nc3)를 기수 메모리 노드(1Qmo)에 전기적으로 연결할 수 있다. 예를 들어, 제 17 TFT(T17)는 하이 전압의 라인 센싱 준비 신호(LSPS)에 따라 제 16 TFT(T16)와 함께 동시에 턴-온되어 제 17 TFT(T17)와 제 3 연결 노드(Nc3)를 통해 공급되는 제 n-2 캐리 신호(CS[n-2])를 기수 메모리 노드(1Qmo)에 공급할 수 있다. 제 3 연결 노드(Nc3)는 제 16 TFT(T16)와 제 17 TFT(T17) 사이의 연결 라인일 수 있다.
제 18 TFT(T18)는 기수 메모리 노드(1Qmo)의 전압에 응답하여 제 1 게이트 고전위 전압(GVdd1)을 제 3 연결 노드(Nc3)에 공급한다. 예를 들어, 제 18 TFT(T18)는 기수 메모리 노드(1Qmo)의 하이 전압에 따라 턴-온되어 제 1 게이트 고전위 전압(GVdd1)을 제 3 연결 노드(Nc3)에 공급함으로써 기수 메모리 노드(1Qmo)의 전압 누설을 방지할 수 있다. 예를 들어, 제 18 TFT(T18)는 제 16 TFT(T16)의 게이트 전압과 제 3 연결 노드(Nc3) 간의 전압 차를 증가시킴으로써 로우 전압의 라인 센싱 준비 신호(LSPS)에 의해 턴-오프된 제 16 TFT(T16)를 턴-오프시키고, 이를 통해 턴-오프된 제 16 TFT(T16)를 통한 기수 메모리 노드(1Qmo)의 전압 강하(또는 전류 누설)를 방지함으로써 기수 메모리 노드(1Qmo)의 전압을 안정적으로 유지시킬 수 있다.
프리차징 커패시터(Cpc)는 기수 메모리 노드(1Qmo)와 제 1 게이트 고전위 전압 라인 사이에 형성되어 기수 메모리 노드(1Qmo)의 전압과 제 1 게이트 고전위 전압(GVdd1)의 차 전압을 저장할 수 있다. 예를 들어, 프리차징 커패시터(Cpc)의 제 1 전극은 제 18 TFT(T18)의 게이트 전극에 연결되어 있는 기수 메모리 노드(1Qmo)와 전기적으로 연결되고, 프리차징 커패시터(Cpc)의 제 2 전극은 제 1 게이트 고전원 전압 라인과 전기적으로 연결될 수 있다. 이러한 프리차징 커패시터(Cpc)는 제 16, 제 17, 및 제 18 TFT(T16, T17, T18)의 턴-온에 따라 제 n-2 캐리 신호(CS[n-2])의 하이 전압을 저장하고, 제 16, 제 17, 및 제 18 TFT(T16, T17, T18)의 턴-오프시 저장된 전압으로 기수 메모리 노드(1Qmo)의 전압을 일정 시간 동안 유지시킨다. 예를 들어, 기수 메모리 노드(1Qmo)의 전압은 제 16 및 제 17 TFT(T16, T17)가 라인 센싱 준비 신호(LSPS)의 라인 센싱 해제 펄스(LSP2)에 의해 다시 턴-온될 때까지 유지될 수 있다.
제 19 TFT(T19)와 제 20 TFT(T20)는 기수 메모리 노드(1Qmo)의 전압과 제 1 리셋 신호(RST1)에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현될 수 있다. 이러한 제 19 TFT(T19)와 제 20 TFT(T20)는 센싱 라인 선택 회로로 표현될 수 있다.
제 19 TFT(T19)는 기수 메모리 노드(1Qmo)의 전압에 응답하여 제 1 게이트 고전위 전압(GVdd1)을 공유 노드(Ns)로 출력할 수 있다. 예를 들어, 제 19 TFT(T19)는 제 1 게이트 고전위 전압(GVdd1)으로 프리차징된 기수 메모리 노드(1Qmo)의 하이 전압에 따라 턴-온되어 제 1 게이트 고전위 전압(GVdd1)을 공유 노드(Ns)에 공급할 수 있다.
제 20 TFT(T20)는 제 1 리셋 신호(RST1)에 응답하여 제 19 TFT(T19)를 제 1 기수 제어 노드(1Qo)에 전기적으로 연결할 수 있다. 예를 들어, 제 20 TFT(T20)는 하이 전압의 제 1 리셋 신호(RST1)에 따라 턴-온되어 제 19 TFT(T19)와 공유 노드(Ns)를 통해 공급되는 제 1 게이트 고전위 전압(GVdd1)을 제 1 기수 제어 노드(1Qo)에 공급함으로써 제 1 기수 제어 노드(1Qo)에 제 1 게이트 고전위 전압(GVdd1)을 충전하고, 이를 통해 제 1 기수 제어 노드(1Qo)를 활성화시킬 수 있다.
제 21 TFT(T21)와 제 22 TFT(T22)는 발광 표시 장치의 파워 온시 공급되는 표시 패널 온 신호(POS)에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시키도록 구현될 수 있다. 이러한 제 21 TFT(T21)와 제 22 TFT(T22)는 제 1 스테이지 초기화 회로로 표현될 수 있다.
제 21 TFT(T21)는 표시 패널 온 신호(POS)에 응답하여 제 3 게이트 저전위 전압 라인을 통해서 공급되는 제 3 게이트 저전위 전압(GVss3)을 기수 전압 유지 노드(1Qho)에 공급할 수 있다. 예를 들어, 제 21 TFT(T21)는 하이 전압의 표시 패널 온 신호(POS)에 따라 턴-온되어 기수 전압 유지 노드(1Qho)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 22 TFT(T22)는 표시 패널 온 신호(POS)에 응답하여 제 1 기수 제어 노드(1Qo)와 기수 전압 유지 노드(1Qho)를 전기적으로 연결할 수 있다. 예를 들어, 제 22 TFT(T22)는 하이 전압의 표시 패널 온 신호(POS)에 의해 제 21 TFT(T21)와 함께 동시에 턴-온되어 제 21 TFT(T21)와 기수 전압 유지 노드(1Qho)를 통해 공급되는 제 3 게이트 저전위 전압(GVss3)을 제 1 기수 제어 노드(1Qo)에 공급함으로써 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 21 TFT(T21)와 제 22 TFT(T22) 사이의 기수 전압 유지 노드(1Qho)는 제 1 노드 제어 회로(NCC1)의 제 4 TFT(T4a, T4b)를 통해 제 1 게이트 고전위 전압(GVdd1)을 공급받을 수 있다. 이에 따라, 제 4 TFT(T4a, T4b)는 제 22 TFT(T22)의 게이트 전압과 기수 전압 유지 노드(1Qho) 간의 전압 차를 증가시킴으로써 로우 전압의 표시 패널 온 신호(POS)에 의해 턴-오프된 제 22 TFT(T22)를 완전히 턴-오프시키고, 이를 통해 턴-오프된 제 22 TFT(T22)를 통한 제 1 기수 제어 노드(1Qo)의 전압 강하(또는 전류 누설)를 방지함으로써 제 1 기수 제어 노드(1Qo)의 전압을 안정적으로 유지시킬 수 있다.
선택적으로, 제 1 센싱 제어 회로(SCC1)는 생략 가능하다. 즉, 제 1 센싱 제어 회로(SCC1)는 센싱 모드에 따라 서브 픽셀의 구성 특성을 센싱하기 위해 사용되는 회로이므로, 서브 픽셀을 센싱 모드로 구동하지 않을 경우, 제 1 센싱 제어 회로(SCC1)는 불필요한 구성 요소이므로, 생략 가능하다.
일 예에 따른 제 1 노드 리셋 회로(NRC1)는 제 23 내지 제 28 TFT(T23 내지 T28)를 포함할 수 있다.
제 23 TFT(T23)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 23 TFT(T23)는 제 1-1 리셋 회로로 표현될 수 있다.
제 23 TFT(T23)는 표시 모드에서 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 따라 턴-온되어 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 24 및 제 25 TFT(T24, T25)는 기수 메모리 노드(1Qmo)의 전압과 제 1 리셋 신호(RST1)에 응답하여 제 2 기수 제어 노드(1Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 24 및 제 25 TFT(T24, T25)는 제 1-2 리셋 회로로 표현될 수 있다.
제 24 TFT(T24)는 기수 메모리 노드(1Qmo)의 전압에 응답하여 제 4 연결 노드(Nc4)에 제 3 게이트 저전위 전압(GVss3)을 공급할 수 있다. 예를 들어, 제 24 TFT(T24)는 기수 메모리 노드(1Qmo)의 하이 전압에 따라 턴-온되어 제 3 게이트 저전위 전압(GVss3)을 제 4 연결 노드(Nc4)에 공급할 수 있다.
제 25 TFT(T25)는 제 1 리셋 신호(RST1)에 응답하여 제 2 기수 제어 노드(1Qbo)를 제 4 연결 노드(Nc4)에 전기적으로 연결할 수 있다. 예를 들어, 제 25 TFT(T25)는 하이 전압의 제 1 리셋 신호(RST1)에 따라 턴-온되어 제 24 TFT(T24)와 제 4 연결 노드(Nc4)를 통해 공급되는 제 3 게이트 저전위 전압(GVss3)을 제 2 기수 제어 노드(1Qbo)에 공급할 수 있다. 제 4 연결 노드(Nc4)는 제 24 TFT(T24)와 제 25 TFT(T25) 사이의 연결 라인일 수 있다.
제 26 내지 제 28 TFT(T26, T27, T28)는 센싱 모드에서, 기수 전압 유지 노드(1Qho)의 전압과 기수 메모리 노드(1Qmo)의 전압 및 제 2 리셋 신호(RST2)에 응답하여 제 1 기수 제어 노드(1Qo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 26 내지 제 28 TFT(T26, T27, T28)는 제 4 기수 방전 회로로 표현될 수 있다.
제 26 내지 제 28 TFT(T26, T27, T28)는 제 1 기수 제어 노드(1Qo)와 제 4 연결 노드(Nc4) 사이에 전기적으로 직렬 접속되고 기수 전압 유지 노드(1Qho)의 전압과 기수 메모리 노드(1Qmo)의 전압 및 제 2 리셋 신호(RST2)에 응답하여 제 1 기수 제어 노드(1Qo)를 제 4 연결 노드(Nc4)에 전기적으로 연결할 수 있다.
제 26 TFT(T26)는 제 2 리셋 신호(RST2)에 응답하여 제 1 기수 제어 노드(1Qo)를 제 5 연결 노드(Nc5)에 전기적으로 연결할 수 있다. 예를 들어, 제 26 TFT(T26)는 하이 전압의 제 2 리셋 신호(RST2)에 따라 턴-온되어 제 1 기수 제어 노드(1Qo)를 제 5 연결 노드(Nc5)에 전기적으로 연결할 수 있다.
제 27 TFT(T27)는 기수 메모리 노드(1Qmo)의 전압에 응답하여 제 5 연결 노드(Nc5)를 기수 전압 유지 노드(1Qho)에 전기적으로 연결할 수 있다. 예를 들어, 제 27 TFT(T27)는 기수 메모리 노드(1Qmo)의 하이 전압에 따라 턴-온되어 제 5 연결 노드(Nc5)를 기수 전압 유지 노드(1Qho)에 전기적으로 연결할 수 있다.
제 28 TFT(T28)는 제 2 리셋 신호(RST2)에 응답하여 기수 전압 유지 노드(1Qho)를 제 4 연결 노드(Nc4)에 전기적으로 연결할 수 있다. 예를 들어, 제 28 TFT(T28)는 하이 전압의 제 2 리셋 신호(RST2)에 따라 턴-온되어 기수 전압 유지 노드(1Qho)를 제 4 연결 노드(Nc4)에 전기적으로 연결할 수 있다.
한편, 제 24 내지 제 28 TFT(T24 내지 T28)은 제 1 센싱 제어 회로(SCC1)가 생략될 때, 생략될 수 있다.
제 1 출력 버퍼 회로(OBC1)는 도 10에 도시된 제 1 출력 버퍼 회로(OBC1)이므로, 이에 대한 중복 설명은 생략한다.
본 명세서의 일 예에 따른 제 n+1 스테이지 회로(ST[n+1])는 제 1 내지 제 3 우수 제어 노드(2Qo, 2Qbo, 2Qbe), 우수 전압 유지 노드(2Qho), 및 우수 메모리 노드(2Qmo)에 선택적으로 연결된 제 2 센싱 제어 회로(SCC2), 제 2 노드 제어 회로(NCC2), 제 2 인버터 회로(IC2), 제 2 노드 리셋 회로(NRC2), 및 제 2 출력 버퍼 회로(OBC2)를 포함할 수 있다. 이러한 제 n+1 스테이지 회로(ST[n+1])는 제 2 센싱 제어 회로(SCC2)를 제외하고는 제 n 스테이지 회로(ST[n])와 실질적으로 동일한 구성으로 구현될 수 있다.
일 예에 따른 제 n+1 스테이지 회로(ST[n+1])는 제 n 스테이지 회로(ST[n])의 라인 센싱 준비 회로, 제 2 기수 제어 노드(1Qbo), 제 3 기수 제어 노드(1Qbe), 및 기수 메모리 노드(1Qmo)를 공유하는 것을 제외하고는 제 n 스테이지 회로(ST[n])와 실질적으로 동일하므로, 이하의 설명에서는 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략하거나 간략히 한다.
일 예에 따른 제 2 노드 제어 회로(NCC2)는 제 1 내지 제 10 TFT(T1 내지 T10)를 포함할 수 있다. 제 1 내지 제 10 TFT(T1 내지 T10)를 포함하는 제 2 노드 제어 회로(NCC2)는 제 1 내지 제 3 우수 제어 노드(2Qo, 2Qbo, 2Qbe), 및 우수 전압 유지 노드(2Qho)에 연결되는 것을 제외하고는 제 n 스테이지 회로(ST[n])의 제 1 노드 제어 회로(NCC1)와 동일한 구성으로 동일하게 동작하므로, 이에 대한 중복 설명은 생략하거나 간략히 한다.
제 1 내지 제 4 TFT(T1 내지 T4)는 제 2 우수 제어 노드(2Qe)의 전위를 제어 또는 셋업하는 기능을 하므로, 제 2 노드 셋업 회로로 표현될 수 있다.
제 1 TFT(T1)와 제 2 TFT(T2)는 제 1 게이트 고전위 전압(GVdd1)을 전달하는 제 1 게이트 고전위 전압 라인과 제 1 기수 제어 노드(1Qo) 사이에 전기적으로 직렬 접속되고 제 n-2 캐리 신호(CS[n-2])에 응답하여 제 1 우수 제어 노드(2Qe)에 제 1 게이트 고전위 전압(GVdd1)을 충전하도록 구현될 수 있다.
제 3 TFT(T3a, T3b)는 제 2 게이트 고전위 전압(GVdd2)에 따라 턴-온되어 제 1 TFT(T1)와 제 2 TFT(T2) 사이의 제 1 연결 노드(Nc1)에 제 2 게이트 고전위 전압(GVdd2)을 항상 공급함으로써 제 1 TFT(T1)의 오프 전류 및/또는 제 1 우수 제어 노드(2Qe)의 전류 누설을 방지할 수 있다.
제 4 TFT(T4a, T4b)는 제 1 우수 제어 노드(2Qe)의 하이 전압에 따라 턴-온되어 제 1 게이트 고전위 전압(GVdd1)을 제 4 우수 제어 노드(2Qhe)에 공급할 수 있다.
제 5 TFT(T5)와 제 6 TFT(T6)는 제 n+4 캐리 신호(CS[n+4])에 응답하여 제 2 우수 제어 노드(2Qe)와 제 4 우수 제어 노드(2Qhe) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 5 TFT(T5)와 제 6 TFT(T6)는 제 1 우수 방전 회로로 표현될 수 있다.
제 7 TFT(T7)와 제 8 TFT(T8)는 제 2 우수 제어 노드(2Qbo)의 전압에 응답하여 제 1 우수 제어 노드(2Qe)와 제 4 우수 제어 노드(2Qhe) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 7 TFT(T7)와 제 8 TFT(T8)는 제 2 우수 방전 회로로 표현될 수 있다.
제 9 TFT(T9)와 제 10 TFT(T10)는 제 3 우수 제어 노드(2Qbe)의 전압에 응답하여 제 1 우수 제어 노드(2Qe)와 제 4 우수 제어 노드(2Qhe) 각각의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 9 TFT(T9)와 제 10 TFT(T10)는 제 3 우수 방전 회로로 표현될 수 있다.
일 예에 따른 제 2 인버터 회로(IC2)는 제 11 내지 제 15 TFT(T11 내지 T15)를 포함할 수 있다. 제 11 내지 제 15 TFT(T11 내지 T15)를 포함하는 제 2 인버터 회로(IC2)는 제 1 우수 제어 노드(2Qo)와 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)에 연결되는 것을 제외하고는 제 n 스테이지 회로(ST[n])의 제 1 인버터 회로(IC1)와 동일한 구성으로 동일하게 동작하므로, 이에 대한 중복 설명은 생략하거나 간략히 한다.
제 11 TFT(T11a, T11b)는 오프 전류에 의한 누설 전류의 방지를 위해, 제 4 게이트 고전위 전압 라인과 제 2 연결 노드(Nc2) 사이에 전기적으로 직렬 접속된 제 11-1 TFT(T11a) 및 제 11-2 TFT(T11b)를 포함할 수 있다.
제 12 TFT(T12)는 제 2 연결 노드(Nc2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 4 게이트 고전위 전압(GVdde)을 제 2 우수 제어 노드(2Qbo)에 공급할 수 있다.
제 13 TFT(T13)는 제 1 우수 제어 노드(2Qe)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 우수 제어 노드(2Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 14 TFT(T14)는 제 1 우수 제어 노드(2Qe)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 연결 노드(Nc2)의 전위를 제 2 게이트 저전위 전압(GVss2)으로 방전시키거나 리셋시킬 수 있다.
제 15 TFT(T15)는 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 연결 노드(Nc2)의 전위를 제 2 게이트 저전위 전압(GVss2)으로 방전시키거나 리셋시킬 수 있다.
일 예에 따른 제 2 센싱 제어 회로(SCC2)는 제 20 내지 제 22 TFT(T20 내지 T22)를 포함할 수 있다.
제 20 TFT(T20)는 제 1 리셋 신호(RST1)에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 n 스테이지 회로(ST[n])의 제 1 센싱 제어 회로(SCC1)로부터 공급되는 제 1 게이트 고전위 전압(GVdd1)으로 제어하도록 구현될 수 있다.
제 20 TFT(T20)는 하이 전압의 제 1 리셋 신호(RST1)에 따라 턴-온되어 제 n 스테이지 회로(ST[n])의 공유 노드(Ns)를 통해 공급되는 제 1 게이트 고전위 전압(GVdd1)을 제 1 우수 제어 노드(2Qe)에 공급함으로써 제 1 우수 제어 노드(2Qe)에 제 1 게이트 고전위 전압(GVdd1)을 충전하고, 이를 통해 제 1 우수 제어 노드(2Qe)를 활성화시킬 수 있다.
제 21 TFT(T21)와 제 22 TFT(T22)는 발광 표시 장치의 파워 온시 공급되는 표시 패널 온 신호(POS)에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시키도록 구현될 수 있다. 이러한 제 21 TFT(T21)와 제 22 TFT(T22)는 제 2 스테이지 초기화 회로로 표현될 수 있다.
제 21 TFT(T21)는 하이 전압의 표시 패널 온 신호(POS)에 따라 턴-온되어 제 4 우수 제어 노드(2Qhe)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
제 22 TFT(T22)는 하이 전압의 표시 패널 온 신호(POS)에 의해 제 21 TFT(T21)와 함께 동시에 턴-온되어 제 21 TFT(T21)와 제 4 우수 제어 노드(2Qhe)를 통해 공급되는 제 3 게이트 저전위 전압(GVss3)을 제 1 우수 제어 노드(2Qe)에 공급함으로써 제 1 우수 제어 노드(2Qe)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 방전시키거나 리셋시킬 수 있다.
선택적으로, 제 2 센싱 제어 회로(SCC2)는 제 n 스테이지 회로(ST[n])이 생략될 때, 생략될 수 있다.
일 예에 따른 제 2 노드 리셋 회로(NRC2)는 제 23 내지 제 28 TFT(T23 내지 T28)를 포함할 수 있다. 제 23 내지 제 28 TFT(T23 내지 T28)를 포함하는 제 2 노드 리셋 회로(NRC2)는 제 1 우수 제어 노드(2Qo)와 제 2 우수 제어 노드(2Qbo)에 연결되는 것을 제외하고는 제 n 스테이지 회로(ST[n])의 제 1 노드 리셋 회로(NRC1)와 동일한 구성으로 동일하게 동작하므로, 이에 대한 중복 설명은 생략하거나 간략히 한다.
제 23 TFT(T23)는 제 n-4 캐리 신호(CS[n-4])에 응답하여 제 2 우수 제어 노드(2Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 23 TFT(T23)는 제 2-1 리셋 회로로 표현될 수 있다.
제 24 및 제 25 TFT(T24, T25)는 제 5 우수 제어 노드(2Qme)의 전압과 제 1 리셋 신호(RST1)에 응답하여 제 2 우수 제어 노드(2Qbo)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 24 및 제 25 TFT(T24, T25)는 제 2-2 리셋 회로로 표현될 수 있다.
제 26 내지 제 28 TFT(T26, T27, T28)는 센싱 모드에서, 제 4 우수 제어 노드(2Qhe)의 전압과 제 5 우수 제어 노드(2Qme)의 전압 및 제 2 리셋 신호(RST2)에 응답하여 제 1 우수 제어 노드(2Qe)의 전위를 제 3 게이트 저전위 전압(GVss3)으로 제어하도록 구현될 수 있다. 이러한 제 26 내지 제 28 TFT(T26, T27, T28)는 제 4 우수 방전 회로로 표현될 수 있다.
한편, 제 24 내지 제 28 TFT(T24 내지 T28)은 제 2 센싱 제어 회로(SCC2)가 생략될 때, 생략될 수 있다.
제 2 출력 버퍼 회로(OBC2)는 도 10에 도시된 제 2 출력 버퍼 회로(OBC2)이므로, 이에 대한 중복 설명은 생략한다.
도 13은 도 10과 도 12에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로 각각의 입출력 파형을 나타내는 도면이고, 도 14a 내지 도 14g는 도 12에 도시된 제 n 스테이지 회로와 제 n+1 스테이지 회로 각각의 동작 과정을 나타내는 도면들이다. 도 14a 내지 도 14g에서, 굵은 실선은 하이 전압 이상의 전위를 갖는 노드와 턴-온된 TFT를 나타내며, 가는 실선은 로우 전압의 전위를 갖는 노드와 턴-오프된 TFT를 나타낸다. 그리고, 도 13과 도 14a 내지 도 14g를 설명함에 있어서, 제 n 스테이지 회로와 제 n+1 스테이지 회로에 구현된 TFT들에 대한 동작 설명은 도 12에 대한 설명과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
도 10, 도 13 및 도 14a를 참조하면, 본 명세서의 일 예에 따른 표시 모드의 영상 표시 구간(IDP) 중 제 1 표시 기간(td1) 동안, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)와 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe) 각각은 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 응답하는 제 1 게이트 고전위 전압(GVdd1)으로 충전된다.
일 예에 따르면, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 응답하는 제 1 노드 제어 회로(NCC1)의 동작에 따라 제 1 게이트 고전위 전압(GVdd1)으로 충전된다. 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 응답하는 제 1 노드 리셋 회로(NRC1)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다. 이때, 제 n+1 스테이지 회로(ST[n+1])의 제 3 우수 제어 노드(2Qbe)는 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)와 연결되어 있으므로 제 3 게이트 저전위 전압(GVss3)으로 방전된다.
제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 응답하는 제 2 노드 제어 회로(NCC2)의 동작에 따라 제 1 게이트 고전위 전압(GVdd1)으로 충전된다. 제 n+1 스테이지 회로(ST[n+1])의 제 2 우수 제어 노드(2Qbo)는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 응답하는 제 2 노드 리셋 회로(NRC2)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다. 이때, 제 n 스테이지 회로(ST[n])의 제 3 기수 제어 노드(1Qbe)는 제 n+1 스테이지 회로(ST[n+1])의 제 2 우수 제어 노드(2Qbo)와 연결되어 있으므로 제 3 게이트 저전위 전압(GVss3)으로 방전된다.
영상 표시 구간(IDP) 중 제 1 표시 기간(td1)에서, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)에 충전되는 제 1 게이트 고전위 전압(GVdd1)은 제 1 게이트 고전위 전압 라인으로부터 2개의 TFT(T1, T2)를 경유하여 공급되므로, 제 1 기수 제어 노드(1Qo)의 전압 충전 특성이 증가될 수 있다. 이와 마찬가지로, 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)에 충전되는 제 1 게이트 고전위 전압(GVdd1)은 제 1 게이트 고전위 전압 라인으로부터 2개의 TFT(T1, T2)를 경유하여 공급되므로, 제 1 우수 제어 노드(2Qe)의 전압 충전 특성이 증가될 수 있다.
영상 표시 구간(IDP)의 제 1 표시 기간(td1)에서, 제 k 부스팅 쉬프트 클럭(BCLKk)이 제 2 로우 전압으로 유지됨에 따라 제 1 기수 제어 노드(1Qo) 및 제 1 우수 제어 노드(1Qe) 각각에서 부트스트램핑이 발생되지 않기 때문에 제 1 출력 버퍼 회로(OBC1)와 제 2 출력 버퍼 회로(OBC2) 각각의 풀-업 TFT(BTu, ST11, ST12, ST13, ST14, CTu)은 턴-온되지 않고 턴-오프 상태를 유지한다.
영상 표시 구간(IDP)의 제 1 표시 기간(td1)에서, 하이 전압을 갖는 라인 센싱 준비 신호(LSPS)의 라인 센싱 선택 펄스(LSP1)와 하이 전압의 제 n-2 캐리 신호(CS[n-2])가 입력될 수 있다. 이 경우, 제 n 스테이지 회로(ST[n])의 기수 메모리 노드(1Qmo)는 하이 전압을 갖는 라인 센싱 준비 신호(LSPS)의 라인 센싱 선택 펄스(LSP1)와 하이 전압의 제 n-2 캐리 신호(CS[n-2])에 응답하는 제 1 센싱 제어 회로(SCC1)의 동작에 따라 제 1 게이트 고전위 전압(GVdd1)으로 충전된다. 그리고, 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)는 하이 전압의 제 n-2 캐리 신호(CS[n-2])에 응답하는 제 2 노드 제어 회로(NCC2)의 동작에 따라 제 1 게이트 고전위 전압(GVdd1)으로 충전된다. 이에 따라, 제 n 스테이지 회로(ST[n])의 기수 메모리 노드(1Qmo)에 제 1 게이트 고전위 전압(GVdd1)이 충전됨으로써 제 n 스테이지 회로(ST[n]) 또는 제 n+1 스테이지 회로(ST[n+1])에 연결된 게이트 라인에 연결되어 있는 서브 픽셀들에 대한 센싱 준비 동작이 완료될 수 있다.
도 10, 도 13 및 도 14b를 참조하면, 본 명세서의 일 예에 따른 표시 모드의 영상 표시 구간(IDP) 중 제 2 표시 기간(td2) 동안, 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1]) 각각의 제 2 제어 노드(1Qbo, 1Qbo), 제 3 제어 노드(1Qbe, 2Qbe), 전압 유지 노드(1Qho, 2Qhe), 및 메모리 노드(1Qmo, 2Qme) 각각은 제 1 표시 기간(td1)에서의 전압 상태를 그대로 유지한다.
영상 표시 구간(IDP)의 제 2 표시 기간(td2)에서, 제 k 부스팅 쉬프트 클럭(BCLKk)이 제 2 하이 전압으로 입력됨에 따라 제 k 부스팅 쉬프트 클럭(BCLKk)이 제 2 하이 전압과 부스팅 커패시터(Cb) 간의 커플링에 의해 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)와 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe) 각각에서 부트스트랩핑이 발생되고, 제 1 기수 제어 노드(1Qo)와 제 1 우수 제어 노드(2Qe) 각각의 부스팅 전압은 제 n 스테이지 회로(ST[n])와 제 n-1 스테이지 회로(ST[n-1])를 포함하는 스테이지 그룹(STG)에서 출력되는 16개의 스캔 신호(SS[n] 내지 SS[n+15])가 출력되는 기간 이상으로 유지될 수 있다.
제 1 출력 버퍼 회로(OBC1)와 제 2 출력 버퍼 회로(OBC2) 각각의 풀-업 TFT(BTu, ST11, ST12, ST13, ST14, CTu) 각각은 해당하는 제어 노드(1Qo, 2Qe)의 부스팅 전압에 의해 완전히 턴-온된다. 이에 따라, 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1]) 각각의 스캔 출력 회로(SOC1, SOC2)에 입력되는 제 n 내지 제 n+7 스캔 쉬프트 클럭(SCLKn 내지 SCLKn+7) 각각의 제 1 하이 전압이 정해진 순서에 따라 제 n 내지 제 n+7 스캔 신호(SS[n] 내지 SS[n+7])로 출력될 수 있으며, 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1]) 각각의 캐리 출력 회로(COC1, COC2)에 입력되는 제 k 캐리 쉬프트 클럭(CCLKk)의 제 1 하이 전압이 제 2 출력 노드(No5)를 통해 제 n 캐리 신호(CS[n])로 출력될 수 있다. 예를 들어, 제 k 부스팅 쉬프트 클럭(BCLKk)에 따른 제 1 기수 제어 노드(1Qo)와 제 1 우수 제어 노드(2Qe) 각각의 부스팅 최대 전압은 제 1 하이 전압을 갖는 스캔 쉬프트 클럭(SCLKn 내지 SCLKn+7)의 최대 전압 또는 제 1 하이 전압을 갖는 제 k 캐리 쉬프트 클럭(CCLKk)의 최대 전압보다 더 높은 전압 레벨을 가질 수 있으며, 이로 인하여 제 n 내지 제 n+7 스캔 신호(SS[n] 내지 SS[n+7])와 제 n 캐리 신호(CS[n]) 각각은 전압 레벨의 감소 없이 최대 전압 레벨로 출력될 수 있다.
일 예에 따르면, 제 n 스테이지 회로(ST[n])와 제 n-1 스테이지 회로(ST[n-1])는, 도 8에 도시된 바와 같이, 정해진 순서에 따라 총 8개의 스캔 신호(SS[n], SS[n+4], SS[n+1], SS[n+5], SS[n+2], SS[n+6], SS[n+3], SS[n+7])를 비순차 방식으로 출력할 수 있다. 그리고, 제 n 스테이지 회로(ST[n])와 제 n-1 스테이지 회로(ST[n-1])와 함께 동일한 스테이지 그룹(STG)에 그룹화된 제 n+2 스테이지 회로(ST[n+2])와 제 n+3 스테이지 회로(ST[n+3])는 도 8에 도시된 바와 같이, 정해진 순서에 따라 총 8개의 스캔 신호(SS[n+8], SS[n+12], SS[n+9], SS[n+13], SS[n+10], SS[n+14], SS[n+11], SS[n+15])를 비순차 방식으로 출력할 수 있다. 여기서, 비순차 방식은 순차적으로 쉬프트되는 16개의 스캔 신호가 스테이지 그룹(STG)에 그룹화된 4개의 스테이지 회로들 간에 번갈아가며 출력되는 것으로 이해될 수 있다. 예를 들어, 16개의 스캔 신호는 스테이지 그룹(STG)에 그룹화된 4개의 스테이지 회로들 간에 N자 형태로 번갈아가며 출력될 수 있다.
영상 표시 구간(IDP)의 제 2 표시 기간(td2)에서, 데이터 구동 회로부는, 도 7a 내지 도 7d에 도시된 바와 같이, 제 n 스테이지 회로(ST[n])와 제 n-1 스테이지 회로(ST[n-1])를 포함하는 스테이지 그룹(STG)에서 출력되는 16개의 스캔 신호(SS[n] 내지 SS[n+15]) 각각에 동기되는 제 1 내지 제 4 픽셀 데이터 전압(Vdata[P1], Vdata[P2], Vdata[P3], Vdata[P4])을 4 수평 기간 동안 시분할하여 해당하는 데이터 라인에 공급할 수 있다. 따라서, 제 n 내지 제 n+1 수평 라인에 배치되어 있는 서브 픽셀들에 대한 영상 데이터 어드레싱 기간이 수행될 수 있다.
도 10, 도 13 및 도 14c를 참조하면, 본 명세서의 일 예에 따른 표시 모드의 영상 표시 구간(IDP) 중 제 3 표시 기간(td3) 이후, 제 n 스테이지 회로(ST[n])의 기수 메모리 노드(1Qmo)는 충전 상태를 그대로 유지한다.
영상 표시 구간(IDP)의 제 3 표시 기간(td3) 이후, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)와 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe) 각각은 하이 전압의 제 n+4 캐리 신호(CS[n+4])(또는 제 n+3 캐리 신호(CS[n+3]))에 응답하는 노드 제어 회로(NCC1, NCC2)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다.
제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)는 제 1 기수 제어 노드(1Qo)의 방전에 응답하는 제 1 인버터 회로(IC1)의 동작에 따라 제 3 게이트 고전위 전압(GVddo)으로 충전된다. 이에 따라, 제 1 출력 버퍼 회로(OBC1)는 기수 풀-다운 TFT(BTd1, ST21, ST22, ST23, ST24, CTd1) 각각이 제 2 기수 제어 노드(1Qbo)의 충전 전압에 의해 턴-온됨에 따라 제 1 내지 제 5 출력 노드(No1 내지 No5)를 통해 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 스캔 신호(SS[n] 내지 SS[n+3])를 출력한다. 그리고, 제 1 출력 버퍼 회로(OBC1)에 구현된 제 1 노드 부스팅 회로(NBC1)의 부스팅 소스 노드(Nbs)는 제 3 게이트 저전위 전압(GVss3)으로 방전될 수 있다.
이와 동시에, 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)와 연결되어 있는 제 n+1 스테이지 회로(ST[n+1])의 제 3 우수 제어 노드(2Qbe)는 제 3 게이트 고전위 전압(GVddo)으로 충전된다. 이에 따라, 제 2 출력 버퍼 회로(OBC2)는 기수 풀-다운 TFT(BTd2, ST31, ST32, ST33, ST34, CTd2) 각각이 제 3 우수 제어 노드(2Qbe)의 충전 전압에 의해 턴-온됨에 따라 제 1 내지 제 5 출력 노드(No1 내지 No5)를 통해 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 스캔 신호(SS[n+4] 내지 SS[n+7])를 출력한다. 그리고, 제 2 출력 버퍼 회로(OBC2)에 구현된 제 2 노드 부스팅 회로(NBC2)의 부스팅 소스 노드(Nbs)는 제 3 게이트 저전위 전압(GVss3)으로 방전될 수 있다.
선택적으로, 본 명세서의 일 예에 따른 표시 모드의 영상 표시 구간(IDP) 중 제 3 표시 기간(td3) 이후, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)와 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe) 각각의 전압이 리셋된 이후, 블랙 모드의 블랙 표시 구간에서, 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1])는 하이 전압의 제 n-4 캐리 신호(CS[n-4])에 따라 도 14a 내지 도 14c의 표시 기간(td1, td2, td3)과 동일하게 동작하여 블랙 영상을 표시하기 위한 16개의 스캔 신호(SS[n] 내지 SS[n+15])를 추가로 출력할 수 있다.
도 10, 도 13 및 도 14d를 참조하면, 본 명세서의 일 예에 따른 센싱 모드의 센싱 구간(RSP) 중 제 1 센싱 기간(ts1)에서, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)는 하이 전압의 제 1 리셋 신호(RST1)에 응답하는 제 1 센싱 제어 회로(SCC1)의 동작에 따라 제 1 게이트 고전위 전압(GVdd1)으로 충전된다. 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)는 제 1 기수 제어 노드(1Qo)의 충전 전압에 응답하는 제 1 인버터 회로(IC1)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다.
센싱 구간(RSP)의 제 1 센싱 기간(ts1) 동안, 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)는 하이 전압의 제 1 리셋 신호(RST1)에 응답하는 제 2 센싱 제어 회로(SCC2)의 동작에 따라 제 n 스테이지 회로(ST[n])의 공유 노드(Ns)를 통해 공급되는 제 1 게이트 고전위 전압(GVdd1)으로 충전된다. 제 n+1 스테이지 회로(ST[n+1])의 제 2 우수 제어 노드(2Qbo)는 제 1 우수 제어 노드(2Qe)의 충전 전압에 응답하는 제 2 인버터 회로(IC2)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다.
센싱 구간(RSP)의 제 1 센싱 기간(ts1)에서, 제 k 부스팅 쉬프트 클럭(BCLKk)이 제 2 로우 전압으로 유지됨에 따라 제 1 기수 제어 노드(1Qo) 및 제 1 우수 제어 노드(1Qe) 각각에서 부트스트램핑이 발생되지 않기 때문에 제 1 출력 버퍼 회로(OBC1)와 제 2 출력 버퍼 회로(OBC2) 각각의 풀-업 TFT(BTu, ST11, ST12, ST13, ST14, CTu)은 턴-온되지 않고 턴-오프 상태를 유지한다.
도 10, 도 13 및 도 14e를 참조하면, 본 명세서의 일 예에 따른 센싱 모드의 센싱 구간(RSP) 중 제 2 센싱 기간(ts2) 동안, 제 n 스테이지 회로(ST[n])와 제 n+1 스테이지 회로(ST[n+1]) 각각의 제 2 제어 노드(1Qbo, 1Qbo), 제 3 제어 노드(1Qbe, 2Qbe), 전압 유지 노드(1Qho, 2Qhe), 및 메모리 노드(1Qmo, 2Qme) 각각은 제 1 센싱 기간(ts1)에서의 전압 상태를 그대로 유지한다.
센싱 구간(RSP)의 제 2 센싱 기간(ts2)에서, 제 k 부스팅 쉬프트 클럭(BCLKk)이 제 2 하이 전압으로 입력됨에 따라 제 k 부스팅 쉬프트 클럭(BCLKk)이 제 2 하이 전압과 부스팅 커패시터(Cb) 간의 커플링에 의해 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)와 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe) 각각에서 부트스트랩핑이 발생된다.
제 1 출력 버퍼 회로(OBC1)와 제 2 출력 버퍼 회로(OBC2) 각각의 풀-업 TFT(BTu, ST11, ST12, ST13, ST14, CTu) 각각은 해당하는 제어 노드(1Qo, 2Qe)의 부스팅 전압에 의해 완전히 턴-온된다.
제 1 출력 버퍼 회로(OBC1)와 제 2 출력 버퍼 회로(OBC2) 각각의 풀-업 TFT(BTu, ST11, ST12, ST13, ST14, CTu) 각각이 완전히 턴-온된 상태에서, 제 n 스테이지 회로(ST[n])에 공급되는 제 n 내지 제 n+3 스캔 쉬프트 클럭(SCLKn 내지 SCLKn+3) 중 제 n+2 스캔 클럭(SCLKn+2)만이 제 1 하이 전압으로 입력된다. 이에 따라, 제 n 스테이지 회로(ST[n])는 제 3 출력 노드(No3)를 통해 제 1 하이 전압의 제 3 스캔 펄스(SCP3)를 갖는 제 n+2 스캔 신호(SC[n+2])를 출력한다. 따라서, 센싱 구간(RSP)의 제 2 센싱 기간(ts2) 동안 제 n+2 수평 라인에 배치되어 있는 서브 픽셀들에 대한 센싱 데이터 어드레싱 기간이 수행될 수 있다.
센싱 구간(RSP)의 제 2 센싱 기간(ts2) 이후, 제 3 센싱 기간(ts3) 동안, 제 n+2 스캔 신호(SC[n+2])는 제 1 하이 전압을 그대로 유지함으로써 제 n+2 수평 라인에 배치되어 있는 서브 픽셀들의 구동 특성을 센싱하는 샘플링 기간이 수행될 수 있다.
센싱 구간(RSP)의 제 3 센싱 기간(ts3)에서, 제 n+2 스캔 신호(SC[n+2])는 제 1 하이 전압을 그대로 유지함으로써 제 n+2 수평 라인에 배치되어 있는 서브 픽셀들의 발광 상태를 센싱 구간(RSP)의 직전 상태로 복원하는 데이터 복원 기간이 수행될 수 있다.
도 10, 도 13 및 도 14f를 참조하면, 본 명세서의 일 예에 따른 센싱 모드의 센싱 구간(RSP) 중 제 4 센싱 기간(ts4) 동안, 제 n 스테이지 회로(ST[n])의 제 1 기수 제어 노드(1Qo)는 하이 전압의 제 2 리셋 신호(RST2)와 제 5 기수 제어 노드(1Qmo)의 충전 전압에 응답하는 제 1 노드 리셋 회로(NRC1)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다. 따라서, 제 n 수평 라인에 배치되어 있는 서브 픽셀들에 대한 센싱 모드가 해제될 수 있다.
센싱 구간(RSP)의 제 4 센싱 기간(ts4) 동안, 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)는 제 1 기수 제어 노드(1Qo)의 방전 전압에 응답하는 제 1 인버터 회로(IC1)의 동작에 따라 제 3 게이트 고전위 전압(GVddo)으로 충전된다. 이에 따라, 제 1 출력 버퍼 회로(OBC1)는 기수 풀-다운 TFT(BTd1, ST21, ST22, ST23, ST24, CTd1) 각각이 제 2 기수 제어 노드(1Qbo)의 충전 전압에 의해 턴-온됨에 따라 제 1 내지 제 5 출력 노드(No1 내지 No5)를 통해 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 스캔 신호(SS[n] 내지 SS[n+3])를 출력한다. 그리고, 제 1 출력 버퍼 회로(OBC1)에 구현된 제 1 노드 부스팅 회로(NBC1)의 부스팅 소스 노드(Nbs)는 제 3 게이트 저전위 전압(GVss3)으로 방전될 수 있다.
센싱 구간(RSP)의 제 5 센싱 기간(ts5) 동안, 제 n+1 스테이지 회로(ST[n+1])의 제 1 우수 제어 노드(2Qe)는 하이 전압의 제 2 리셋 신호(RST2)와 제 5 기수 제어 노드(1Qmo)의 충전 전압에 응답하는 제 2 노드 리셋 회로(NRC2)의 동작에 따라 제 3 게이트 저전위 전압(GVss3)으로 방전된다. 제 n+1 스테이지 회로(ST[n+1])의 제 3 우수 제어 노드(2Qbe)는 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(2Qbo)와 연결되어 있으므로 제 3 게이트 고전위 전압(GVddo)으로 충전된다. 이에 따라, 제 2 출력 버퍼 회로(OBC2)는 기수 풀-다운 TFT(BTd2, ST31, ST32, ST33, ST34, CTd2) 각각이 제 3 우수 제어 노드(2Qbe)의 충전 전압에 의해 턴-온됨에 따라 제 1 내지 제 5 출력 노드(No1 내지 No5)를 통해 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 스캔 신호(SS[n+4] 내지 SS[n+7])를 출력한다. 그리고, 제 2 출력 버퍼 회로(OBC2)에 구현된 제 2 노드 부스팅 회로(NBC2)의 부스팅 소스 노드(Nbs)는 제 3 게이트 저전위 전압(GVss3)으로 방전될 수 있다.
도 10, 도 13 및 도 14g를 참조하면, 본 명세서의 일 예에 따른 센싱 모드 이후의 표시 모드의 시작 시점에서, 제 n 스테이지 회로(ST[n])의 제 5 기수 제어 노드(1Qmo)는 라인 센싱 준비 신호(LSPS)의 하이 전압을 갖는 라인 센싱 해제 펄스(LSP2)에 응답하는 제 1 센싱 제어 회로(SCC1)의 동작에 따라 제 n-2 캐리 신호(CS[n-2])의 로우 전압으로 충전되거나 방전된다. 그리고, 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)는 제 3 게이트 고전위 전압(GVddo)으로 충전된 상태를 유지한다. 이에 따라, 제 1 출력 버퍼 회로(OBC1)는 기수 풀-다운 TFT(BTd1, ST21, ST22, ST23, ST24, CTd1) 각각이 제 2 기수 제어 노드(1Qbo)의 충전 전압에 의해 턴-온됨에 따라 제 1 내지 제 5 출력 노드(No1 내지 No5)를 통해 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 스캔 신호(SS[n] 내지 SS[n+3])를 출력한다. 그리고, 제 1 출력 버퍼 회로(OBC1)에 구현된 제 1 노드 부스팅 회로(NBC1)의 부스팅 소스 노드(Nbs)는 제 3 게이트 저전위 전압(GVss3)으로 방전될 수 있다.
이와 동시에, 제 n 스테이지 회로(ST[n])의 제 2 기수 제어 노드(1Qbo)와 연결되어 있는 제 n+1 스테이지 회로(ST[n+1])의 제 3 우수 제어 노드(2Qbe)는 제 3 게이트 고전위 전압(GVddo)으로 충전된다. 이에 따라, 제 2 출력 버퍼 회로(OBC2)는 기수 풀-다운 TFT(BTd2, ST31, ST32, ST33, ST34, CTd2) 각각이 제 3 우수 제어 노드(2Qbe)의 충전 전압에 의해 턴-온됨에 따라 제 1 내지 제 5 출력 노드(No1 내지 No5)를 통해 제 1 게이트 저전위 전압(GVss1)에 대응되는 로우 전압의 스캔 신호(SS[n+4] 내지 SS[n+7])를 출력한다. 그리고, 제 2 출력 버퍼 회로(OBC2)에 구현된 제 2 노드 부스팅 회로(NBC2)의 부스팅 소스 노드(Nbs)는 제 3 게이트 저전위 전압(GVss3)으로 방전될 수 있다.
도 15a 및 도 15b는 본 명세서의 일 예와 비교 예에 따른 제 1 제어 노드와 스캔 신호의 출력 파형을 비교하여 나타낸 도면이다.
도 15a를 참조하면, 비교 예는 제 1 제어 노드에 부트스트랩핑을 발생시키기 위한 스캔 쉬프트 클럭(SCLK)을 이용하였다. 이에 따라, 비교 예는 스캔 쉬프트 클럭(SCLK)의 최대 전압 레벨(Vsclk_max) 보다 낮은 전압 레벨(Vcl_max)을 갖는 스캔 신호(SS)를 출력하는 것을 확인할 수 있다. 특히, 비교 예에 따른 제어 노드의 최대 부스팅 전압(Vq_max)은 스캔 쉬프트 클럭(SCLK)의 최대 전압 레벨(Vsclk_max)보다 낮은 전압 레벨을 가짐으로써 복수의 스캔 신호(SS) 각각의 최대 전압 레벨(Vscan)이 감소한다는 것을 알 수 있다.
도 15b를 참조하면, 본 명세서의 일 예는 제 1 제어 노드에 부트스트랩핑을 발생시키기 위한 별도의 부스팅 쉬프트 클럭을 이용하였다. 부스팅 쉬프트 클럭은 스캔 쉬프트 클럭의 트랜지션에 영향을 받지 않으면서 스캔 쉬프트 클럭보다 더 높은 전압 레벨을 가지므로, 제어 노드의 최대 부스팅 전압(Vq_max)은 스캔 쉬프트 클럭(SCLK)의 최대 전압 레벨(Vsclk_max) 보다 더 높은 전압 레벨을 가짐으로써 복수의 스캔 신호(SS) 각각이 최대 전압 레벨(Vscan_max)을 가지는 것을 알 수 있다.
따라서, 본 명세서의 일 예는 하나의 스테이지에서 복수의 스캔 신호를 순차적으로 출력할 때, 복수의 스캔 신호 각각의 최대 전압 레벨이 저하되거나 감소되는 것을 방지할 수 있다.
본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 일 예에 따른 게이트 구동 회로는 제 1 내지 제 m 스테이지 회로를 포함하며, 제 1 내지 제 m 스테이지 회로 각각은 제 1 제어 노드와 제 2 제어 노드 각각의 전압을 제어하는 로직 회로부, 부스팅 쉬프트 클럭에 따라 제어 노드의 전압을 부스팅시키는 노드 부스팅 회로, 제 1 제어 노드의 부스팅 전압에 응답하여 제 1 내지 i(i는 3 이상의 자연수) 스캔 쉬프트 클럭 각각을 제 1 내지 i 스캔 신호로 출력하는 스캔 출력 회로, 및 제 1 제어 노드의 부스팅 전압에 응답하여 캐리 쉬프트 클럭을 캐리 신호로 출력하는 캐리 출력 회로를 포함할 수 있다.
본 명세서의 일 예에 따른 표시 장치는 복수의 데이터 라인, 제 1 내지 제 i 게이트 라인을 갖는 제 1 내지 제 m 게이트 라인 그룹, 및 상기 제 1 내지 제 m 게이트 라인 그룹 내에서 각기 다른 게이트 라인에 연결되고 하나의 데이터 라인에 공통적으로 연결된 제 1 내지 제 i 서브 픽셀을 갖는 복수의 단위 픽셀을 포함하는 표시 패널, 상기 제 1 내지 제 m 복수의 게이트 라인 그룹에 연결된 제 1 내지 제 m 스테이지 회로를 포함하는 게이트 구동 회로부, 상기 제 1 내지 제 i 서브 픽셀 각각에 해당하는 데이터 전압을 상기 복수의 데이터 라인 각각에 순차적으로 공급하는 데이터 구동 회로부, 및 상기 제 1 내지 제 i 서브 픽셀의 구동 순서에 맞는 서브 픽셀 데이터를 상기 데이터 구동 회로부에 제공하고 상기 게이트 구동 회로부와 상기 데이터 구동 회로부 각각의 구동 타이밍을 제어하는 타이밍 제어부를 포함하며, 게이트 구동 회로부는 제 1 내지 제 m 스테이지 회로를 갖는 게이트 구동 회로를 포함하며, 제 1 내지 제 m 스테이지 회로 각각은 제 1 제어 노드와 제 2 제어 노드 각각의 전압을 제어하는 로직 회로부, 부스팅 쉬프트 클럭에 따라 제어 노드의 전압을 부스팅시키는 노드 부스팅 회로, 제 1 제어 노드의 부스팅 전압에 응답하여 제 1 내지 i(i는 3 이상의 자연수) 스캔 쉬프트 클럭 각각을 제 1 내지 i 스캔 신호로 출력하는 스캔 출력 회로, 및 제 1 제어 노드의 부스팅 전압에 응답하여 캐리 쉬프트 클럭을 캐리 신호로 출력하는 캐리 출력 회로를 포함할 수 있다.
본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치는 표시 패널 및 표시 패널에 내장된 게이트 구동 회로부를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 패널 300: 타이밍 제어부
500: 게이트 구동 회로부 510: 게이트 구동 회로
700: 데이터 구동 회로부
500: 게이트 구동 회로부 510: 게이트 구동 회로
700: 데이터 구동 회로부
Claims (23)
- 제 1 내지 제 m 스테이지 회로를 포함하며,
제 1 내지 제 m 스테이지 회로 각각은,
제 1 제어 노드와 제 2 제어 노드 각각의 전압을 제어하는 로직 회로부;
부스팅 쉬프트 클럭에 따라 상기 제어 노드의 전압을 부스팅시키는 노드 부스팅 회로;
상기 제 1 제어 노드의 부스팅 전압에 응답하여 제 1 내지 i(i는 3 이상의 자연수) 스캔 쉬프트 클럭 각각을 제 1 내지 i 스캔 신호로 출력하는 스캔 출력 회로; 및
상기 제 1 제어 노드의 부스팅 전압에 응답하여 캐리 쉬프트 클럭을 캐리 신호로 출력하는 캐리 출력 회로를 포함하는, 게이트 구동 회로. - 제 1 항에 있어서,
상기 부스팅 쉬프트 클럭에 따른 상기 제어 노드의 부스팅 최대 전압은 상기 스캔 쉬프트 클럭의 최대 전압 또는 상기 캐리 쉬프트 클럭의 최대 전압보다 높은, 게이트 구동 회로. - 제 1 항에 있어서,
상기 부스팅 쉬프트 클럭의 전압 스윙 폭은 상기 캐리 쉬프트 클럭의 전압 스윙 폭보다 큰, 게이트 구동 회로. - 제 1 항에 있어서,
상기 제 1 내지 i 스캔 쉬프트 클럭 각각은 제 1 기간의 제 1 하이 전압과 제 2 기간의 제 1 로우 전압을 가지며,
상기 부스팅 쉬프트 클럭은 상기 제 1 기간과 다른 제 3 기간의 제 2 하이 전압 및 상기 제 2 기간과 다른 제 4 기간의 제 2 로우 전압을 가지며,
상기 부스팅 쉬프트 클럭의 제 3 기간은 상기 제 1 내지 i 스캔 쉬프트 클럭 각각의 제 1 기간과 중첩된, 게이트 구동 회로. - 제 4 항에 있어서,
상기 부스팅 쉬프트 클럭의 하이 전압은 상기 스캔 쉬프트 클럭의 하이 전압보다 높은, 게이트 구동 회로. - 제 1 항에 있어서,
상기 캐리 쉬프트 클럭은 제 1 하이 전압과 제 1 로우 전압 사이에서 스윙하고,
상기 부스팅 쉬프트 클럭은 제 2 하이 전압과 제 2 로우 전압 사이에서 스윙하며,
상기 부스팅 쉬프트 클럭의 제 2 하이 전압은 상기 캐리 쉬프트 클럭의 제 1하이 전압보다 높은, 게이트 구동 회로. - 제 1 항에 있어서,
상기 노드 부스팅 회로는,
상기 부스팅 쉬프트 클럭을 입력 받고 상기 제 1 제어 노드의 전압에 따라 스위칭되는 부스팅 풀-업 박막 트랜지스터;
상기 부스팅 풀-업 박막 트랜지스터의 소스 전극에 연결되고 상기 제 2 제어 노드의 전압에 따라 스위칭되는 부스팅 풀-다운 박막 트랜지스터; 및
상기 부스팅 풀-업 박막 트랜지스터의 게이트 전극과 소스 전극 사이에 구현된 커패시터를 포함하는, 게이트 구동 회로. - 제 1 항에 있어서,
상기 스캔 출력 회로는,
상기 제 1 제어 노드의 전압에 따라 스위칭되어 제 1 내지 i 스캔 출력 노드 각각을 통해 제 1 내지 i 스캔 쉬프트 클럭 각각을 상기 제 1 내지 i 스캔 신호 각각으로 출력하는 제 1 내지 i 스캔 풀-업 박막 트랜지스터; 및
상기 제 2 제어 노드의 전압에 따라 스위칭되어 제 1 내지 i 스캔 출력 노드 각각을 통해 게이트 저전위 전압을 개별적으로 출력하는 제 1 내지 i 스캔 풀-다운 박막 트랜지스터를 포함하는, 게이트 구동 회로. - 제 1 항에 있어서,
상기 캐리 출력 회로는,
상기 제 1 제어 노드의 전압에 따라 스위칭되어 캐리 출력 노드를 통해 캐리제 1 클럭을 상기 캐리 신호로 출력하는 캐리 풀-업 박막 트랜지스터; 및
상기 제 2 제어 노드의 전압에 따라 스위칭되어 캐리 출력 노드를 통해 게이트 저전위 전압을 출력하는 캐리 풀-다운 스캔 박막 트랜지스터를 포함하는, 게이트 구동 회로. - 제 1 항에 있어서,
제 1 내지 제 m 스테이지 회로 각각은 제 3 제어 노드와 메모리 노드를 더 포함하며,
상기 로직 회로부는,
제 1 전단 캐리 신호에 기초하여 상기 제 1 내지 제 3 제어 노드 각각의 전압을 제어하는 노드 제어 회로;
상기 제 1 제어 노드의 전압에 따라 상기 제 2 제어 노드의 전압을 제어하는 인터버 회로;
라인 센싱 준비 신호와 제 2 전단 캐리 신호 및 제 1 리셋 신호에 기초하여 상기 메모리 노드의 전압을 제어하는 센싱 제어 회로; 및
상기 제 1 전단 캐리 신호와 상기 메모리 노드의 전압 및 상기 제 1 리셋 신호에 기초하여 상기 제 2 제어 노드의 전압을 게이트 저전위 전압으로 리셋시키는 노드 리셋 회로를 포함하는, 게이트 구동 회로. - 제 10 항에 있어서,
상기 제 1 내지 제 m 스테이지 회로 중 제 n 스테이지 회로에 구현된 상기 제 2 제어 노드는 제 n+1 스테이지 회로에 구현된 상기 제 3 제어 노드와 전기적으로 연결되며,
상기 제 n 스테이지 회로에 구현된 상기 제 3 제어 노드는 상기 제 n+1 스테이지 회로에 구현된 상기 제 2 제어 노드와 전기적으로 연결된, 게이트 구동 회로. - 제 11 항에 있어서,
상기 제 n 스테이지 회로의 인버터 회로는 상기 제 n+1 스테이지 회로의 상기 제 1 제어 노드의 전압에 따라 상기 제 n 스테이지 회로의 제 2 제어 노드의 전압을 추가로 제어하며,
상기 제 n+1 스테이지 회로의 인버터 회로는 상기 제 n 스테이지 회로의 상기 제 1 제어 노드의 전압에 따라 상기 제 n+1 스테이지 회로의 제 2 제어 노드의 전압을 추가로 제어하는, 게이트 구동 회로. - 제 11 항에 있어서,
상기 제 n 스테이지 회로의 노드 리셋 회로는 상기 제 1 리셋 신호와 상기 메모리 노드의 전압에 응답하여 상기 제 n 스테이지 회로의 제 1 제어 노드의 전압을 상기 게이트 저전위 전압으로 방전시키며, 제 2 리셋 신호와 상기 메모리 노드의 전압에 응답하여 상기 제 n 스테이지 회로의 제 1 제어 노드의 전압을 상기 게이트 저전위 전압으로 방전시키는, 게이트 구동 회로. - 제 11 항에 있어서,
상기 제 n 스테이지 회로의 센싱 제어 회로는 상기 라인 센싱 준비 신호와 상기 제 2 전단 캐리 신호에 응답하여 상기 메모리 노드의 전압을 상기 제 2 전단 캐리 신호의 전압으로 제어하고, 상기 메모리 노드의 전압에 따라 제 1 게이트 고전위 전압을 공유 노드로 출력하며,
상기 제 n+1 스테이지 회로의 센싱 제어 회로는 상기 제 n 스테이지 회로의 상기 메모리 노드와 전기적으로 연결되고, 상기 제 1 리셋 신호에 따라 스위칭되어 상기 제 n 스테이지 회로의 공유 노드를 통해 공급되는 상기 제 1 게이트 고전위 전압을 상기 제 n+1 스테이지 회로의 제 1 제어 노드에 공급하는, 게이트 구동 회로. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 제 1 내지 제 m 스테이지 회로 각각은 각 프레임 기간의 수직 액티브 구간에서 상기 스캔 신호와 상기 캐리 신호 각각을 순차적으로 출력하며,
상기 제 1 내지 제 m 스테이지 회로 중 어느 하나는 상기 각 프레임 기간의 수직 블랭크 구간에서 상기 스캔 신호를 출력하는, 게이트 구동 회로. - 복수의 데이터 라인, 상기 복수의 데이터 라인과 교차하는 복수의 게이트 라인, 및 인접한 데이터 라인과 인접한 게이트 라인에 연결된 복수의 서브 픽셀을 포함하는 표시 패널; 및
상기 복수의 게이트 라인 중 i개의 게이트 라인 단위로 정해진 순서에 해당되는 스캔 신호를 출력하는 제 1 내지 제 m 스테이지 회로를 포함하는 게이트 구동 회로부;
상기 복수의 데이터 라인 각각에 연결된 데이터 구동 회로부; 및
상기 게이트 구동 회로부와 상기 데이터 구동 회로부 각각의 구동 타이밍을 제어하는 타이밍 제어부를 포함하며,
상기 게이트 구동 회로부는 청구항 1 내지 청구항 14 중 어느 한 항의 게이트 구동 회로를 포함하는, 표시 장치. - 복수의 데이터 라인, 제 1 내지 제 i 게이트 라인을 갖는 제 1 내지 제 m 게이트 라인 그룹, 및 상기 제 1 내지 제 m 게이트 라인 그룹 내에서 각기 다른 게이트 라인에 연결되고 하나의 데이터 라인에 공통적으로 연결된 제 1 내지 제 i 서브 픽셀을 갖는 복수의 단위 픽셀을 포함하는 표시 패널;
상기 제 1 내지 제 m 복수의 게이트 라인 그룹에 연결된 제 1 내지 제 m 스테이지 회로를 포함하는 게이트 구동 회로부;
상기 제 1 내지 제 i 서브 픽셀 각각에 해당하는 데이터 전압을 상기 복수의 데이터 라인 각각에 순차적으로 공급하는 데이터 구동 회로부; 및
상기 제 1 내지 제 i 서브 픽셀의 구동 순서에 맞는 서브 픽셀 데이터를 상기 데이터 구동 회로부에 제공하고 상기 게이트 구동 회로부와 상기 데이터 구동 회로부 각각의 구동 타이밍을 제어하는 타이밍 제어부를 포함하며,
상기 게이트 구동 회로부는 청구항 1 내지 청구항 14 중 어느 한 항의 게이트 구동 회로를 포함하는, 표시 장치. - 제 17 항에 있어서,
상기 제 1 내지 제 m 스테이지 회로는 서로 이웃하는 i개의 스테이지 회로를 갖는 n(n는 m/i)개의 스테이지 그룹으로 그룹화되며,
상기 i개의 스테이지 회로 각각은 상기 제 1 내지 제 i 스캔 신호를 순차적으로 출력하며,
상기 i개의 스테이지 회로 중 j(j는 1 내지 i-1)번째 스테이지 회로로부터 출력되는 k(k는 1 내지 i)번째 스캔 신호는 제 j+1 스테이지 회로로부터 출력되는 k번째 스캔 신호보다 앞서는, 표시 장치. - 제 18 항에 있어서,
상기 제 1 내지 제 i 스캔 신호는 서로 비중첩되고,
상기 스테이지 그룹으로부터 순차적으로 출력되는 스캔 신호들은 서로 중첩된, 표시 장치. - 제 18 항에 있어서,
상기 데이터 구동 회로부는 상기 제 1 내지 제 i 스캔 신호 각각과 동기되고 각기 다른 색을 표시하기 위한 제 1 내지 제 i 데이터 전압을 출력하며,
상기 제 1 내지 제 i 데이터 전압 중 k번째 데이터 전압은 k번째 서브 픽셀에 공급되는, 표시 장치. - 제 18 항에 있어서,
상기 표시 패널은 상기 제 1 내지 제 m 게이트 라인 그룹과 교차하고 상기 데이터 구동 회로부에 연결된 복수의 레퍼런스 라인을 더 포함하며,
상기 타이밍 제어부는 상기 표시 패널을 표시 모드와 센싱 모드로 제어하며,
상기 게이트 구동 회로부는 상기 센싱 모드에서 상기 게이트 라인들 중 어느 하나에 상기 스캔 신호를 공급하며,
상기 데이터 구동 회로부는 상기 센싱 모드에서 상기 스캔 신호와 동기되는 센싱 데이터 전압을 상기 복수의 데이터 라인에 공급하고 상기 복수의 레퍼런스 라인을 통해 상기 서브 픽셀의 구동 특성을 센싱하는, 표시 장치. - 제 21 항에 있어서,
상기 타이밍 제어부는 상기 표시 모드를 영상 표시 구간과 블랙 표시 구간으로 제어하며,
상기 게이트 구동 회로부는 상기 블랙 표시 구간에서 상기 게이트 라인들에 상기 스캔 신호를 공급하며,
상기 데이터 구동 회로부는 상기 블랙 표시 구간에서 상기 스캔 신호와 동기되는 블랙 데이터 전압을 상기 복수의 데이터 라인에 공급하는, 표시 장치. - 제 21 항에 있어서,
상기 복수의 단위 픽셀 각각은 상기 영상 표시 구간에서 영상을 표시하며 상기 블랙 표시 구간에서 블랙 영상을 표시하는, 표시 장치.
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| A201 | Request for examination | ||
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