KR20230102215A - 발광표시장치 - Google Patents

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KR20230102215A
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gate
signal
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백록담
박정민
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Abstract

본 발명의 목적은, 센싱기간의 1프레임 기간에 적어도 두 개의 게이트 라인들에 연결된 픽셀들을 센싱할 수 있는, 발광표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 발광표시장치는, 게이트 라인들이 구비된 발광표시패널, 상기 게이트 라인들로 게이트 신호들을 공급하는 게이트 드라이버 및 상기 게이트 드라이버를 제어하는 제어부를 포함하고, 상기 게이트 드라이버는 스테이지들을 포함하고, 상기 스테이지들 각각은, 적어도 두 개의 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 신호 출력부, 상기 신호 출력부를 제어하는 신호 제어부 및 센싱 선택 기간에 선택신호를 저장하며, 센싱 진행 기간에 상기 선택신호를 이용해 상기 신호 출력부를 제어하는 센싱 선택부를 포함하고, 상기 센싱 선택 기간에 적어도 두 개의 스테이지들에 구비된 상기 센싱 선택부들에 상기 선택신호가 저장된다.

Description

발광표시장치{LIGHT EMITTING DISPLAY APPARATUS}
본 발명은 발광표시장치에 관한 것이다.
발광표시장치는 발광소자를 이용하여 영상을 출력한다. 발광표시장치가 지속적으로 사용되면 발광소자를 구동하는 구동 트랜지스터가 열화되고, 이에 따라, 구동 트랜지스터의 문턱전압이 변경되며, 따라서, 영상의 품질이 저하될 수 있다.
문턱전압의 변경을 보상하기 위해, 영상이 표시되는 표시기간에는, 다양한 보상 방법들을 이용되고 있다.
또한, 발광표시장치가 턴온된 후 표시기간이 시작되기 전 또는 표시기간이 종료된 후 발광표시장치가 턴오프되기 전에, 발광표시장치는 모든 픽셀들에 구비된 구동 트랜지스터들의 문턱전압들을 센싱하여 저장한다.
발광표시장치는 저장된 문턱전압들을 이용하여 표시기간에 입력영상데이터들을 보상할 수 있다. 이에 따라, 구동 트랜지스터들의 문턱전압들이 변경되더라도, 발광표시장치에서는 정상적인 영상이 출력될 수 있다.
그러나, 종래에는 센싱기간이 시작된 후, 1프레임 기간에 하나의 게이트 라인에 연결된 픽셀들이 센싱된다. 따라서, 발광표시장치에 구비된 모든 픽셀들에 대해 센싱이 이루어지기 위해서는 많은 기간이 요구된다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 센싱기간의 1프레임 기간에 적어도 두 개의 게이트 라인들에 연결된 픽셀들을 센싱할 수 있는, 발광표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시장치는, 게이트 라인들이 구비된 발광표시패널, 상기 게이트 라인들로 게이트 신호들을 공급하는 게이트 드라이버 및 상기 게이트 드라이버를 제어하는 제어부를 포함하고, 상기 게이트 드라이버는 스테이지들을 포함하고, 상기 스테이지들 각각은, 적어도 두 개의 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 신호 출력부, 상기 신호 출력부를 제어하는 신호 제어부 및 센싱 선택 기간에 선택신호를 저장하며, 센싱 진행 기간에 상기 선택신호를 이용해 상기 신호 출력부를 제어하는 센싱 선택부를 포함하고, 상기 센싱 선택 기간에 적어도 두 개의 스테이지들에 구비된 상기 센싱 선택부들에 상기 선택신호가 저장된다.
구동 트랜지스터들의 문턱전압들을 센싱하기 위한 센싱동작은 발광표시장치가 턴온된 후 표시기간이 시작되기 전에 수행될 수 있으며, 또는 표시기간이 종료되고 발광표시장치가 턴오프되기 전에 수행될 수 있다.
본 발명에 의하면, 적어도 두 개의 게이트 라인들에 대응되는 구동 트랜지스터들의 문턱전압들이 1프레임 기간에 센싱될 수 있다. 따라서, 발광표시장치에 구비된 모든 구동 트랜지스터들의 문턱전압들이 신속하게 센싱될 수 있다.
따라서, 발광표시장치가 턴온된 후 표시기간이 시작될 때까지의 기간이 단축될 수 있으며, 이에 따라, 사용자는 종래보다 빨리 영상을 확인할 수 있다.
또한, 표시기간이 종료된 후 발광표시장치가 턴오프될 때 까지의 기간이 단축될 수 있으며, 이에 따라, 발광표시장치의 전력소비량이 감소될 수 있다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 3은 본 발명에 따른 발광표시장치에 적용되는 제어부의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 발광표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도.
도 5는 본 발명에 따른 발광표시장치에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 6은 본 발명에 따른 발광표시장치에 적용되는 스테이지의 구성을 구체적으로 나타낸 예시도.
도 7은 본 발명에 따른 발광표시장치에 적용되는 두 개의 스테이지들을 나타낸 예시도.
도 8은 본 발명에 따른 발광표시장치에 적용되는 신호들의 파형들을 나타낸 예시도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도이고, 도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이고, 도 3은 본 발명에 따른 발광표시장치에 적용되는 제어부의 구성을 나타낸 예시도이며, 도 4는 본 발명에 따른 발광표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도이다.
본 발명에 따른 발광표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 모니터 등이 될 수 있다.
본 발명에 따른 발광표시장치는, 도 1에 도시된 바와 같이, 영상이 출력되는 표시영역(120)과 표시영역 외곽에 구비된 비표시영역(130)을 포함하는 발광표시패널(100), 발광표시패널의 표시영역(120)에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호를 공급하는 게이트 드라이버(200), 발광표시패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300), 게이트 드라이버(200)와 데이터 드라이버(300)의 구동을 제어하는 제어부(400) 및 제어부와 게이트 드라이버와 데이터 드라이버와 발광표시패널에 전원을 공급하는 전원 공급부(500)를 포함한다.
우선, 발광표시패널(100)은 표시영역(120) 및 비표시영역(130)을 포함한다. 표시영역(120)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비된다. 따라서, 표시영역(120)에서는 영상이 출력된다. g 및 d는 자연수이다. 비표시영역(130)은 표시영역(120)의 외곽을 감싸고 있다.
표시패널(100)에 구비되는 픽셀(110)은 도 2에 도시된 바와 같이, 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함하는 픽셀구동회로(PDC) 및 발광소자(ED)를 포함하는 발광부를 포함할 수 있다.
구동 트랜지스터(Tdr)의 제1 단자는 고전압(EVDD)이 공급되는 고전압 공급 라인(PLA)과 연결되어 있으며, 구동 트랜지스터(Tdr)의 제2 단자는 발광소자(ED)와 연결되어 있다.
스위칭 트랜지스터(Tsw1)의 제1 단자는 데이터 라인(DL)과 연결되어 있고, 스위칭 트랜지스터(Tsw1)의 제2 단자는 구동 트랜지스터(Tdr)의 게이트와 연결되어 있으며, 스위칭 트랜지스터(Tsw1)의 게이트는 게이트 라인(GL)과 연결되어 있다.
데이터 라인(DL)으로는 데이터 전압(Vdata)이 공급되며, 게이트 라인(GL)으로는 게이트 신호(GS)가 공급된다.
구동 트랜지스터의 문턱전압 또는 이동도를 측정하기 위해, 센싱 트랜지스터(Tsw2)가 구비될 수 있다. 센싱 트랜지스터(Tsw2)의 제1 단자는 구동 트랜지스터(Tdr)의 제2 단자와 발광소자(ED)에 연결되어 있고, 센싱 트랜지스터(Tsw2)의 제2 단자는 기준전압(Vref)이 공급되는 센싱 라인(SL)과 연결되어 있으며, 센싱 트랜지스터(Tsw2)의 게이트는 센싱제어신호(SS)가 공급되는 센싱제어라인(SCL)과 연결되어 있다.
센싱라인(SL)은 데이터 드라이버(300)에 연결될 수 있으며, 데이터 드라이버(300)를 통해 전원 공급부(500)와 연결될 수도 있다. 즉, 전원 공급부(500)로부터 공급된 기준전압(Vref)은 센싱라인(SL)을 통해 픽셀들로 공급될 수 있으며, 픽셀들로부터 센싱라인(SL)을 통해 전송된 센싱신호들은 데이터 드라이버(300)에서 처리될 수 있다.
본 발명에 적용되는 픽셀(110)의 구조는 도 2에 도시된 구조에 한정되는 것은 아니다. 따라서, 픽셀(110)의 구조는 다양한 형태로 변경될 수 있다.
그러나, 이하에서는, 설명의 편의를 위해, 도 2에 도시된 픽셀을 포함하는 발광표시장치가 본 발명의 예로서 설명된다.
다음, 제어부(400)는, 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬할 수 있으며, 데이터 드라이버(300) 및 게이트 드라이버(200)로 공급될 데이터 제어신호(DCS)들 및 게이트 제어신호(GCS)들을 생성할 수 있다.
이를 위해, 제어부(400)는, 도 3에 도시된 바와 같이, 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 영상데이터(Data)들을 생성하며 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 타이밍 동기신호(TSS)를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 타이밍 동기신호와 외부 시스템으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 데이터 정렬부와 제어신호 생성부로 전송하기 위한 입력부(410), 및 데이터 정렬부에서 생성된 영상데이터(Data)들과 제어신호 생성부에서 생성된 데이터 제어신호들(DCS)을 데이터 드라이버(300)로 공급하고 제어신호 생성부에서 생성된 게이트 제어신호(GCS)들을 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함할 수 있다. 제어부(400)에는 각종 정보들을 저장할 수 있는 저장부(450)가 포함될 수 있다.
외부 시스템은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 예를 들어, 전자장치가 텔레비전(TV)인 경우, 외부 시스템은 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신할 수 있으며, 수신된 영상정보를 제어부(400)로 전송할 수 있다. 이 경우, 영상정보는 입력 영상데이터들이 될 수 있다.
다음, 전원 공급부(500)는 다양한 전원들을 생성하며, 생성된 전원들을 제어부(400), 게이트 드라이버(200), 데이터 드라이버(300) 및 발광표시패널(100)로 공급한다.
다음, 데이터 드라이버(300)는 발광표시패널(100)에 부착되는 칩온필름에 구비되거나, 발광표시패널(100)에 직접 장착될 수 있다.
데이터 드라이버(300)는 영상이 표시되는 표시기간에는 데이터 라인들(DL1 to DLd)로 데이터 전압(Vdata)들을 공급한다.
데이터 드라이버(300)는 센싱기간에는 센싱라인(SL)을 통해 수신된 센싱신호를 디지털 형태의 센싱데이터로 변환하며, 센싱데이터를 제어부(400)로 전송한다. 센싱신호는 구동 트랜지스터(Tdr)의 특성과 관련된 신호일 수도 있으며, 또는 발광소자(ED)의 특성과 관련된 신호일 수도 있다.
즉, 센싱기간에는 구동 트랜지스터(Tdr)의 문턱전압, 구동 트랜지스터(Tdr)의 이동도 또는 발광소자(ED)를 흐르는 전류 등이 센싱될 수 있다.
여기서, 센싱기간은 발광표시장치가 턴온된 후부터 표시기간이 시작될 때가지의 기간일 수도 있으며, 또는 표시기간이 종료된 후부터 발광표시장치가 턴오프될 때까지의 기간일 수도 있다.
발광표시장치가 턴온된다는 것은 발광표시장치를 구성하는 제어부(400), 게이트 드라이버(200), 데이터 드라이버(300) 및 전원 공급부(500)에 전원이 공급되어, 제어부(400), 게이트 드라이버(200), 데이터 드라이버(300) 및 전원 공급부(500)가 구동되는 것을 의미한다. 발광표시장치가 턴온되어 제어부(400), 게이트 드라이버(200), 데이터 드라이버(300) 및 전원 공급부(500)가 정상적으로 구동되면, 표시기간이 시작될 수 있으며, 이에 따라, 발광표시패널(100)로부터 영상이 출력될 수 있다.
발광표시장치가 턴오프된다는 것은 발광표시장치에 최소한의 전원만 공급되는 것을 의미한다. 예를 들어, 발광표시장치가 턴오프되면, 전원 공급부(500)를 통해 제어부(400)로만 전원이 공급되어, 발광표시장치의 최소한의 기능만이 수행될 수 있다.
상기에서 설명된 바와 같이, 센싱기간은 발광표시장치가 턴온된 후부터 표시기간이 시작될 때가지의 기간일 수도 있으며, 또는 표시기간이 종료된 후부터 발광표시장치가 턴오프될 때까지의 기간일 수도 있다.
이하에서는, 설명의 편의를 위해, 센싱기간이, 표시기간이 종료된 후부터 발광표시장치가 턴오프될 때까지의 기간인 발광표시장치가 본 발명의 예로서 설명된다.
즉, 영상이 출력되는 표시기간이 진행되는 중에, 사용자가 전자장치의 전원을 오프시키면, 발광표시장치는 영상을 출력하는 동작을 중단하고, 센싱동작을 수행한다. 센싱동작이 완료되면, 발광표시장치는 턴오프된다. 여기서, 센싱동작이 수행되는 기간이 센싱기간이다.
마지막으로, 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(130)에 장착될 수 있다. 또한, 게이트 드라이버(200)는 비표시영역(130)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역에 구비될 수 있다.
게이트 드라이버(200)는 게이트 라인들(GL1 to GLg)로 게이트 펄스들(GP1 to GPg)을 공급한다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터는 턴온된다. 스위칭 트랜지스터가 턴온되면 데이터 라인을 통해 공급된 데이터 전압이 픽셀(110)에 공급된다.
게이트 드라이버(200)에서 생성된 게이트 오프 신호가 스위칭 트랜지스터(Tsw1)로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴오프된다. 스위칭 트랜지스터가 턴오프되면 데이터 전압은 더 이상 픽셀(110)에 공급되지 않는다.
게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스(GP) 및 게이트 오프 신호를 포함한다.
이를 위해, 게이트 드라이버(200)는 도 4에 도시된 바와 같이, 스테이지(201)들을 포함할 수 있다.
스테이지(201)들 각각은 적어도 하나의 게이트 라인(GL)과 연결될 수 있다. 스테이지(201)들 각각은 제어부(400)로부터 전송되는 스타트 신호에 의해 구동되거나, 전단 스테이지 또는 후단 스테이지에서 전송되는 캐리신호에 따라 구동될 수 있다.
여기서, 전단 스테이지는 현재 구동되고 있는 스테이지보다 먼저 구동되어 게이트 펄스를 출력한 스테이지를 의미한다. 이 경우, 전단 스테이지는 현재 구동되고 있는 스테이지와 인접되어 있을 수도 있으며, 전단 스테이지와 현재 구동되고 있는 스테이지 사이에는 적어도 하나의 또 다른 스테이지가 구비될 수 있다.
또한, 후단 스테이지는 현재 구동되고 있는 스테이지보다 나중에 구동되어 게이트 펄스를 출력하는 스테이지를 의미한다. 이 경우, 후단 스테이지는 현재 구동되고 있는 스테이지와 인접되어 있을 수도 있으며, 후단 스테이지와 현재 구동되고 있는 스테이지 사이에는 적어도 하나의 또 다른 스테이지가 구비될 수 있다.
스테이지(201)들 각각은 적어도 두 개의 트랜지스터들을 포함하여 다양한 형태로 구성될 수 있다.
스테이지(201)들 각각의 구성 및 기능은 이하에서, 도 5 내지 도 8을 참조하여 설명된다.
도 5는 본 발명에 따른 발광표시장치에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다.
상기에서 설명된 바와 같이, 게이트 드라이버(200)는 스테이지(201)들을 포함하며, 스테이지(201)들 각각은 적어도 하나의 게이트 라인(GL)과 연결될 수 있다.
이하에서는, 적어도 두 개의 게이트 라인들과 연결되어 있는 스테이지(201)가 본 발명의 예로서 설명되며, 보다 구체적으로는 네 개의 게이트 라인들과 연결되어 있는 스테이지(201)가 본 발명의 예로서 설명된다.
이 경우, 상기 스테이지들 각각은, 도 5에 도시된 바와 같이, 적어도 두 개의 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 신호 출력부(220), 신호 출력부(220)를 제어하는 신호 제어부(210) 및 센싱 선택 기간에 선택신호를 저장하며, 센싱 진행 기간에 선택신호를 이용해 신호 출력부(220)를 제어하는 센싱 선택부(230)를 포함한다.
첫째, 신호 출력부(220)는 적어도 두 개의 게이트 라인들로 게이트 펄스를 순차적으로 출력한다.
예를 들어, 신호 출력부(220)는 도 5에 도시된 바와 같이, 네 개의 게이트 라인들로 게이트 펄스들(GPk, GPk+1, GPk+2, GPk+3)(k는 g보다 작은 자연수)을 출력할 수 있다.
이를 위해, 신호 출력부(220)로는 서로 다른 위상을 갖는 네 개의 게이트 클럭들(SCCLK1 to SCCLK4)이 공급될 수 있다. 네 개의 게이트 클럭들(SCCLK1 to SCCLK4)에 의해 네 개의 게이트 펄스들(GPk, GPk+1, GPk+2, GPk+3)이 출력될 수 있다.
네 개의 게이트 펄스들(GPk, GPk+1, GPk+2, GPk+3)은 네 개의 게이트 라인들로 순차적으로 공급된다.
신호 출력부(220)는 게이트 펄스가 출력되지 않는 게이트 라인들로는 게이트 오프신호를 출력할 수 있다.
이를 위해, 신호 출력부(220)는 트랜지스터들을 포함할 수 있다.
둘째, 신호 제어부(210)는 신호 출력부(220)를 제어하는 기능을 수행한다.
즉, 신호 제어부(210)는 Q노드로 공급되는 신호 및 Qb노드로 공급되는 신호를 제어할 수 있으며, 이에 따라, 신호 출력부(220)는 게이트 펄스 또는 게이트 오프 신호를 출력할 수 있다.
신호 제어부(210)는 제어부(400)로부터 전송되는 스타트 신호 또는 전단 스테이지 또는 후단 스테이지에서 전송되는 캐리신호에 따라 구동되어, Q노드(Q)로 Q노드 제어신호를 전송할 수 있다.
신호 출력부(220)는 Q노드 제어신호에 따라 적어도 두 개의 게이트 펄스들을 순차적으로 출력할 수 있다.
신호 제어부(210)는 전단 스테이지 또는 후단 스테이지에 전송되는 캐리신호에 따라, 구동되어, Qb노드(Qb)로 Qb노드 제어신호를 전송할 수 있다.
신호 출력부(220)는 Qb노드 제어신호에 따라 게이트 라인들로 게이트 오프 신호를 출력할 수 있다.
신호 제어부(210)의 구조는 게이트 구동부를 구성하기 위해 현재 이용되고 있거나 공개되어 있는 다양한 구조들 중 하나가 적용될 수 있다.
즉, 신호 제어부(210)는 현재 공개되어 있는 다양한 구조 및 기능을 갖도록 다양하게 구성될 수 있다.
셋째, 센싱 선택부(230)는 센싱 선택 기간에 선택신호를 저장하며, 센싱 진행 기간에 선택신호를 이용해 신호 출력부(220)를 제어한다.
특히, 본 발명에서는 센싱 선택 기간에 적어도 두 개의 스테이지들에 구비된 센싱 선택부(230)들에 선택신호가 저장될 수 있다.
따라서, 센싱 진행 기간에는, 적어도 두 개의 스테이지들에 연결된 게이트 라인들과 연결되어 있는 픽셀들이 센싱될 수 있다.
센싱 선택부(230)는 전단 스테이지 또는 후단 스테이지로부터 공급되는 선택 캐리신호(CS)를 선택신호로 저장한다. 특히, 선택 캐리신호(CS)는 센싱 제어 신호(LSP)를 구성하는 센싱 제어 펄스가 센싱 선택부(230)로 전송될 때, 센싱 선택부(230)에 저장된다.
센싱 선택부(230)는 전단 스테이지 또는 후단 스테이지로부터 공급되는 선택 캐리신호(CS)에 따라 초기화될 수 있다. 센싱 선택부(230)가 초기화되면, 센싱 선택부(230)에 저장되어 있던 선택신호는 삭제된다.
센싱 선택부(230)는 리셋신호(RESET)를 구성하는 리셋펄스가 센싱 선택부(230)로 전송될 때, 선택신호를 Q노드(Q)를 통해 신호 출력부(220)로 공급한다. 이에 따라, 신호 출력부(220)에서는 게이트 펄스들이 순차적으로 출력된다.
리셋펄스가 공급된 이후에 초기화 전압(VST)이 입력되면, 신호 출력부(220)에서는 게이트 펄스들이 출력되지 않는다.
도 6은 본 발명에 따른 발광표시장치에 적용되는 스테이지의 구성을 구체적으로 나타낸 예시도이다. 즉, 도 6은 도 5를 참조하여 설명된 스테이지의 구체적인 예를 나타낸 것이며, 특히, 제n 스테이지(Stage n)를 나타낸 것이다. 이하의 설명에서는, 네 개의 게이트 라인들과 연결되어 있는 스테이지(201)가 본 발명의 예로서 설명된다. 따라서, 이하의 설명은, 두 개의 게이트 라인들과 연결되어 있는 스테이지(201), 세 개의 게이트 라인들과 연결되어 있는 스테이지 및 다섯 개 이상의 게이트 라인들과 연결되어 있는 스테이지에도 적용될 수 있다.
첫째, 신호 출력부(220)는 네 개의 게이트 라인들로 게이트 펄스들 및 게이트 오프신호들을 출력할 수 있다. 즉, 신호 출력부(220)는 네 개의 게이트 라인들로 게이트 신호들(GS(4n-3)), GS(4n-2), GS(4n-1), GS(4n))을 출력할 수 있다.
이 경우, 네 개의 게이트 라인들은 도 1에 도시된 바와 같이, 제4n-3 게이트 라인(GL4n-3) 내지 제4n 게이트 라인(GL4n)이 될 수 있다.
네 개의 게이트 펄스들을 출력하기 위해, 신호 출력부(220)에는 네 개의 풀업 트랜지스터들(Tu1 to Tu4)이 구비된다.
네 개의 풀업 트랜지스터들(Tu1 to Tu4)의 게이트들은 Q노드(Q)를 통해 신호 제어부(210)와 연결된다.
네 개의 풀업 트랜지스터들(Tu1 to Tu4)의 제1 단자들은, 제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4)이 공급되는 라인들과 1대1로 연결된다.
제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4)은 서로 다른 위상을 갖는다. 네 개의 게이트 클럭들(SCCLK1 to SCCLK4)에 의해 네 개의 게이트 펄스들이 순차적으로 출력될 수 있다.
네 개의 풀업 트랜지스터들(Tu1 to Tu4)의 제2 단자들은, 제4n-3 게이트 라인(GL4n-3) 내지 제4n 게이트 라인(GL4n)과 1대1로 연결된다.
신호 출력부(220)에는 캐리신호(C)를 출력하기 위한 제1 캐리 출력 트랜지스터(Tc1)가 구비된다. 제n 스테이지(Stage n)에서 출력되는 캐리신호(C)는 전단 스테이지 및 후단 스테이지로 공급된다. 캐리신호(C)에 의해 전단 스테이지 또는 후단 스테이지의 신호 제어부(210)가 구동될 수 있으며, 또는 센싱 선택부(230)가 구동될 수도 있다.
상기에서 설명된 바와 같이, 전단 스테이지는 제n 스테이지(Stage n)와 인접되어 있는 제n-1 스테이지일 수도 있으며, 제n 스테이지(Stage n)와 이격되어 있는 스테이지들 중 하나일 수 있다. 또한, 후단 스테이지는 제n 스테이지(Stage n)와 인접되어 있는 제n+1 스테이지일 수도 있으며, 제n 스테이지(Stage n)와 이격되어 있는 스테이지들 중 하나일 수 있다.
제1 캐리 출력 트랜지스터(Tc1)의 게이트는 Q노드(Q)와 연결되고, 제1 캐리 출력 트랜지스터(Tc1)의 제1 단자는 제4n-3 캐리 클럭(SRCLK(4n-3))이 입력되는 라인과 연결될 수 있으며, 제1 캐리 출력 트랜지스터(Tc1)의 제2 단자는 캐리 출력 라인과 연결될 수 있다. 캐리 출력 라인은 상기에서 설명된 바와 같이, 전단 스테이지 및 후단 스테이지와 연결될 수 있다.
네 개의 게이트 라인들로 게이트 오프신호들을 출력하기 위해, 신호 출력부(220)에는 네 개의 풀다운 트랜지스터들(Tdn1 to Tdn4)이 구비된다.
네 개의 풀다운 트랜지스터들(Tdn1 to Tdn4)의 게이트들은 Qb노드(Qb)를 통해 신호 제어부(210)와 연결된다.
네 개의 풀다운 트랜지스터들(Tdn1 to Tdn4)의 제1 단자들은, 제4n-3 게이트 라인(GL4n-3) 내지 제4n 게이트 라인(GL4n)과 1대1로 연결된다.
네 개의 풀다운 트랜지스터들(Tdn1 to Tdn4)의 제2 단자들은, 게이트 오프 신호로 이용될 게이트 오프 전압(GVSS2)이 공급되는 라인과 연결된다.
제2 캐리 출력 트랜지스터(Tc2)의 게이트는 Qb노드(Qb)와 연결되고, 제2 캐리 출력 트랜지스터(Tc1)의 제1 단자는 제1 캐리 출력 트랜지스터(Tc1)의 제1 단자와 연결되며, 제2 캐리 출력 트랜지스터(Tc2)의 제2 단자는 캐리 오프 전압(GVSS1)이 공급되는 라인과 연결된다. 캐리 오프 전압(GVSS1)은 게이트 오프 전압(GVSS2)과 동일할 수도 있고 다를 수도 있다.
제1 캐리 출력 트랜지스터(Tc1) 및 제2 캐리 출력 트랜지스터(Tc2)를 통해 하이레벨 또는 로우레벨을 갖는 캐리신호(C)가 출력될 수 있다. 제n 스테이지(Stage n)에서 출력되는 캐리신호(C)는 도 6에 도시된 바와 같이, 제4n-3 캐리신호(C(4n-3))가 될 수 있다.
예를 들어, 제1 캐리 출력 트랜지스터(Tc1)를 통해 하이레벨을 갖는 캐리신호(C)가 출력될 수 있으며, 제2 캐리 출력 트랜지스터(Tc2)를 통해 로우레벨을 갖는 캐리신호(C)가 출력될 수 있다.
둘째, 신호 제어부(210)는 신호 출력부(220)를 제어하는 기능을 수행한다.
즉, 신호 제어부(210)는 전단 스테이지 또는 후단 스테이지에서 공급되는 캐리신호(C)에 의해 구동되어, 게이트 펄스들이 출력되도록 하는 Q노드 제어신호를 Q노드(Q)로 공급할 수 있으며, 게이트 오프신호들이 출력되도록 하는 Qb노드 제어신호를 Qb노드(Qb)로 공급할 수 있다.
상기에서 설명된 바와 같이, 신호 제어부(210)는 게이트 드라이버(200)를 구성하기 위해 현재 이용되고 있거나 공개되어 있는 다양한 구조들 중 하나로 구성될 수 있다.
또한, 본 발명의 특징은 신호 제어부(210)에 있지 않다. 따라서, 도 6에 도시된 신호 제어부(210)에 대한 상세한 설명은 생략된다.
신호 제어부(210)의 구성 및 기능을 간단히 설명하면 다음과 같다.
예를 들어, 제어부(400) 또는 전단 스테이지로부터 스타트 신호(Vs)가 공급되면, 신호 제어부(210)는 제1 구동전압(GVDD1)을 Q노드(Q)로 공급한다. 전단 스테이지로부터 전송되는 스타트 신호(Vs)는 캐리신호(C)가 될 수 있다.
제1 구동전압(GVDD1)에 의해 신호 출력부(220)의 풀업 트랜지스터들(Tu1 to Tu4)이 턴온되며, 턴온된 풀업 트랜지스터들(Tu1 to Tu4)로 제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4)이 입력된다.
제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4)에 의해 네 개의 게이트 펄스들이 네 개의 게이트 라인들(GL4n-3 to GL4n)로 출력된다.
네 개의 게이트 펄스들이 출력된 후, 전단 스테이지 또는 후단 스테이지로부터 오프 신호(Vr)가 수신되면, 풀업 트랜지스터들(Tu1 to Tu4)이 턴오프되며, 따라서, 게이트 펄스들은 출력되지 않는다. 전단 스테이지 또는 후단 스테이지로부터 전송되는 오프 신호(Vr)는 캐리신호(C)일 수 있다.
이 경우, 풀다운 트랜지스터들(Tdn1 to Tdn4)이 턴온되며, 풀다운 트랜지스터들(Tdn1 to Tdn4)을 통해 게이트 오프 전압(GVSS2)이 네 개의 게이트 라인들(GL4n-3 to GL4n)로 출력된다. 게이트 오프 전압(GVSS2)은 게이트 오프신호가 될 수 있다.
제n 스테이지(Stage n)에서 출력된 캐리신호(C)를 수신한 또 다른 스테이지는 또 다른 게이트 라인들로 게이트 펄스들을 순차적으로 출력하며, 게이트 펄스들이 출력된 후, 또 다른 스테이지에서는 게이트 오프신호가 출력된다.
상기한 바와 같은 과정들이 모든 스테이지들에서 반복되면, 제1 게이트 라인(GL1) 내지 제g 게이트 라인(GLg)으로 순차적으로 게이트 펄스(GP)가 공급될 수 있다.
셋째, 센싱 선택부(230)는 센싱 선택 기간에 선택신호를 저장하며, 센싱 진행 기간에 선택신호를 이용해 신호 출력부(220)를 제어한다.
이를 위해, 센싱 선택부(230)는, 도 6에 도시된 바와 같이, 선택신호 저장부(233), 선택신호 제어부(231), 선택신호 전송부(232) 및 리셋부(234)를 포함한다.
우선, 센싱 선택부(230)를 구성하는 각 구성요소들의 기본 특징들을 설명하면 다음과 같다.
선택신호 제어부(231)는 전단 스테이지에서 전송된 선택 캐리신호(CS)를, 센싱 선택 기간에 입력된 제1 센싱 제어 펄스에 따라 선택신호 전송부(232)로 전송한다.
선택신호 전송부(232)는 선택신호 제어부(231)를 통해 수신된 선택 캐리신호(CS)를 선택신호 저장부(233)로 전송한다.
선택신호 저장부(233)는 선택 캐리신호(CS)를 저장한다. 특히, 선택신호 저장부(233)는 선택 캐리신호(CS)를 선택신호로 저장한다. 선택신호 저장부(233)는 커패시터가 될 수 있다. 선택신호 저장부(233)를 구성하는 커패시터는 선택신호 커패시터(C1)라 한다.
리셋부(234)는 선택 진행 기간에 선택신호를 신호 출력부(220)로 전송한다.
다음, 선택신호 제어부(231)의 구조 및 기능을 설명하면 다음과 같다.
선택신호 제어부(231)는, 제1 트랜지스터(T1)를 포함한다. 제1 트랜지스터(T1)의 제1 단자로는 선택 캐리신호(CS)가 입력되고, 제1 트랜지스터(T1)의 제2 단자는 선택신호 전송부(232)와 연결되며, 제1 트랜지스터(T1)의 게이트로는 센싱 제어 신호(LSP)가 입력된다.
선택신호 제어부(231)는, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 더 포함할 수 있다.
제2 트랜지스터(T2)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자와 연결되고, 제2 트랜지스터(T2)의 제2 단자는 선택신호 전송부(232)와 연결되고, 제2 트랜지스터(T2)의 게이트는 제1 트랜지스터(T1)의 게이트에 연결될 수 있다.
제3 트랜지스터(T3)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자에 연결되고, 제3 트랜지스터(T3)의 제2 단자는 선택신호 커패시터(C1)의 제1 단자에 연결되며, 제3 트랜지스터(T3)의 게이트는 선택신호 커패시터(C1)의 제2 단자에 연결될 수 있다.
이 경우, 선택신호 커패시터(C1)의 제1 단자는 제1 구동전압(GVDD1)이 공급되는 라인과 연결되며, 선택신호 커패시터(C1)의 제2 단자는 선택신호 전송부(232)와 연결된다.
즉, 선택신호 제어부(231)는 제1 트랜지스터(T1)만을 포함할 수 있다. 이 경우, 제1 트랜지스터(T1)를 통해 공급된 선택 캐리신호(CS)는 선택신호 전송부(232)를 통해 선택신호 저장부(233)에 저장될 수 있다. 선택신호 저장부(233)에 저장된 선택 캐리신호(CS)는 선택신호라 한다.
그러나, 선택신호 저장부(233)의 저장 능력을 향상시키기 위해, 선택신호 제어부(231)에는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 더 포함될 수 있다.
다음, 선택신호 전송부(232)의 구조 및 기능을 설명하면 다음과 같다.
선택신호 전송부(232)는 제4 트랜지스터(T4)를 포함한다.
제4 트랜지스터(T4)의 제1 단자는 제1 트랜지스터(T1)의 제2 단자에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 선택신호 커패시터(C1)의 제2 단자에 연결되며, 제4 트랜지스터(T4)의 게이트는 제1 캐리제어클러(CC)이 공급되는 라인에 연결된다. 선택신호 제어부(231)가 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 더 포함하는 경우, 제4 트랜지스터(T4)의 제1 단자는 제2 트랜지스터(T2)의 제2 단자에 연결될 수 있으며, 제4 트랜지스터(T4)의 제2 단자는 제3 트랜지스터(T3)의 게이트에 연결될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴온될 때, 선택 캐리신호(CS)가 선택신호 저장부(233)로 전송되어 저장될 수 있다.
그러나, 선택신호 저장부(233)에 저장된 선택신호는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴온될 때, 선택 캐리신호(CS)에 의해 방전될 수 있다. 따라서, 선택신호 저장부(233)에서 선택신호가 삭제될 수 있다.
다음, 리셋부(234)의 구조 및 기능을 설명하면 다음과 같다.
리셋부(234)는, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
제5 트랜지스터(T5)의 제1 단자는 제1 구동전압(GVDD1)이 공급되는 라인과 연결되고, 제5 트랜지스터(T5)의 제2 단자는 제6 트랜지스터(T6)의 제1 단자와 연결되며, 제5 트랜지스터(T5)의 게이트는 선택신호 저장부(233) 및 선택신호 전송부(232)와 연결된다. 특히, 제5 트랜지스터(T5)의 게이트는 선택신호 커패시터(C1)의 제2 단자에 연결된다.
제6 트랜지스터(T6)의 제1 단자는 제5 트랜지스터(T5)의 제2 단자와 연결되고, 제6 트랜지스터(T6)의 제2 단자는 신호 출력부(220)에 연결되며, 제6 트랜지스터(T6)의 게이트는 리셋신호(RESET)가 입력되는 라인과 연결된다. 특히, 제6 트랜지스터(T6)의 제2 단자는 Q노드(Q)를 통해 신호 출력부(220)에 연결된다.
센싱 진행 기간에 리셋신호(RESET)를 구성하는 리셋펄스에 의해 제6 트랜지스터(T6)가 턴온되어, 선택신호가 신호 출력부(220)로 공급되며, 선택신호에 의해, 신호 출력부(220)가 적어도 두 개의 게이트 펄스들을 출력할 수 있다.
마지막으로, 센싱 선택부(230)에는 초기화부(234)가 포함될 수 있다. 리셋펄스가 리셋부(234)에 공급된 이후에 초기화 전압(VST)이 초기화부(234)에 입력되면, 신호 출력부(220)에서는 게이트 펄스들이 출력되지 않는다.
즉, 초기화 전압(VST)이 입력되면 초기화부(234)는 캐리 오프 전압(GVSS1)을 Q노드(Q)로 전송한다. 캐리 오프 전압(GVSS1)에 의해 풀업 트랜지스터들(Tu1 to Tu4)이 턴오프되며, 이에 따라, 풀업 트랜지스터들(Tu1 to Tu4)을 통해 게이트 펄스들이 출력되지 않는다.
초기화부(234)는 도 6에 도시된 바와 같이, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함할 수 있다.
제7 트랜지스터(T7)의 제1 단자는 Q노드(Q)와 연결되고, 제7 트랜지스터(T7)의 제2 단자는 제8 트랜지스터(T8)의 제1 단자와 연결되며, 제7 트랜지스터(T7)의 게이트는 초기화 전압(VST)이 공급되는 라인과 연결된다.
제8 트랜지스터(T8)의 제1 단자는 제 트랜지스터(T7)의 제2 단자에 연결되고, 제8 트랜지스터(T8)의 제2 단자는 캐리 오프 전압(GVSS1)이 공급되는 라인과 연결되며, 제8 트랜지스터(T8)의 게이트는 제7 트랜지스터(T7)의 게이트에 연결된다.
이하에서는, 도 1 내지 도 8을 참조하여 본 발명에 따른 발광표시장치의 동작 방법이 설명된다.
도 7은 본 발명에 따른 발광표시장치에 적용되는 두 개의 스테이지들을 나타낸 예시도이며, 도 8은 본 발명에 따른 발광표시장치에 적용되는 신호들의 파형들을 나타낸 예시도이다. 이하의 설명 중 도 1 내지 도 6을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
상기에서 설명된 바와 같이, 본 발명의 목적은 센싱기간의 1프레임 기간에 적어도 두 개의 게이트 라인들에 연결된 픽셀들을 센싱할 수 있는, 발광표시장치를 제공하는 것이다.
특히, 본 발명에서, 적어도 두 개의 게이트 라인들은 적어도 두 개의 스테이지들에 연결되어 있다. 즉, 본 발명에서는, 적어도 두 개의 스테이지들에 연결되어 있는 적어도 두 개의 게이트 라인들에 연결된 픽셀들이 1프레임 기간에 센싱될 수 있다.
이하에서는, 두 개의 스테이지들에 연결되어 있는 8개의 게이트 라인들에 연결된 픽셀들이 1프레임 기간에서 센싱되는 방법이 설명된다. 따라서, 이하의 설명은 세 개 이상의 스테이지들에 연결되어 있는 모든 게이트 라인들에 연결된 픽셀들이 센싱되는 방법에도 적용될 수 있으며, 이 경우, 하나의 스테이지에는 적어도 두 개의 게이트 라인들이 연결될 수 있다.
이하의 설명에서, 두 개의 스테이지들은 도 7에 도시된 바와 같이, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)가 될 수 있다.
제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1) 각각은 도 6을 참조하여 설명된 제n 스테이지(Stage n)의 구성들과 동일한 구성들을 포함할 수 있다. 이 경우, 상기에서 설명된 바와 같이, 신호 제어부(210)의 구조는 현재 이용되고 있는 다양한 형태로 변경될 수 있다. 따라서, 도 7에서, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)를 구성하는 신호 제어부(210)의 구조는 도시되어 있지 않으며, 이하에서는, 신호 제어부(210)에 대한 설명은 생략된다.
제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)의 내부 구성은 동일하다. 또한, 제n 스테이지(Stage n)로 입력되는 제1 구동전압(GVDD1), 게이트 오프 전압(GVSS2), 캐리 오프 전압(GVSS1) 및 센싱 제어 신호(LSP)는 제n+1 스테이지(Stage n+1)로 입력되는 제1 구동전압(GVDD1), 게이트 오프 전압(GVSS2), 캐리 오프 전압(GVSS1) 및 센싱 제어 신호(LSP)와 동일하다. 이 경우, 센싱 제어 신호(LSP)는 제어부(400)로부터 전송된다. 즉, 센싱 제어 신호(LSP)는 게이트 제어신호(GCS)들에 포함된다.
그러나, 제n 스테이지(Stage n)로 입력되는 선택 캐리신호(CS)는 제n+1 스테이지(Stage n+1)로 입력되는 선택 캐리신호(CS)와는 다른 신호이다. 또한, 제n 스테이지(Stage n)로 입력되는 제1 캐리제어클럭(CC1)의 위상은 제n+1 스테이지(Stage n+1)로 입력되는 제2 캐리제어클럭(CC2)의 위상과 반대이다.
이하에서는, 제n 스테이지(Stage n)로 입력되는 선택 캐리신호(CS)는 제4n-5 게이트 라인으로 출력되는 제4n-5 게이트 신호이며, 제n+1 스테이지(Stage n+1)로 입력되는 선택 캐리신호(CS)는 제4n-4 게이트 라인으로 출력되는 제4n-4 게이트 신호인 발광표시장치가 본 발명의 예로서 설명된다.
즉, 선택 캐리신호(CS)는, 전단 스테이지 또는 후단 스테이지에 구비된 제1 캐리 트랜지스터(Tc1) 및 제2 캐리 트랜지스터(Tc1)를 통해 출력되는 캐리신호(C)들 중 하나가 될 수 있으며, 또는 전단 스테이지 또는 후단 스테이지에 연결된 게이트 라인들로 출력되는 게이트 신호(GS)들 중 하나가 될 수도 있다.
부연하여 설명하면, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)로 입력되는 선택 캐리신호(CS)들은 전단 스테이지 또는 후단 스테이지에서 생성된 다양한 신호들(예를 들어, 게이트 신호(GS)들 및 캐리신호(C)들) 중에서 선택될 수 있다.
이하에서는, 제4n-5 게이트 라인으로 출력되는 제4n-5 게이트 신호는 제4n-5 선택 캐리신호(CS(4n-5))라 하며, 제4n-4 게이트 라인으로 출력되는 제4n-4 게이트 신호는 제4n-4 선택 캐리신호(CS(4n-4))라 한다. 따라서, 제4n-5 선택 캐리신호(CS(4n-5))에는 도 8에 도시된 바와 같이, 제4n-5 게이트 펄스(GP4n-5)가 포함되며, 제4n-4 선택 캐리신호(CS(4n-4))에는 제4n-4 게이트 펄스(GP4n-4)가 포함될 수 있다.
이 경우, 제n 스테이지(Stage n)에 연결된 제4n-3 게이트 라인으로 출력되는 제4n-3 게이트 펄스(GP4n-3) 역시 또 다른 스테이지의 선택 캐리신호(CS)로 이용될 수 있다. 따라서, 도 8에서 제4n-3 게이트 라인으로 출력되는 제4n-3 게이트 펄스(GP4n-3)를 포함하는 게이트 신호(GS)는 제4n-3 선택 캐리신호(CS(4n-3))로 표시되어 있다.
즉, 제4n-5 선택 캐리신호(CS(4n-5)), 제4n-4 선택 캐리신호(CS(4n-4)) 및 제4n-3 선택 캐리신호(CS(4n-3))는 도 8에 도시된 바와 같이 순차적으로 발생되는 신호들이다.
또한, 제n 스테이지(Stage n)로 입력되는 제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4)은 제n+1 스테이지(Stage n+1)로 입력되는 제5 게이트 클럭(SCCLK5) 내지 제8 게이트 클럭(SCCLK8)과는 다른 신호들이다. 즉, 제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4) 및 제5 게이트 클럭(SCCLK5) 내지 제8 게이트 클럭(SCCLK8)은 도 8에 도시된 바와 같이 서로 다른 위상을 갖는 서로 다른 신호들이다.
이 경우, 제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4)이 제n 스테이지(Stage n)로 공급된 후, 제5 게이트 클럭(SCCLK5) 내지 제8 게이트 클럭(SCCLK8)이 제n+1 스테이지(Stage n+1)로 입력될 수 있다.
제1 게이트 클럭(SCCLK1) 내지 제4 게이트 클럭(SCCLK4) 및 제5 게이트 클럭(SCCLK5) 내지 제8 게이트 클럭(SCCLK8)에 의해 제4n-3 게이트 라인(GL4n-3) 내지 제4n+4 게이트 라인(GL4n+4)으로 순차적으로 게이트 펄스들이 출력될 수 있다.
우선, 발광표시장치가 턴온된 후 표시기간(DP)이 시작되면, 제어부(400), 게이트 드라이버(200), 데이터 드라이버(300)가 구동되어, 발광표시패널(100)에서 영상이 출력된다.
다음, 표시기간(DP)이 진행되는 중에, 사용자가 발광표시장치 또는 전자장치의 전원을 오프시키면, 표시기간(DP)이 종료되며, 센싱기간(SP)이 시작된다.
즉, 영상이 출력되는 표시기간(DP)이 진행되는 중에, 사용자가 전자장치의 전원을 오프시키면, 발광표시장치는 영상을 출력하는 동작을 중단하고, 센싱동작을 수행한다. 여기서, 센싱동작이 수행되는 기간이 센싱기간(SP)이다.
다음, 센싱기간(SP)이 시작되면, 제1 프레임의 1프레임 기간이 시작된다.
이하의 설명에서, 1프레임 기간은 센싱 선택 기간(A) 및 센싱 진행 기간(B)을 포함한다.
또한, 이하의 설명에서, 제1 프레임 및 제2 프레임은 1프레임 기간들의 순서를 의미한다.
즉, 센싱기간(SP)이 시작된 후 첫 번째 진행되는 1프레임 기간은 제1 프레임이라 하며, 두 번째 진행되는 1프레임 기간은 제2 프레임이라 한다.
제1 프레임 이후, 제2 프레임 내지 제m-1 프레임이 반복되며, 제m-1 프레임이 종료되면 제m 프레임이 시작된다(m은 g보다 작은 자연수).
제1 프레임 내지 제m 프레임에서는 동일한 동작들이 수행된다. 따라서, 이하에서는, 제m 프레임을 기준으로 본 발명이 설명된다. 즉, 제m 프레임에서는 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 연결된 픽셀들에 대한 센싱동작이 수행된다. 도 8에서 제1 프레임 내지 제m-1 프레임은 C로 표현되어 있다.
다음, 제m 프레임의 1프레임 기간이 시작되면, 센싱 선택 기간(A)이 시작된다.
센싱 선택 기간(A)이 시작되면, 제1 스테이지(Stage 1)의 신호 제어부(210)가 구동되어 제1 게이트 라인(GL1) 내지 제4 게이트 라인(GL4)으로 순차적으로 게이트 펄스들을 출력한다. 이 경우, 데이터 드라이버(300)는 블랙을 표현하는 데이터 전압(Vdata)들을 데이터 라인들(DL1 to DLd)로 출력할 수 있다. 이에 따라, 발광표시장치에서는 블랙영상이 출력될 수 있다. 따라서, 사용자는 발광표시장치가 턴오프된 것으로 인식할 수 있다.
이후, 제2 스테이지(Stage 2)가 구동되어 제5 게이트 라인 내지 제8 게이트 라인으로 순차적으로 게이트 펄스들을 출력한다.
이러한 동작은 제n-1 스테이지까지 반복될 수 있다.
제n-1 스테이지에서 제4n-7 게이트 펄스 내지 제4n-4 게이트 펄스가 출력된 후, 제n 스테이지(Stage n)가 구동된다.
이 경우, 상기에서 설명된 바와 같이, 제4n-5 게이트 라인으로 출력된 제4n-5 게이트 펄스(GP4n-5)가 제n 스테이지(Stage n)의 선택 캐리신호(CS)로 입력될 수 있다. 즉, 제4n-5 선택 캐리신호(CS(4n-5))가 제n 스테이지(Stage n)의 선택신호 제어부(231)로 입력된다.
제4n-5 선택 캐리신호(CS(4n-5))가 제n 스테이지(Stage n)의 선택신호 제어부(231)로 입력되는 타이밍에, 제어부(400)는 제1 센싱 제어 펄스(SP1) 및 하이레벨을 갖는 제1 캐리제어클럭(CC1)을 제n 스테이지(Stage n)로 공급한다. 제1 센싱 제어 펄스(SP1) 및 제1 캐리제어클럭(CC1)는 게이트 제어신호(GCS)들에 포함 될 수 있다.
즉, 제m 프레임에서 제n 스테이지(Stage n) 및 제n+1 스테이지(n+1)에 연결된 픽셀들에 대한 센싱이 수행된다는 정보는 제어부(400)에 저장될 수 있으며, 또는 상기 타이밍에 따라 설정된 제1 센싱 제어 펄스(SP1)를 포함하는 센싱 제어 신호(LSP)에 대한 정보가 제어부(400)에 저장될 수 있다.
제4n-5 선택 캐리신호(CS(4n-5))가 제n 스테이지(Stage n)의 선택신호 제어부(231)로 입력되는 타이밍에, 제1 센싱 제어 펄스(SP1)가 제n 스테이지(Stage n)로 공급되면, 하이레벨을 갖는 제1 센싱 제어 펄스(SP1)에 의해 선택신호 제어부(231)의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴온된다.
이 경우, 하이레벨을 갖는 제1 캐리제어클럭(CC1)에 의해 선택신호 전송부(232)의 제4 트랜지스터(T4) 역시 턴온된다.
제n 스테이지(Stage n)의 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴온되면, 하이레벨을 갖는 제4n-5 선택 캐리신호(CS(4n-5))가, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)를 통해 제n 스테이지(Stage n)의 선택신호 저장부(233)로 저장된다.
이 경우, 하이레벨을 갖는 제4n-5 선택 캐리신호(CS(4n-5))는 선택신호가 된다.
다음, 제4n-4 게이트 라인으로 출력된 제4n-4 게이트 펄스(GP4n-5)가 제n+1 스테이지(Stage n+1)의 선택 캐리신호(CS)로 입력될 수 있다. 즉, 제4n-4 선택 캐리신호(CS(4n-4))가 제n+1 스테이지(Stage n+1)의 선택신호 제어부(231)로 입력된다.
제4n-4 선택 캐리신호(CS(4n-4))가 제n+1 스테이지(Stage n+1)의 선택신호 제어부(231)로 입력되는 타이밍에, 제어부(400)는 제1 센싱 제어 펄스(SP1) 및 하이레벨을 갖는 제2 캐리제어클럭(CC2)을 제n+1 스테이지(Stage n+1)로 공급한다. 즉, 제n 스테이지(Stage n)로 공급된 제1 센싱 제어 펄스(SP1)는 제n+1 스테이지(Stage n+1)로도 공급된다.
이를 위해, 제1 센싱 제어 펄스(SP1)의 펄스폭은 제4n-5 선택 캐리신호(CS(4n-5)) 및 제4n-4 선택 캐리신호(CS(4n-4))의 펄스폭보다 크게 형성될 수 있다. 또한, 제1 캐리제어클럭(CC1) 및 제2 캐리제어클럭(CC1)은 번갈아가며 하이레벨을 갖는 클럭들이며, 제1 캐리제어클럭(CC1) 및 제2 캐리제어클럭(CC1)의 폭은 제4n-5 선택 캐리신호(CS(4n-5)) 및 제4n-4 선택 캐리신호(CS(4n-4))의 펄스폭과 같은 크기로 형성될 수 있다.
제4n-4 선택 캐리신호(CS(4n-4))가 제n+1 스테이지(Stage n+1)의 선택신호 제어부(231)로 입력되는 타이밍에, 제1 센싱 제어 펄스(SP1)가 제n+1 스테이지(Stage n+1)로 공급되면, 하이레벨을 갖는 제1 센싱 제어 펄스(SP1)에 의해 선택신호 제어부(231)의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴온된다.
이 경우, 하이레벨을 갖는 제2 캐리제클럭(CC2)에 의해 제n+1 스테이지(Stage n+1)의 선택신호 전송부(232)의 제4 트랜지스터(T4) 역시 턴온된다.
제n+1 스테이지(Stage n+1)의 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴온되면, 하이레벨을 갖는 제4n-4 선택 캐리신호(CS(4n-4))가, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)를 통해 제n+1 스테이지(Stage n+1)의 선택신호 저장부(233)로 저장된다.
이 경우, 하이레벨을 갖는 제4n-4 선택 캐리신호(CS(4n-5))는 선택신호가 된다.
상기한 바와 같은 과정들을 통해, 센싱 선택 기간(A)에, 제n 스테이지(Stage n)의 선택신호 저장부(233)에는 하이레벨을 갖는 제4n-5 선택 캐리신호(CS(4n-5))가 선택신호로 저장되며, 제n+1 스테이지(Stage n+1)의 선택신호 저장부(233)에는 하이레벨을 갖는 제4n-4 선택 캐리신호(CS(4n-4))가 선택신호로 저장된다.
다음, 나머지 스테이지들이 순차적으로 구동되어, 나머지 게이트 라인들로 순차적으로 게이트 펄스들이 출력된다.
이 경우, 하이레벨을 갖는 센싱 제어 신호(LSP)는 스테이지들로 공급되지 않는다.
즉, 센싱 선택 기간(A) 중 선택신호가 저장되는 타이밍에만, 하이레벨을 갖는 센싱 제어 신호(LSP) 즉, 제1 센싱 펄스(SP1)가 스테이지들로 공급된다. 제1 센싱 제어 펄스(SP1)가 공급되는 타이밍에 하이레벨을 갖는 선택 캐리신호, 즉, 제4n-5 선택 캐리신호(CS(4n-5)) 및 제4n-4 선택 캐리신호(CS(4n-4)) 만이 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)의 선택신호 저장부(233)에 선택신호로 저장된다.
다음, 센싱 선택 기간(A)이 종료되면, 센싱 진행 기간(B)이 시작된다.
센싱 진행 기간(B)이 시작되면 제어부(400)는 하이레벨을 갖는 리셋신호(RESET), 즉, 리셋펄스(RP)를 스테이지들로 공급한다.
리셋펄스(RP)는 도 8에 도시된 바와 같이, 8H의 펄스폭을 갖는다. 1H는 선택 캐리신호(CS)의 펄스폭이 될 수 있다. 즉, 리셋펄스(RP)의 펄스폭은 선택 캐리신호(CS)의 펄스폭보다 적어도 8배 크기를 가질 수 있다. 이 경우, 제1 센싱 제어 펄스(SP1)의 펄스폭은 2H가 될 수 있다.
리셋펄스(RP)가 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 공급되면, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)의 리셋부(234)에 구비된 제6 트랜지스터(T6)가 턴온되어, 하이레벨을 갖는 제1 구동전압(GVDD1)이 Q노드로 인가된다.
즉, 제5 트랜지스터(T5)는 선택신호에 의해 턴온되어 있으며, 제6 트랜지스터(T6)는 리셋펄스(RP)에 의해 턴온되기 때문에, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)를 통해 제1 구동전압(GVDD1)이 Q노드에 공급될 수 있다.
따라서, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 구비된 제1 풀업 트랜지스터(Tu1) 내지 제4 풀업 트랜지스터(Tu4)가 턴온된다.
다음, 제1 구동전압(GVDD1)이 Q노드에 인가된 8H 동안, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 구비된 제1 풀업 트랜지스터(Tu1) 내지 제4 풀업 트랜지스터(Tu4)가 턴온되면, 8H 동안 제1 게이트 클럭(SCCLK1) 내지 제8 게이트 클럭(SCCLK8)에 의해, 제4n-3 게이트 라인(GL4n-3) 내지 제4n+4 게이트 라인(GL4n+4)으로 제4n-3 게이트 펄스 내지 제4n+4 게이트 펄스가 순차적으로 공급된다.
다음, 제4n-3 게이트 라인(GL4n-3) 내지 제4n+4 게이트 라인(GL4n+4)으로 제4n-3 게이트 펄스 내지 제4n+4 게이트 펄스가 공급되면, 각 게이트 라인에 연결된 스위칭 트랜지스터(Tsw1)가 턴온되어 구동 트랜지스터(Tdr)로 데이터 전압이 공급된다.
이 경우, 센싱 트랜지스터(Tsw2)가 센싱제어신호(SS)에 의해 턴온되면, 구동 트랜지스터(Tdr)의 특성 또는 발광소자(ED)의 특성과 관련된 정보들이 센싱 트랜지스터(Tsw2) 및 센싱라인(SL)을 통해 데이터 드라이버(300)로 전송된다.
데이터 드라이버(300)는 센싱라인(SL)을 통해 수신된 센싱신호를 디지털 형태의 센싱 데이터로 변환한 후, 센싱 데이터를 제어부(400)로 전송한다.
제어부(400)는 센싱 데이터를 이용하여, 구동 트랜지스터(Tdr)의 문턱전압의 변화량 또는 구동 트랜지스터(Tdr)의 이동도의 변화량 또는 발광소자(ED)로 흐르는 전류의 변화량 또는 발광소자(ED)로 인가되는 전압의 변화량 등을 산출할 수 있다.
즉, 센싱 진행 기간(B)에는 상기에서 설명된 바와 같이, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 연결된 제4n-3 게이트 라인(GL4n-3) 내지 제4n+4 게이트 라인에 연결된 픽셀들에 대한 센싱동작이 수행될 수 있다.
다음, 센싱 진행 기간(B)이 종료되면, 제m+1 프레임의 제1 프레임 기간 중 센싱 선택 기간(A')이 시작된다.
이 경우, 제m 프레임의 제1 프레임 기간의 센싱 선택 기간(A)과 관련하여 설명된 바와 같이, 제1 스테이지(Stage 1) 내지 제n-1 스테이지가 순차적으로 구동되어, 게이트 라인들로 게이트 펄스들이 순차적으로 출력된다.
제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)로 하이레벨을 갖는 제4n-5 선택 캐리신호(CS(4n-5)) 및 제4n-4 선택 캐리신호(CS(4n-4))가 입력되는 타이밍에, 하이레벨을 갖는 선택 제어 신호(LSP)가 공급되지 않는다.
따라서, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에는 선택신호가 공급되지 않는다. 그러나, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에는 제m 프레임에서 저장된 선택신호가 여전히 저장되어 있다.
다음, 도 8에 도시된 바와 같이, 제m+1 프레임의 센싱 선택 기간(A')에, 하이레벨을 갖는 선택 제어 신호(SLP), 즉, 제2 센싱 제어 펄스(SP2)가, 모든 스테이지들로 공급된다,
이 경우, 하이레벨을 갖는 선택 캐리신호(CS)들이 제m+1 프레임의 센싱 진행 기간에서 센싱이 수행될 두 개의 스테이지들로 공급되며, 이에 따라, 두 개의 스테이지들에는 선택신호들이 저장된다.
그러나, 도 8에 도시된 바와 같이, 제2 센싱 제어 펄스(SP2)가 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)로 공급될 때, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)로는 로우레벨을 갖는 제4n-5 선택 캐리신호(CS(4n-5)) 및 제4n-4 선택 캐리신호(CS(4n-4))가 공급되며, 하이레벨을 갖는 제1 캐리제어클럭(CC1) 및 하이레벨을 갖는 제2 캐리제어클럭(CC1)이 순차적으로 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 공급된다.
따라서, 제n 스테이지(Stage n)의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 제2 센싱 제어 펄스(SP2)에 의해 턴온되고. 제4 트랜지스터(T4)는 하이레벨을 갖는 제1 캐리제어클럭(CC1)에 의해 턴온되며, 이에 따라, 제n 스테이지(Stage n)의 제1 트랜지스터(T1)의 제1 단자로는 로우레벨이 공급된다.
또한, 제n+1 스테이지(Stage n+1)의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 제2 센싱 제어 펄스(SP2)에 의해 턴온되고, 제4 트랜지스터(T4)는 하이레벨을 갖는 제2 캐리제어클럭(CC2)에 의해 턴온되며, 이에 따라, 제n+1 스테이지(Stage n+1)의 제1 트랜지스터(T1)의 제1 단자로는 로우레벨이 공급된다.
이에 따라, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)의 선택신호 저장부(233)의 선택신호 커패시터(C1)에 저장된 하이레벨의 선택신호는 제4 트랜지스터(T4), 제2 트랜지스터(T2) 및 제1 트랜지스터(T1)를 통해 제1 트랜지스터(T1)의 제1 단자로 방전된다.
따라서, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에는 더 이상 선택신호가 저장되지 않는다.
즉, 상기한 바와 같은 과정들을 통해, 제m+1 프레임의 센싱 선택 기간(A') 동안, 제m+1 프레임의 센싱 진행 기간에서 센싱이 수행될 두 개의 스테이지들에는 선택신호들이 저장되며, 제m 프레임에서 센싱이 수행된 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 저장되어 있던 선택신호는 방전, 즉, 삭제된다.
다음, 제m+1 프레임의 센싱 진행 기간에는, 제m 프레임의 센싱 진행 기간(B)에서와 같은 동작이 수행된다. 특히, 제m+1 프레임의 센싱 진행 기간에는, 제m+1 프레임의 센싱 선택 기간(A') 동안, 선택신호가 저장된 스테이지들에 연결된 픽셀들에서 센싱이 진행될 수 있다.
다음, 상기에서 설명된 바와 같은 과정들이 마지막 스테이지까지 반복적으로 수행된다.
따라서, 모든 스테이지들에 연결된 픽셀들이 센싱될 수 있다.
마지막으로, 모든 스테이지들에 대한 센싱이 진행되면, 발광표시장치는 턴오프된다. 이 경우, 제어부(400)에는 상기 과정들을 통해 센싱된 모든 구동 트랜지스터들에 대한 센싱 데이터들이 저장된다.
발광표시장치가 다시 턴온되면, 제어부(400)는 저장부(450)에 저장되어 있는 센싱 데이터들을 이용하여 표시기간(DP)에 구동 트랜지스터(Tdr)들의 문턱전압들의 변화를 보정할 수 있다.
상기한 바와 같은 본 발명에 의하면, 매 프레임의 1프레임 기간에서 적어도 두 개의 스테이지들에 연결된 픽셀들이 센싱될 수 있다.
따라서, 본 발명에 의하면, 종래의 발광표시장치와 비교할 때, 모든 픽셀들이 센싱되는 기간이 단축될 수 있다.
부연하여 설명하면, 센싱 선택 기간(A)에 모든 스테이지들 중 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)가 구동될 때, 제어부는 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)로 제1 센싱 제어 펄스(SP1)를 공급한다.
이 경우, 제1 센싱 제어 펄스(SP1)를 수신한 제n 스테이지에 구비된 제n 센싱 선택부 및 제1 센싱 제어 펄스(SP1)를 수신한 제n+1 스테이지(Stage n+1)에 구비된 제n+1 센싱 선택부에는 선택신호가 저장된다.
선택신호를 저장하고 있는 두 개의 스테이지들(Stage n, Stage n+1)은, 센싱 진행 기간(B)에, 두 개의 스테이지들에 연결된 게이트 라인들로 게이트 펄스들을 순차적으로 공급할 수 있다.
즉, 센싱 진행 기간(B)에 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)로 리셋펄스(RP)가 수신되면, 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)는 제n 스테이지(Stage n) 및 제n+1 스테이지(Stage n+1)에 연결된 게이트 라인들로 게이트 펄스를 순차적으로 출력할 수 있다.
이에 따라, 두 개의 스테이지들에 연결된 픽셀들에 대해 센싱이 진행될 수 있다.
제n 센싱 선택부 및 제n+1 센싱 선택부에 저장되어 있던 선택신호는, 센싱 진행 기간(B) 이후 또 다른 센싱 선택 기간(A')이 시작되고, 스테이지들로 제2 센싱 제어 펄스(SP2)가 공급될 때, 방전되어 삭제될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (14)

  1. 게이트 라인들이 구비된 발광표시패널;
    상기 게이트 라인들로 게이트 신호들을 공급하는 게이트 드라이버; 및
    상기 게이트 드라이버를 제어하는 제어부를 포함하고,
    상기 게이트 드라이버는 스테이지들을 포함하고,
    상기 스테이지들 각각은,
    적어도 두 개의 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 신호 출력부;
    상기 신호 출력부를 제어하는 신호 제어부; 및
    센싱 선택 기간에 선택신호를 저장하며, 센싱 진행 기간에 상기 선택신호를 이용해 상기 신호 출력부를 제어하는 센싱 선택부를 포함하고,
    상기 센싱 선택 기간에 적어도 두 개의 스테이지들에 구비된 상기 센싱 선택부들에 상기 선택신호가 저장되는 발광표시장치.
  2. 제 1 항에 있어서,
    상기 선택신호를 저장하고 있는 상기 적어도 두 개의 스테이지들은, 상기 센싱 진행 기간에, 상기 적어도 두 개의 스테이지들에 연결된 게이트 라인들로 게이트 펄스들을 순차적으로 공급하는 발광표시장치.
  3. 제 1 항에 있어서,
    상기 센싱 선택 기간에 상기 스테이지들 중 제n 스테이지 및 제n+1 스테이지가 구동될 때, 상기 제어부는 상기 제n 스테이지 및 상기 제n+1 스테이지로 제1 센싱 제어 펄스를 공급하며,
    상기 제1 센싱 제어 펄스를 수신한 상기 제n 스테이지에 구비된 제n 센싱 선택부 및 상기 제1 센싱 제어 펄스를 수신한 상기 제n+1 스테이지에 구비된 제n+1 센싱 선택부에는 상기 선택신호가 저장되는 발광표시장치.
  4. 제 3 항에 있어서,
    상기 센싱 진행 기간에 상기 제n 스테이지 및 상기 제n+1 스테이지로 리셋펄스가 수신되면,
    상기 제n 스테이지 및 상기 제n+1 스테이지가 상기 제n 스테이지 및 상기 제n+1 스테이지에 연결된 게이트 라인들로 게이트 펄스를 순차적으로 출력하는 발광표시장치.
  5. 제 4 항에 있어서,
    상기 제n 센싱 선택부 및 상기 제n+1 센싱 선택부에 저장되어 있던 상기 선택신호는, 상기 센싱 진행 기간 이후 또 다른 센싱 선택 기간이 시작되고, 상기 스테이지들로 제2 센싱 제어 펄스가 공급될 때, 삭제되는 발광표시장치.
  6. 제 1 항에 있어서,
    상기 센싱 선택부는,
    상기 선택신호를 저장하는 선택신호 저장부;
    전단 스테이지에서 전송된 캐리신호를, 상기 센싱 선택 기간에 입력된 제1 센싱 제어 펄스에 따라 상기 선택신호 저장부로 전송하는 선택신호 제어부;
    상기 선택신호 제어부를 통해 수신된 상기 캐리신호를 상기 선택신호 저장부로 전송하는 선택신호 전송부; 및
    상기 선택 진행 기간에 상기 선택신호를 상기 신호 출력부로 전송하는 리셋부를 포함하며,
    상기 선택신호 저장부는 상기 캐리신호를 상기 선택신호로 저장하는 발광표시장치.
  7. 제 6 항에 있어서,
    상기 선택신호 제어부는, 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 제1 단자로는 상기 캐리신호가 입력되고,
    상기 제1 트랜지스터의 제2 단자는 상기 선택신호 전송부와 연결되며,
    상기 제1 트랜지스터의 게이트로는 상기 제1 센싱 제어 펄스가 입력되는 발광표시장치.
  8. 제 7 항에 있어서,
    상기 선택신호 저장부는 선택신호 커패시터이고,
    상기 선택신호 제어부는, 제2 트랜지스터 및 제3 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 제1 단자는 상기 제1 트랜지스터의 제2 단자와 연결되고, 상기 제2 트랜지스터의 제2 단자는 상기 선택신호 전송부와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 게이트에 연결되며,
    상기 제3 트랜지스터의 제1 단자는 상기 제1 트랜지스터의 제2 단자에 연결되고, 상기 제3 트랜지스터의 제2 단자는 상기 선택신호 커패시터의 제1 단자에 연결되며, 상기 제3 트랜지스터의 게이트는 상기 선택신호 커패시터의 제2 단자에 연결되는 발광표시장치.
  9. 제 6 항에 있어서,
    상기 선택신호 저장부는 선택신호 커패시터이고,
    상기 선택신호 전송부는, 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 제1 단자는 상기 제1 트랜지스터의 제2 단자에 연결되고,
    상기 제4 트랜지스터의 제2 단자는 상기 선택신호 커패시터의 제2 단자에 연결되며,
    상기 제4 트랜지스터의 게이트는 제1 캐리제어클럭이 공급되는 라인에 연결되는 발광표시장치.
  10. 제 6 항에 있어서,
    상기 선택신호 저장부는, 선택신호 커패시터를 포함하고,
    상기 선택신호 커패시터의 제1 단자로는 제1 구동전압이 공급되며,
    상기 선택신호 커패시터의 제2 단자는 상기 선택신호 전송부와 연결된 발광표시장치.
  11. 제 6 항에 있어서,
    상기 리셋부는, 제5 트랜지스터 및 제6 트랜지스터를 포함하고,
    상기 제5 트랜지스터의 제1 단자는 제1 구동전압이 공급되는 라인과 연결되고, 상기 제5 트랜지스터의 제2 단자는 상기 제6 트랜지스터의 제1 단자와 연결되며, 상기 제5 트랜지스터의 게이트는 상기 선택신호 저장부 및 상기 선택신호 전송부와 연결되며,
    상기 제6 트랜지스터의 제1 단자는 상기 제5 트랜지스터의 제2 단자와 연결되고, 상기 제6 트랜지스터의 제2 단자는 상기 신호 출력부에 연결되며, 상기 제6 트랜지스터의 게이트는 리셋펄스가 입력되는 라인과 연결되는 발광표시장치.
  12. 제 11 항에 있어서,
    상기 센싱 진행 기간에 상기 리셋펄스에 의해 상기 제6 트랜지스터가 턴온되어, 상기 선택신호가 상기 신호 출력부로 공급되며,
    상기 선택신호에 의해, 상기 신호 출력부가 적어도 두 개의 게이트 펄스들을 출력하는 발광표시장치.
  13. 제 1 항에 있어서,
    상기 적어도 두 개의 스테이지들에 구비된 상기 신호 출력부들에는 서로 다른 위상을 갖는 게이트 클럭들이 순차적으로 공급되는 발광표시장치.
  14. 제 1 항에 있어서,
    상기 발광표시패널에 구비된 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버는, 상기 센싱 진행 기간에 상기 적어도 두 개의 스테이지들과 연결된 픽셀들로부터 수신된 센싱신호들을 센싱데이터들로 변환하여, 상기 센싱데이터들을 상기 제어부로 전송하며,
    상기 제어부는 상기 센싱데이터들을 저장하는 발광표시장치.




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