KR101996893B1 - 게이트 드라이버 및 그 구동 방법 - Google Patents

게이트 드라이버 및 그 구동 방법 Download PDF

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Abstract

본 발명의 게이트 드라이버는, 복수의 스테이지 그룹을 포함하고, 각각의 스테이지 그룹은 해당 스테이지 그룹의 동작 여부를 결정하고 제1 게이트 신호를 출력하는 캐리프리형 스테이지(carry-free stage); 및 상기 제1 게이트 신호를 수신하여 순차적으로 게이트 신호를 출력하는 복수의 캐리형 스테이지(carry stage)를 포함한다.

Description

게이트 드라이버 및 그 구동 방법{GATE DRIVER AND DRIVING METHOD THEREOF}
본 발명은 게이트 드라이버 및 그 구동 방법에 관한 것이다.
표시 장치에는 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Display) 등이 포함된다. 표시 장치는 복수의 화소(pixel)를 포함하고, 복수의 화소가 복수의 데이터 전압에 따라 발광함으로써 영상을 표시한다.
게이트 드라이버는 복수의 스테이지를 포함하고, 복수의 스테이지로부터 연장되는 각각의 게이트 라인을 통해 복수의 화소행의 온오프를 제어함으로써, 복수의 데이터 전압이 어느 화소행에 인가될 것인지를 결정한다.
게이트 드라이버는 크게 캐리형(carry type)과 캐리프리형(carry-free type)으로 구분될 수 있다. 캐리형 게이트 드라이버는 이전 스테이지의 출력이 다음 스테이지의 출력으로 연결되는 구조이다. 이러한 캐리형 게이트 드라이버는 구조적 특성으로 인해서 플렉서블 디스플레이에 적용시킬 시, 기계적 스트레스로 인한 오동작이 발생할 소지가 있다. 즉, 어느 하나의 스테이지가 기계적 스트레스로 인해 출력 펄스를 제대로 출력하지 못하면, 해당 출력 펄스를 이용하여 동작하는 다음 스테이지부터 마지막 스테이지까지 에러가 누적되거나 전혀 동작을 못하는 경우가 발생할 수도 있다.
이를 해결하기 위해 캐리프리형 게이트 드라이버가 제안되었다. 캐리프리형 게이트 드라이버는 다른 스테이지의 출력에 의존하지 않고, 독자적으로 동작가능한 점에 특징이 있다. 하지만, 각각의 스테이지를 개별적으로 선택해야하므로 추가되는 입력 신호 수가 증가한다는 단점이 있다. 이로 인해 필요 면적이 증가하고 시스템의 복잡도가 증가하게 되어, 슬림 베젤(slim bezel) 제품에는 적합하지 않다.
한국공개특허공보 제10-2016-0089451호 (2016.07.27)
해결하고자 하는 기술적 과제는 캐리프리형 스테이지와 캐리형 스테이지가 조합되어 필요 입력 신호 수가 감소됨으로써 슬림 베젤 제품에 적용시킬 수 있고, 일부 스테이지가 기계적 응력으로 오동작 하더라도 다른 스테이지는 정상작동이 가능한, 게이트 드라이버 및 그 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 게이트 드라이버는, 복수의 스테이지 그룹을 포함하고, 각각의 스테이지 그룹은 해당 스테이지 그룹의 동작 여부를 결정하고 제1 게이트 신호를 출력하는 캐리프리형 스테이지(carry-free stage); 및 상기 제1 게이트 신호를 수신하여 순차적으로 게이트 신호를 출력하는 복수의 캐리형 스테이지(carry stage)를 포함한다.
상기 캐리프리형 스테이지는 상기 해당 스테이지 그룹의 외부로부터 수신된 선택 신호를 디코딩하여 상기 해당 스테이지 그룹의 동작 여부를 결정하는 디코더(decoder)를 포함할 수 있다.
상기 복수의 캐리형 스테이지는 상기 제1 게이트 신호를 기초로 전단 스테이지의 게이트 신호를 이용하여 순차적으로 게이트 신호를 출력할 수 있다.
본 발명의 한 실시예에 따른 게이트 드라이버의 구동 방법은, 캐리프리형 스테이지가 해당 스테이지 그룹의 동작 여부를 결정하고 제1 게이트 신호를 출력하는 제1 단계; 및 복수의 캐리형 스테이지가 상기 제1 게이트 신호를 수신하여 순차적으로 게이트 신호를 출력하는 제2 단계를 포함한다.
상기 게이트 드라이버의 구동 방법은, 상기 제1 단계에서, 상기 캐리프리형 스테이지가 내부에 포함된 디코더를 이용하여 상기 해당 스테이지 그룹의 외부로부터 수신된 선택 신호를 디코딩함으로써 상기 해당 스테이지 그룹의 동작 여부를 결정할 수 있다.
게이트 드라이버의 구동 방법은, 상기 제2 단계에서, 상기 제1 게이트 신호를 기초로 전단 스테이지의 게이트 신호를 이용하여 순차적으로 게이트 신호를 출력할 수 있다.
상기 선택 신호는 바이너리 웨이티드(binary weighted)된 복수의 신호를 포함할 수 있다.
상기 디코더는 서로 병렬 또는 직렬로 연결된 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터가 대응하는 상기 선택 신호에 의해서 모두 턴오프 또는 턴온된 경우에 상기 해당 스테이지 그룹이 동작할 수 있다.
상기 복수의 캐리형 스테이지는 전단 스테이지로부터 출력된 게이트 신호에 의해 프리차지될 수 있다.
상기 복수의 캐리형 스테이지는 전단 스테이지로부터 출력된 게이트 신호의 다음 클록 펄스에 의해 부스팅됨으로써 각각의 게이트 신호를 출력할 수 있다.
본 발명에 따른 게이트 드라이버 및 그 구동 방법은 캐리프리형 스테이지와 캐리형 스테이지가 조합되어 필요 입력 신호 수가 감소됨으로써 슬림 베젤 제품에 적용시킬 수 있고, 일부 스테이지가 기계적 응력으로 오동작 하더라도 다른 스테이지는 정상작동이 가능하다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 게이트 드라이버를 설명하기 위한 도면이다.
도 3은 도 2의 게이트 드라이버의 타이밍 다이어그램이다.
도 4는 본 발명의 한 실시예에 따른 캐리프리형 스테이지를 설명하기 위한 도면이다.
도 5는 도 4의 캐리프리형 스테이지의 제1 동작 단계를 설명하기 위한 도면이다.
도 6은 도 4의 캐리프리형 스테이지의 제2 동작 단계를 설명하기 위한 도면이다.
도 7은 도 4의 캐리프리형 스테이지의 제3 동작 단계를 설명하기 위한 도면이다.
도 8은 도 4의 캐리프리형 스테이지의 제4 동작 단계를 설명하기 위한 도면이다.
도 9는 도 4의 캐리프리형 스테이지의 제5 동작 단계를 설명하기 위한 도면이다.
도 10은 본 발명의 한 실시예에 따른 캐리형 스테이지를 설명하기 위한 도면이다.
도 11은 도 10의 캐리형 스테이지의 제1 동작 단계를 설명하기 위한 도면이다.
도 12는 도 10의 캐리형 스테이지의 제2 동작 단계를 설명하기 위한 도면이다.
도 13은 도 10의 캐리형 스테이지의 제3 동작 단계를 설명하기 위한 도면이다.
도 14는 도 10의 캐리형 스테이지의 제4 동작 단계를 설명하기 위한 도면이다.
도 15는 도 10의 캐리형 스테이지의 제5 동작 단계를 설명하기 위한 도면이다.
도 16은 도 10의 캐리형 스테이지의 제6 동작 단계를 설명하기 위한 도면이다.
도 17은 도 10의 캐리형 스테이지의 제7 동작 단계를 설명하기 위한 도면이다.
도 18은 도 10의 캐리형 스테이지의 제8 동작 단계를 설명하기 위한 도면이다.
도 19는 스테이지 그룹에 따른 게이트 드라이버의 구성예를 설명하기 위한 도면이다.
도 20은 총 스테이지 개수가 40 개이고, 한 스테이지 그룹이 5 개의 스테이지를 포함하는 경우의 선택 신호의 예시적인 테이블이다.
도 21은 총 스테이지 개수가 80 개이고, 한 스테이지 그룹이 5 개의 스테이지를 포함하는 경우의 선택 신호의 예시적인 테이블이다.
도 22는 도 21의 경우에 대응하는 예시적인 캐리프리형 스테이지를 설명하기 위한 도면이다.
도 23은 총 스테이지 개수가 1080 개이고, 한 스테이지 그룹이 5 개의 스테이지를 포함하는 경우의 선택 신호의 예시적인 테이블이다.
도 24는 도 23의 경우에 대응하는 예시적인 캐리프리형 스테이지를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 표시 장치(9)는 타이밍 컨트롤러(10), 데이터 드라이버(20), 게이트 드라이버(30), 및 표시부(4)를 포함한다.
타이밍 컨트롤러(timing controller)(10)는 외부 입력 신호를 이용하여 게이트 제어 신호, 데이터 제어 신호, 및 데이터 영상 신호를 생성할 수 있다. 타이밍 컨트롤러(10)는 외부의 그래픽 제어부(graphic controller) 등으로부터 외부 입력 신호를 입력받는다. 외부 입력 신호는 입력 영상 신호 및 입력 제어 신호를 포함할 수 있다.
입력 영상 신호는 각 화소의 휘도 정보를 포함하고, 휘도는 미리 정해진 개수, 예를 들면 1024, 512, 256, 128 또는 64 개의 계조(gray)에 대응될 수 있다. 예를 들어, 입력 영상 신호는 적색, 녹색 및 청색 별로 존재할 수 있다. 입력 영상 신호는 입력 제어 신호를 참조하여 표시 장치(9)의 사양(specification)에 적합한 데이터 영상 신호로 변환될 수 있다. 표시 장치(9)의 사양이란 화소 해상도(pixel resolution), 데이터 드라이버의 개수, 표시 가능한 계조 개수 등을 포함할 수 있다. 예를 들어, 도 1의 표시 장치(9)는 1 개의 데이터 드라이버(20) 및 m 행 n 열의 복수의 화소(PX11, PX12, PX13, ... PX1n, PX21, PX22, PX23, ... PX2n, PX31, PX32, PX33, ... PX3n, ... PXm1, PXm2, PXm3, ... PXmn)를 포함한다. 다른 실시 예에서 표시 장치는 복수의 데이터 드라이버를 포함할 수도 있다.
입력 제어 신호는 수직 동기 신호, 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등을 포함할 수 있다. 입력 제어 신호는 데이터 제어 신호 및 게이트 제어 신호로 변환될 수 있다. 게이트 제어 신호는 선택 신호, 리셋 신호, 및 복수의 클록 신호를 포함할 수 있다. 데이터 제어 신호는 한 화소행에 대한 영상 신호의 전송 시작을 알리는 수평 동기 신호, 복수의 데이터 선에 복수의 데이터 전압을 인가하라는 데이터 로드 신호, 및 데이터 클록 신호 등을 포함할 수 있다. 표시 장치(9)가 액정 표시 장치인 경우, 데이터 제어 신호는 공통 전압에 대한 데이터 전압의 극성을 프레임, 화소행, 또는 화소열마다 반전시키는 반전 신호를 더 포함할 수 있다.
데이터 드라이버(20)는 수신된 데이터 제어 신호 및 데이터 영상 신호를 이용하여 각 채널에 대한 데이터 전압을 생성할 수 있다. 생성된 복수의 데이터 전압은 대응하는 복수의 데이터 라인(D1, D2, D3, ... Dn) 각각에 인가된다.
게이트 드라이버(30)는 타이밍 컨트롤러(10)로부터 게이트 제어 신호를 수신한다. 게이트 드라이버(30)는 복수의 게이트 라인(G1, G2, G3, ... Gm)을 통해서 복수의 화소행의 온오프를 제어하여 데이터 드라이버(20)로부터 인가된 화소행 단위의 복수의 데이터 전압이 대응하는 화소행에 기입되도록 제어한다.
표시부(40)는 대략 행렬 형태(matrix)로 배열된 복수의 화소(PX11, PX12, PX13, ... PX1n, PX21, PX22, PX23, ... PX2n, PX31, PX32, PX33, ... PX3n, ... PXm1, PXm2, PXm3, ... PXmn)를 포함할 수 있다. 각 화소는 색 표시를 구현하기 위해서 기본색(primary color) 중 하나를 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 기본색을 표시하여(시간 분할) 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 할 수 있다. 기본색은 적색, 녹색, 청색 등의 삼원색 중 하나이거나, 황색(yellow), 청록색(cyan), 자홍색(magenta) 등의 삼원색 중 하나일 수 있다. 서로 다른 기본색을 표시하는 인접하는 복수의 화소는 함께 하나의 세트(이하, 도트)를 이룰 수 있으며, 하나의 도트(dot)는 백색의 영상을 표시할 수도 있다.
각각의 화소는 적어도 하나의 데이터 라인과 적어도 하나의 게이트 라인에 연결되어 있는 적어도 하나의 트랜지스터를 포함할 수 있다. 이러한 트랜지스터의 제어 전극에 게이트 라인이 연결되고, 트랜지스터가 온 상태(ON state)가 되는 경우, 데이터 라인에 인가된 데이터 전압이 도통된 트랜지스터를 통해서 해당 화소로 인가된다.
도 1에서는 본 발명의 한 실시예에 따른 게이트 드라이버(30)의 기능과 역할을 설명하기 위해 예시적인 표시 장치(9)의 구성을 설명하였지만, 적용 제품에 따라 표시 장치(9)의 구체적인 구성은 변형가능하다.
도 2는 본 발명의 한 실시예에 따른 게이트 드라이버를 설명하기 위한 도면이고, 도 3은 도 2의 게이트 드라이버의 타이밍 다이어그램이다.
도 2를 참조하면 본 발명의 한 실시예에 따른 게이트 드라이버(30)는 복수의 스테이지 그룹(SG1, SG2, ...)을 포함한다. 각각의 스테이지 그룹(SG1)은 캐리프리형 스테이지(CFS1) 및 복수의 캐리형 스테이지(CS1, ... CS5)를 포함한다. 도 2 내지 18의 실시예에서 게이트 드라이버(30)는 총 스테이지 개수가 40 개이고, 각 스테이지 그룹이 1 개의 캐리프리형 스테이지 및 4 개의 캐리형 스테이지를 포함한다.
하지만 본 실시예에 따른 게이트 드라이버(30)의 총 스테이지 개수 및 각 스테이지 그룹이 포함할 수 있는 스테이지 개수에는 제한이 없으며, 이에 대해서 도 19 내지 24를 참조하여 후술한다. 즉, 본 실시예에 따른 게이트 드라이버(30)는 목적하는 제품의 스펙에 따라서, 총 스테이지 개수, 스테이지 그룹의 개수, 각 스테이지 그룹을 구성하는 스테이지의 개수 등을 자유롭게 설계할 수 있는 점에서 그 확장성에 장점이 있다.
캐리프리형 스테이지(carry-free stage)(CFS1)는 해당 스테이지 그룹의 동작 여부를 결정하고 제1 게이트 신호(OUT1)를 출력할 수 있다.
예를 들어, 캐리프리형 스테이지(CFS1)는 해당 스테이지 그룹(SG1)의 외부로부터 수신된 선택 신호(D<0>)를 디코딩하여 해당 스테이지 그룹의 동작 여부를 결정하는 디코더(decoder)를 포함할 수 있다. 이러한 선택 신호(D<0>)는 바이너리 웨이티드(binary weighted)된 복수의 신호를 포함할 수 있다. 바이너리 웨이티드된 복수의 신호란 LSB(least significant bit)에 해당하는 신호의 펄스 폭을 20이라고 가정하면, 다음 비트에 해당하는 신호의 펄스 폭은 21이고, 그 다음 비트에 해당하는 신호의 펄스 폭은 22이고, 마지막 MSB(most significant bit)에 해당하는 신호의 펄스 폭은 2k-1인 k 개의 신호들을 의미할 수 있다.
예를 들어, 디코더는 서로 병렬 또는 직렬로 연결된 복수의 트랜지스터를 포함하고, 복수의 트랜지스터가 대응하는 선택 신호에 의해서 모두 턴오프 또는 턴온된 경우에 해당 스테이지 그룹이 동작할 수 있다. 예시적인 디코더의 구조에 대해서는 도 4, 도 22, 도 24를 참조한다. 본 실시예에서는 디코더에 포함된 복수의 트랜지스터가 병렬로 연결되고, 모두 턴오프되었을 때 해당 스테이지 그룹이 동작하도록 도시되어 있지만, 당업자라면 반대로 복수의 트랜지스터가 모두 턴온되었을 때 해당 스테이지 그룹(SG1)이 동작하도록 구성하거나, 복수의 트랜지스터를 직렬로 연결시켜 디코더로 동작하도록 구성할 수도 있을 것이다.
캐리프리형 스테이지(carry-free stage)(CFS1)는 선택 신호(D<0>, Db<0>), 리셋 신호(RS1, RS2), 및 복수의 클록 신호(C1, C2, C3, C4)를 이용하여 게이트 신호(OUT1)를 생성할 수 있다.
복수의 캐리형 스테이지(carry stage)(CS1, ... CS5)는 제1 게이트 신호(OUT1)를 수신하여 순차적으로 게이트 신호(OUT2, ..., OUT5)를 출력한다. 이때, 복수의 캐리형 스테이지(CS1, ... CS5)는 제1 게이트 신호(OUT1)를 기초로 전단 스테이지의 게이트 신호를 이용하여 순차적으로 게이트 신호를 출력할 수 있다. 예를 들어, 복수의 캐리형 스테이지(CS1, ... CS5)는 쉬프트 레지스터(shift register) 형태로 연결됨으로써 상기 제1 게이트 신호(OUT1)를 기초로 순차적으로 게이트 신호(OUT2, ..., OUT5)를 출력할 수 있다.
예를 들어, 복수의 캐리형 스테이지)(CS1, ... CS5)는 전단 스테이지로부터 출력된 게이트 신호에 의해 프리차지(precharge)될 수 있다. 또한, 복수의 캐리형 스테이지)(CS1, ... CS5)는 전단 스테이지로부터 출력된 게이트 신호의 다음 클록 펄스에 의해 부스팅(boosting)됨으로써 각각의 게이트 신호를 출력할 수 있다. 이에 대해서는 도 10 내지 18을 참조하여 후술한다.
복수의 캐리형 스테이지(CS1, ... CS5)는 캐리프리형 스테이지(CFS1) 및 전단의 캐리형 스테이지 중 하나로부터 출력된 게이트 신호 및 복수의 클록 신호(C1, C2, C3, C4) 중 일부를 이용하여 게이트 신호를 순차적으로 생성한다.
예를 들어, 제2 채널에 해당하는 캐리형 스테이지(CS1)는 제1 채널에 해당하는 캐리프리형 스테이지(CFS1)로부터 출력된 게이트 신호(OUT1) 및 클록 신호(C2, C3, C4)를 이용하여 게이트 신호(OUT2)를 생성할 수 있다.
다음으로, 제3 채널에 해당하는 캐리형 스테이지는 제2 채널에 해당하는 캐리형 스테이지(CS1)로부터 출력된 게이트 신호(OUT2) 및 클록 신호(C3, C4, C1)를 이용하여 게이트 신호를 생성할 수 있다.
다음으로, 제4 채널에 해당하는 캐리형 스테이지는 제3 채널에 해당하는 캐리형 스테이지로부터 출력된 게이트 신호 및 클록 신호(C4, C1, C2)를 이용하여 게이트 신호를 생성할 수 있다.
다음으로, 제5 채널에 해당하는 캐리형 스테이지(CS5)는 제4 채널에 해당하는 캐리형 스테이지로부터 출력된 게이트 신호 및 클록 신호(C1, C2, C3)를 이용하여 게이트 신호(OUT5)를 생성할 수 있다.
다른 스테이지 그룹(SG2)에 대해서도 상술한 내용이 유사하게 적용가능하므로 중복되는 설명은 생략한다.
도 4는 본 발명의 한 실시예에 따른 캐리프리형 스테이지를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 한 실시예에 따른 캐리프리형 스테이지(CFS1)는 복수의 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M8, M9, M10) 및 제1 커패시터(CP1)를 포함한다.
제1 트랜지스터(M1)는 일단 및 게이트 단자에 제1 클록 신호(C1)가 입력된다.
제2 트랜지스터(M2)는 일단이 제1 트랜지스터(M1)의 타단에 연결되고, 게이트 단자에 선택 신호(D0)가 입력된다. 제2 트랜지스터(M2)는 선택 신호(D0)에 대한 디코딩 역할을 수행하는데, 게이트 드라이버(30)의 구성에 따라 디코딩용 트랜지스터가 병렬로 더 연결될 수 있다. 이에 대해서는 도 22 및 24를 참조하여 후술한다.
제3 트랜지스터(M3)는 일단이 제1 트랜지스터(M1)의 타단에 연결되고, 게이트 단자에 제1 리셋 신호(RS1)가 입력된다.
제4 트랜지스터(M4)는 일단이 제1 트랜지스터(M1)의 타단에 연결되고, 게이트 단자에 제2 리셋 신호(RS2)가 입력된다.
제5 트랜지스터(M5)는 일단에 제2 클록 신호(C2)가 입력되고, 타단이 스테이지 출력단에 연결된다.
제1 커패시터(CP1)는 제5 트랜지스터(M5)의 게이트 단자와 타단을 연결한다.
제6 트랜지스터(M6)는 일단이 제2 내지 제4 트랜지스터(M2, M3, M4)의 타단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자에 제3 클록 신호(C3)가 입력된다.
제7 트랜지스터(M7)는 일단이 스테이지 출력단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자에 제3 클록 신호(C3)가 입력된다.
제8 트랜지스터(M8)는 일단 및 게이트 단자에 제4 클록 신호(C4)가 입력되고, 타단이 제5 트랜지스터(M5)의 게이트 단자에 연결된다.
제9 트랜지스터(M9)는 일단이 제5 트랜지스터(M5)의 타단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제6 트랜지스터(M6)의 일단에 연결된다.
제10 트랜지스터(M10)는 일단이 제5 트랜지스터(M5)의 타단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제6 트랜지스터(M6)의 일단에 연결된다.
도 5는 도 4의 캐리프리형 스테이지의 제1 동작 단계를 설명하기 위한 도면이다.
도 5를 참조하면 제1 동작 단계에서 제3 클록 신호(C3) 및 제1 리셋 신호(RS1)가 온 레벨이고, 트랜지스터(M3, M6, M7)가 도통된다.
도 6은 도 4의 캐리프리형 스테이지의 제2 동작 단계를 설명하기 위한 도면이다.
도 6을 참조하면 제2 동작 단계에서 제4 클록 신호(C4) 및 제1 리셋 신호(RS1)가 온 레벨이고, 트랜지스터(M3, M5, M8)가 도통된다. 따라서, 노드(Q)는 프리차지(precharge)된다.
도 7은 도 4의 캐리프리형 스테이지의 제3 동작 단계를 설명하기 위한 도면이다.
도 7을 참조하면 제3 동작 단계에서 제1 클록 신호(C1)가 온 레벨이고 제1 커패시터(CP1)의 충전 전압으로 인해서, 트랜지스터(M1, M5)가 도통된다.
도 8은 도 4의 캐리프리형 스테이지의 제4 동작 단계를 설명하기 위한 도면이다.
도 8을 참조하면 제4 동작 단계에서 제2 클록 신호(C2) 및 제2 리셋 신호(RS2)가 온 레벨이고, 트랜지스터(M4, M5)가 도통된다. 노드(Q)는 제1 커패시터(CP1)의 충전 전압 및 제2 클록 신호(C2)의 전압으로 인해 부스팅(boosting)된다. 캐리프리형 스테이지(CFS1)는 제2 클록 신호(C2)에 대응하는 게이트 신호(OUT1)를 출력하게 된다.
도 9는 도 4의 캐리프리형 스테이지의 제5 동작 단계를 설명하기 위한 도면이다.
도 9를 참조하면 제5 동작 단계에서, 제3 클록 신호(C3) 및 제2 리셋 신호(RS2)가 온 레벨이고, 트랜지스터(M4, M5, M6, M7)가 도통된다.
도 10은 본 발명의 한 실시예에 따른 캐리형 스테이지를 설명하기 위한 도면이다.
도 10을 참조하면 본 발명의 한 실시예에 따른 캐리형 스테이지(CS1)는 복수의 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20, M21) 및 제2 커패시터(CP2)를 포함한다.
제11 트랜지스터(M11)는 일단 및 게이트 단자에 제2 클록 신호(C2)를 입력받는다.
제12 트랜지스터(M12)는 일단이 제11 트랜지스터(M11)의 타단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제4 클록 신호(C4)를 입력받는다.
제13 트랜지스터(M13)는 일단 및 게이트 단자에 제4 클록 신호(C4)를 입력받는다.
제14 트랜지스터(M14)는 일단이 제13 트랜지스터(M13)의 타단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자에 제2 클록 신호(C2)가 입력된다.
제15 트랜지스터(M15)는 일단이 제11 트랜지스터(M11)의 타단에 연결되고, 게이트 단자에 제3 클록 신호(C3)가 입력된다.
제16 트랜지스터(M16)는 일단에 제3 클록 신호(C3)가 입력되고, 타단이 스테이지 출력단에 연결된다.
제17 트랜지스터(M17)는 일단 및 게이트 단자에 전단의 게이트 신호(OUTN - 1)가 입력되고, 타단이 제16 트랜지스터(M16)의 게이트 단자에 연결된다.
제2 커패시터(CP2)는 제16 트랜지스터(M16)의 게이트 단자 및 일단을 연결한다.
제18 트랜지스터(M18)는 일단이 제15 트랜지스터(M15)의 타단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제16 트랜지스터(M16)의 게이트 단자에 연결된다.
제19 트랜지스터(M19)는 일단이 스테이지 출력단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제11 트랜지스터(M11)의 타단에 연결된다.
제20 트랜지스터(M20)는 일단이 제16 트랜지스터(M16)의 게이트 단자에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제13 트랜지스터(M13)의 타단에 연결된다.
제21 트랜지스터(M21)는 일단이 스테이지 출력단에 연결되고, 타단이 전원 전압(VSS)에 연결되고, 게이트 단자가 제13 트랜지스터(M13)의 타단에 연결된다.
도 11은 도 10의 캐리형 스테이지의 제1 동작 단계를 설명하기 위한 도면이다.
도 11을 참조하면 제1 동작 단계에서, 제3 클록 신호(C3)가 온 레벨이고, 트랜지스터(M15, M19)가 도통된다.
도 12는 도 10의 캐리형 스테이지의 제2 동작 단계를 설명하기 위한 도면이다.
도 12를 참조하면 제2 동작 단계에서, 제4 클록 신호(C4)가 온 레벨이고, 트랜지스터(M12, M13, M20, M21)가 도통된다.
도 13은 도 10의 캐리형 스테이지의 제3 동작 단계를 설명하기 위한 도면이다.
도 13을 참조하면 제3 동작 단계에서, 제1 클록 신호(C1)가 온 레벨이고, 트랜지스터(M20, M21)가 도통된다.
도 14는 도 10의 캐리형 스테이지의 제4 동작 단계를 설명하기 위한 도면이다.
도 14를 참조하면 제4 동작 단계에서, 제2 클록 신호(C2)가 온 레벨이고, 트랜지스터(M11, M14, M16, M17, M18, M19)가 도통된다. 이때 제2 커패시터(C2)는 전단 게이트 신호(OUTN - 1)와 전원 전압(VSS)의 차이 전압으로 충전되며, 따라서 노드(Q2)는 프리차지된다.
도 15는 도 10의 캐리형 스테이지의 제5 동작 단계를 설명하기 위한 도면이다.
도 15를 참조하면 제5 동작 단계에서, 제3 클록 신호(C3)가 온 레벨이고, 트랜지스터(M15, M16, M18)가 도통된다. 이때 제3 클록 신호(C3)에 의해 노드(Q2)는 부스팅되며, 온 레벨의 게이트 신호(OUTN)가 출력된다.
도 16은 도 10의 캐리형 스테이지의 제6 동작 단계를 설명하기 위한 도면이다.
도 16을 참조하면 제6 동작 단계에서, 제4 클록 신호(C4)가 온 레벨이고, 트랜지스터(M12, M13, M20, M21)가 도통된다.
도 17은 도 10의 캐리형 스테이지의 제7 동작 단계를 설명하기 위한 도면이다.
도 17을 참조하면 제7 동작 단계에서, 제1 클록 신호(C1)가 온 레벨이고, 트랜지스터(M20, M21)가 도통된다.
도 18은 도 10의 캐리형 스테이지의 제8 동작 단계를 설명하기 위한 도면이다.
도 18을 참조하면 제8 동작 단계에서, 제2 클록 신호(C2)가 온 레벨이고, 트랜지스터(M11, M14, M19)가 도통된다.
도 19는 스테이지 그룹에 따른 게이트 드라이버의 구성예를 설명하기 위한 도면이다.
도 19를 참조하면, 게이트 드라이버(30)가 1080 개의 스테이지를 가질 때의 구성예들이 도시되어 있다.
만약 종래 기술에 따라 캐리프리형 스테이지만으로 게이트 드라이버를 구성하는 경우, 1080 개의 스테이지를 구현하기 위해서는 아래 수학식 1에 따라 입력 신호선이 23 개 필요하게 된다.
[수학식 1]
Figure 112017026219732-pat00001
여기서, Ns는 입력 신호선의 개수이고, NG는 총 스테이지의 개수이다.
수학식 1의 앞의 텀(term)인 숫자 5는 클록 신호 선 4 개와 전원 전압 선 1 개로서 총 스테이지 개수와 무관하게 필요한 신호선 개수이다. 로그 연산자를 포함하는 수학식 1의 뒤의 텀은 총 스테이지 개수에 따라 필요한 선택 신호 선의 개수를 의미한다.
반면에, 본 실시예에 따른 게이트 드라이버(30)의 각 스테이지 그룹이 5 개의 스테이지를 갖게 되는 경우, 아래 수학식 2에 따라 입력 신호선은 19 개가 필요하며, 종래 기술에 비해 17.4% 필요 신호선 감축이 달성가능하다.
[수학식 2]
Figure 112017026219732-pat00002
수학식 2의 앞의 텀인 숫자 7은 클록 신호 선 4 개, 전원 전압 선 1 개, 리셋 신호 선 2 개를 의미하며, 총 스테이지 개수와 무관하게 필요한 신호선 개수이다. 로그 연산자를 포함하는 수학식 2의 뒤의 텀은 총 스테이지 개수에 따라 필요한 선택 신호 선의 개수를 의미한다.
유사하게, 본 실시예에 따른 게이트 드라이버(30)의 각 스테이지 그룹이 9 개의 스테이지를 갖게 되는 경우, 아래 수학식 3에 따라 입력 신호선은 17 개가 필요하며, 종래 기술에 비해 26.1% 필요 신호선 감축이 달성가능하다.
[수학식 3]
Figure 112017026219732-pat00003
마찬가지로, 본 실시예에 따른 게이트 드라이버(30)의 각 스테이지 그룹이 17 개의 스테이지를 갖게 되는 경우, 아래 수학식 4에 따라 입력 신호선은 15 개가 필요하며, 종래 기술에 비해 34.8% 필요 신호선 감축이 달성가능하다.
[수학식 4]
Figure 112017026219732-pat00004
마찬가지로, 본 실시예에 따른 게이트 드라이버(30)의 각 스테이지 그룹이 37 개의 스테이지를 갖게 되는 경우, 아래 수학식 5에 따라 입력 신호선은 13 개가 필요하며, 종래 기술에 비해 43.5% 필요 신호선 감축이 달성가능하다.
[수학식 5]
Figure 112017026219732-pat00005
도 20은 총 스테이지 개수가 40 개이고, 한 스테이지 그룹이 5 개의 스테이지를 포함하는 경우의 선택 신호의 예시적인 테이블이다.
도 20에 대응하는 예시적인 캐리프리형 스테이지(CFS1)에 대해서는 도 4를 참조한다. 도 20 및 도 4의 실시예에서는 디코딩에 1 비트가 필요하므로 디코딩 트랜지스터는 제2 트랜지스터(M2) 1 개가 존재한다.
도 21은 총 스테이지 개수가 80 개이고, 한 스테이지 그룹이 5 개의 스테이지를 포함하는 경우의 선택 신호의 예시적인 테이블이고, 도 22는 도 21의 경우에 대응하는 예시적인 캐리프리형 스테이지를 설명하기 위한 도면이다.
도 21 및 22의 실시예에서는 디코딩에 2 비트가 필요하므로, 캐리프리형 스테이지(CFS1a)에는 2 개의 디코딩 트랜지스터(M2_a0, M2_a1)가 필요하며, 각 디코딩 트랜지스터(M2_a0, M2_a1)의 게이트 단자에 대응하는 선택 신호(D0, D1)가 인가되게 된다.
도 23은 총 스테이지 개수가 1080 개이고, 한 스테이지 그룹이 5 개의 스테이지를 포함하는 경우의 선택 신호의 예시적인 테이블이고, 도 24는 도 23의 경우에 대응하는 예시적인 캐리프리형 스테이지를 설명하기 위한 도면이다.
도 23 및 24의 실시예에서는 디코딩에 6 비트가 필요하므로, 캐리프리형 스테이지(CFS1b)에는 6 개의 디코딩 트랜지스터(M2_b0, M2_b1, ... M2_b5)가 필요하며, 각 디코딩 트랜지스터(M2_b0, M2_b1, ... M2_b5)의 게이트 단자에 대응하는 선택 신호(D0, D1, ... D5)가 인가되게 된다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 표시 장치
10: 타이밍 컨트롤러
20: 데이터 드라이버
30: 게이트 드라이버
40: 표시부

Claims (14)

  1. 복수의 스테이지 그룹을 포함하고,
    각각의 스테이지 그룹은
    해당 스테이지 그룹의 동작 여부를 결정하고 제1 게이트 신호를 출력하는 캐리프리형 스테이지(carry-free stage); 및
    상기 제1 게이트 신호를 수신하여 순차적으로 게이트 신호를 출력하는 복수의 캐리형 스테이지(carry stage)를 포함하되,
    상기 캐리프리형 스테이지는
    상기 해당 스테이지 그룹의 외부로부터 수신된 선택 신호를 디코딩하여 상기 해당 스테이지 그룹의 동작 여부를 결정하는 디코더(decoder)를 포함하는,
    게이트 드라이버.
  2. 삭제
  3. 제1 항에 있어서,
    상기 복수의 캐리형 스테이지는
    상기 제1 게이트 신호를 기초로 전단 스테이지의 게이트 신호를 이용하여 순차적으로 게이트 신호를 출력하는,
    게이트 드라이버.
  4. 캐리프리형 스테이지가 해당 스테이지 그룹의 동작 여부를 결정하고 제1 게이트 신호를 출력하는 제1 단계; 및
    복수의 캐리형 스테이지가 상기 제1 게이트 신호를 수신하여 순차적으로 게이트 신호를 출력하는 제2 단계를 포함하되,
    상기 제1 단계에서,
    상기 캐리프리형 스테이지가 내부에 포함된 디코더를 이용하여 상기 해당 스테이지 그룹의 외부로부터 수신된 선택 신호를 디코딩함으로써 상기 해당 스테이지 그룹의 동작 여부를 결정하는,
    게이트 드라이버의 구동 방법.
  5. 삭제
  6. 제4 항에 있어서,
    상기 제2 단계에서,
    상기 제1 게이트 신호를 기초로 전단 스테이지의 게이트 신호를 이용하여 순차적으로 게이트 신호를 출력하는,
    게이트 드라이버의 구동 방법.
  7. 제1 항에 있어서,
    상기 선택 신호는 바이너리 웨이티드(binary weighted)된 복수의 신호를 포함하는,
    게이트 드라이버.
  8. 제7 항에 있어서,
    상기 디코더는 서로 병렬 또는 직렬로 연결된 복수의 트랜지스터를 포함하고,
    상기 복수의 트랜지스터가 대응하는 상기 선택 신호에 의해서 모두 턴오프 또는 턴온된 경우에 상기 해당 스테이지 그룹이 동작하는,
    게이트 드라이버.
  9. 제3 항에 있어서,
    상기 복수의 캐리형 스테이지는 전단 스테이지로부터 출력된 게이트 신호에 의해 프리차지되는,
    게이트 드라이버.
  10. 제9 항에 있어서,
    상기 복수의 캐리형 스테이지는 전단 스테이지로부터 출력된 게이트 신호의 다음 클록 펄스에 의해 부스팅됨으로써 각각의 게이트 신호를 출력하는,
    게이트 드라이버.
  11. 제4 항에 있어서,
    상기 선택 신호는 바이너리 웨이티드(binary weighted)된 복수의 신호를 포함하는,
    게이트 드라이버의 구동 방법.
  12. 제11 항에 있어서,
    상기 디코더는 서로 병렬 또는 직렬로 연결된 복수의 트랜지스터를 포함하고,
    상기 복수의 트랜지스터가 대응하는 상기 선택 신호에 의해서 모두 턴오프 또는 턴온된 경우에 상기 해당 스테이지 그룹이 동작하는,
    게이트 드라이버의 구동 방법.
  13. 제6 항에 있어서,
    상기 복수의 캐리형 스테이지는 전단 스테이지로부터 출력된 게이트 신호에 의해 프리차지되는,
    게이트 드라이버의 구동 방법.
  14. 제13 항에 있어서,
    상기 복수의 캐리형 스테이지는 전단 스테이지로부터 출력된 게이트 신호의 다음 클록 펄스에 의해 부스팅됨으로써 각각의 게이트 신호를 출력하는,
    게이트 드라이버의 구동 방법.
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