KR20040019253A

KR20040019253A - 표시 구동회로 및 표시 장치

Info

Publication number: KR20040019253A
Application number: KR1020030059619A
Authority: KR
Inventors: 모리타아키라; 도리우미유이치
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2002-08-27
Filing date: 2003-08-27
Publication date: 2004-03-05
Also published as: US20040070589A1; JP4175058B2; US20080062114A1; US7304631B2; CN1275216C; JP2004085927A; CN100565649C; CN1835062A; US20080055341A1; CN1489125A; KR100575517B1

Abstract

데이터 입력 제어 회로(50)를 기준으로 우측의 영역에 배치되어 제1∼제M 계조 데이터를 유지하는 제1∼제M SR블록(BLK₁∼BLK_M)과, 좌측의 영역에 배치되어 제(M+1)∼제(M+N) 계조 데이터를 유지하는 제(M+1)∼제(M+N) SR블록(BLK_M+1∼BLK_M+N)을 포함한다. 제1∼제(M+N) SR블록(BLK₁∼BLK_M+N)은 각 SR블록에 있어서 시프트 되는 데이터 인에이블 신호에 기초하여 마스크 제어되는 제1∼제(M+N) 계조 데이터를 유지한다. 제1∼제M 계조 데이터의 마스크는 제1∼제M 데이터 마스크 회로(52₁∼52_M)의 순서로 비해제 상태로 설정된다. 제(M+1)∼제(M+N) 계조 데이터의 마스크는 제(M+1)∼제(M+N) 데이터 마스크 회로(52_M+1∼52_M+N)의 순서로 해제 상태로 설정된다.

Description

표시 구동회로 및 표시 장치{DISPLAY DRIVER CIRCUIT AND DISPLAY DEVICE}

본 발명은 표시 구동 회로 및 표시 장치에 관한 것이다.

예컨대 액정 패널(광의로는, 표시 패널)에서는, 계조(階調) 표시에 의해 컬러 표현이 된다. 그 때문에 액정 패널의 신호 전극을 구동하는 신호 드라이버(광의로는, 표시 구동 회로)는 신호 전극에 해당하는 신호 전극 구동 회로를 갖는다. 각 신호 전극 구동 회로는, 대응하는 래치에 유지된 계조 데이터에 따른 구동 전압을 출력한다.

그런데 일반적으로 신호 드라이버 구동 대상의 표시 패널 신호 전극 수는 많다. 따라서, 표시 패널의 가장자리에 효율적으로 설치될 수 있도록, 신호 드라이버는 신호 전극의 배열 방향을 장변 방향으로 하고, 이 배열 방향과 교차하는 방향을 단변 방향이 되도록 레이 아웃되어 회로가 형성된다. 따라서, 계조 데이터를 공급하는 계조 버스는, 신호 드라이버의 장변 방향으로 길어지고, 계조 버스의 부하가 증대한다. 따라서, 계조 버스의 구동에 따르는 전력 소비가 커진다.

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적은, 계조 데이터의 공급에 따르는 소비 전력을 삭감할 수 있는 표시 구동 회로 및 표시 장치를 제공하는 것에 있다.

도1은 액정 장치의 구성의 개요를 도시하는 블록도,

도2는 동일 유리 기판 상에 신호 드라이버가 형성되는 액정 패널의 개요를 도시하는 구성도,

도3은 신호 드라이버의 구성의 개요를 도시하는 블록도,

도4A는 신호 드라이버의 형상을 모식적으로 도시하는 도면,

도4B는 계조 버스의 배선의 모양을 모식적으로 도시하는 도면,

도5는 신호 드라이버에 적용되는 표시 구동 회로의 시프트 레지스터부의 구성의 개요를 도시하는 블록도,

도6은 제1 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 구성의 개요를 도시하는 블록도,

도7은 제1 실시 형태에 있어서의 제1계의 회로 블록의 구성의 개요를 도시하는 블록도,

도8은 제1 실시 형태에 있어서의 제2계의 회로 블록의 구성의 개요를 도시하는 블록도,

도9는 제1 실시 형태에 있어서의 계조 데이터의 취입 타이밍의 일례를 도시하는 타이밍 차트,

도10A는 비교 예에 있어서의 시프트 레지스터부의 구성의 개요를 도시하는 블록도,

도10B는 비교 예에 있어서의 시프트 레지스터부의 동작 타이밍의 일례를 도시하는 타이밍 차트,

도11은 제1 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 상세한 구성 예의 전체 블록도,

도12는 SR블록의 구성의 일례를 도시하는 회로도,

도13은 데이터 마스크 제어 회로 및 데이터 마스크 회로의 구성예를 도시하는 회로도,

도14는 제1 실시 형태에 있어서의 제1계의 회로 블록의 동작 타이밍의 일례를 도시하는 타이밍 차트,

도15는 제1 실시 형태에 있어서의 제2계의 회로 블록의 동작 타이밍의 일례를 도시하는 타이밍 차트,

도16은 제2 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 구성의 개요를 도시하는 블록도,

도17은 제2 실시 형태에 있어서의 제1계의 회로 블록의 구성의 개요를 도시하는 블록도,

도18은 제2 실시 형태에 있어서의 제2계의 회로 블록의 구성의 개요를 도시하는 블록도,

도19는 제2 실시 형태에 있어서의 계조 데이터의 취입 타이밍의 일례를 도시하는 타이밍 차트,

도20은 제2 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 상세한 구성 예의 전체 블록도,

도21은 데이터 마스크 제어 회로, 데이터 마스크 회로, 클록 마스크 제어 회로 및 클록 마스크 회로의 구성 예를 도시하는 회로도,

도22는 데이터 마스크 제어 회로, 데이터 마스크 회로, 클록 마스크 제어 회로 및 클록 마스크 회로의 동작 타이밍의 일례를 도시하는 타이밍 차트,

도23은 제2 실시 형태에 있어서의 제1계의 회로 블록의 동작 타이밍의 일례를 도시하는 타이밍 차트,

도24는 제2 실시 형태에 있어서의 제2계의 회로 블록의 동작 타이밍의 일례를 도시하는 타이밍 차트,

도25는 제1계의 회로 블록만으로 구성한 표시 구동 회로의 개요를 도시하는 구성도,

도26은 제2계의 회로 블록만으로 구성한 표시 구동 회로의 개요를 도시하는 구성도,

도27은 각 SR 블록에 공급되는 클록만의 마스크 제어를 하는 표시 구동 회로의 구성 예를 도시하는 구성도,

도28A는 클록의 마스크 제어를 제1계의 회로 블록만으로 구성한 표시 구동 회로의 개요를 도시하는 구성도,

도28B는 클록의 마스크 제어를 제2계의 회로 블록만으로 구성한 표시 구동회로의 개요를 도시하는 구성도이다.

상기 과제를 해결하기 위해서 본 발명은, 계조(階調) 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서, 제1∼제(M+N)(M, N은 양의 정수) 시프트 레지스터 블록에 공급되는 계조 데이터의 입력 제어를 하는 데이터 입력 제어 회로와, 상기 제1∼제(M+N) 시프트 레지스터 블록에 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제(M+N) 계조 데이터를 출력하는 제1∼제(M+N) 데이터 마스터 회로와, 상기 데이터 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어 상기 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과, 상기 데이터 입력 제어 회로를 기준으로 상기 제1 방향과 반대의 제2 방향 측의 영역에 배치되어 상기 제(M+1)∼제(M+N)의 계조 데이터를 유지하는 제(M+1)∼제(M+N) 시프트 레지스터 블록과, 상기 제1∼제(M+N) 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고, 상기 제1∼제M 시프트 레지스터 블록은 제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 시프트 되는 데이터 인에이블 신호에 기초하여 상기 제1∼제M 계조 데이터를 유지하고, 상기 제(M+1)∼제(M+N) 시프트 레지스터 블록은 제(M+1) 시프트 레지스터 블록에 입력되는 상기 제M 시프트 레지스터 블록으로부터의 데이터 인에이블 신호를 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 시프트 되는 데이터 인에이블 신호에 기초하여 상기 제(M+1)∼제(M+N) 계조 데이터를 유지하고, 상기 제1∼제M 데이터 마스크 회로는, 상기 제2 방향에 따라 제1∼제M 데이터 마스크 회로의 순서로 접속되고, 상기 제1∼제M 데이터 마스크 회로의 순서로 상기 제1∼제M 계조 데이터의 마스크를 비해제 상태로 설정하고, 상기 제(M+1)∼제(M+N) 데이터 마스크 회로는 상기 제2 방향에 따라 제(M+1)∼제(M+N) 데이터 마스크 회로의 순서로 접속되어, 상기 제(M+1)∼제(M+N) 데이터 마스크 회로의 순서로 상기 제(M+1)∼제(M+N)의 계조 데이터의 마스크를 해제 상태로 설정하는 표시 구동 회로에 관계한다.

본 발명에 있어서, 데이터 입력 제어 회로에 의해 입력 제어가 행해지는 계조 데이터가 각 시프트 레지스터 블록에 취입된다.

이 경우, 데이터 입력 제어 회로를 기준으로 제1 방향 측의 영역에 제2 방향에 따라 순서대로 접속된 제1∼제M 데이터 마스크 회로를 제1∼제M 데이터 마스크 회로의 순서로 마스크를 비해제 상태로 설정하면서, 제1∼제M 시프트 레지스터 블록은 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지한다. 이에 따라, 이미 계조 데이터를 취입한 시프트 레지스터 블록에 대한 계조 데이터의 불필요한 구동을 회피할 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍만 계조 데이터가 공급되는 버스를 구동하면 되므로 불필요한 전력 소비를 삭감할 수 있게 된다.

한편, 데이터 입력 제어 회로를 기준으로 제2 방향 측의 영역에 제2 방향에 따라 순서대로 접속된 제(M+1)∼제(M+N) 데이터 마스크 회로를 제(M+1)∼제(M+N) 데이터 마스크 회로의 순서로 마스크를 해제 상태로 설정하는 것에 의해, 제(M+1)∼제(M+N)의 시프트 레지스터 블록은 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제(M+1)∼제(M+N) 계조 데이터를 유지한다. 이에 따라, 앞으로 계조 데이터를 취입하는 시프트 레지스터 블록에 대해서만, 순차 계조 데이터를 구동해 갈 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍만 계조 데이터가 공급되는 버스를 구동하면 되므로 불필요한 전력 소비를 삭감할 수 있게 된다.

또한 본 발명에 관한 표시 구동 회로는, 상기 제1∼제(M+N) 계조 데이터의 마스크 제어를 하기 위한 제1∼제(M+N) 데이터 마스크 제어 신호를 생성하는 제1∼제(M+N)의 데이터 마스크 제어 회로를 포함하고, 제a(1 ≤a ≤M, a는 정수) 데이터 마스크 제어 회로는, 상기 제a 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제a 데이터 마스크 제어 신호를 생성하고, 제b(M+1 ≤b ≤M+N, b는 정수) 데이터 마스크 제어 회로는, 상기 제(b-1)의 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제b 데이터 마스크 제어 신호를 생성할 수 있다.

본 발명에 의하면, 순차적으로 시프트 되는 데이터 인에이블 신호를 이용하여 데이터 마스크 제어 신호를 생성할 수 있으므로, 불필요한 전력 소비를 삭감하는 표시 구동 회로를 간소한 회로 구성으로 실현할 수 있다.

또한 본 발명에 관한 표시 구동 회로는, 제c(1 ≤c ≤M+N, c는 정수) 시프트 레지스터 블록은 주어진 시프트 신호가 제1 레벨일 때, 상기 데이터 인에이블 신호를 상기 제1 방향으로 시프트함과 동시에, 이 데이터 인에이블 신호에 기초하여 제c 계조 데이터를 유지하고, 상기 시프트 신호가 제2 레벨일 때, 상기 데이터 인에이블 신호를 상기 제2 방향으로 시프트함과 동시에, 이 데이터 인에이블 신호에 기초하여 제c 계조 데이터를 유지하고, 상기 제c 데이터 마스크 제어 회로는 상기 시프트 신호의 레벨에 따라서 상기 제c 데이터 마스크 제어 신호를 생성할 수 있다.

본 발명에 의하면, 설치 상태에 따라서 최적의 배선 길이를 얻을 수 있는 시프트 방향의 제어가 가능하고, 또한 불필요한 전력 소비를 삭감하는 표시 구동 회로를 제공할 수 있다.

또한 본 발명에 관한 표시 구동 회로는, 상기 제1∼제(M+N) 시프트 레지스터 블록에 공급되어 상기 데이터 인에이블 신호의 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와, 상기 제1∼제(M+N) 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 제1∼제(M+N) 클록을 출력하는 제1∼제(M+N) 클록 마스크 회로를 포함하고, 상기 제1∼제M 시프트 레지스터 블록은, 상기 클록 입력 제어 회로를 기준으로 상기 제1 방향 측의 영역에 배치되어, 상기 제1∼제M 클록에 기초하여 상기 데이터 인에이블 신호를 시프트하고, 상기 제(M+1)∼제(M+N)의 시프트 레지스터 블록은 상기 클록 입력 제어 회로를 기준으로 상기 제2 방향 측의 영역에 배치되어, 상기 제(M+1)∼제(M+N) 클록에 기초하여 상기 데이터 인에이블 신호를 시프트하고, 상기 제1∼제M 클록 마스크 회로는 상기 제2 방향에 따라 제1∼제M 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제M 클록 마스크 회로의 순서로 상기 제1∼제M 클록의 마스크를 비해제 상태로 설정하고, 상기 제(M+1)∼제(M+N) 클록 마스크 회로는 상기 제2 방향에 따라 제(M+1)∼제(M+N) 클록 마스크 회로의 순서로 접속되어, 상기 제(M+1)∼제(M+N)의 클록 마스크 회로의 순서로 상기 제(M+1)∼제(M+N) 클록의 마스크를 해제 상태로 설정할 수 있다.

본 발명에 의하면, 데이터 인에이블 신호의 시프트 타이밍을 규정하고, 또한 각 시프트 레지스터 블록에 공급되는 클록에 관해서도, 상술의 계조 데이터와 같이 마스크 제어를 하도록 하였으므로, 표시 구동 회로에서의 계조 데이터의 취입 시의 불필요한 전력 소비를 대폭으로 삭감할 수 있다.

또한 본 발명에 관한 표시 구동 회로는, 상기 제1∼제(M+N) 클록을 마스크 제어하기 위한 제1∼제(M+N) 클록 마스크 제어 신호를 생성하는 제1∼제(M+N) 클록 마스크 제어 회로를 포함하고, 제d(1 ≤d ≤M, d는 정수) 클록 마스크 제어 회로는, 상기 제d 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제d 클록 마스크 제어 신호를 생성하고, 제e(M+1 ≤e ≤M+N, e는 정수) 클록 마스크 제어 회로는 상기 제(e-1) 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제e 클록 마스크 제어 신호를 생성할 수 있다.

본 발명에 의하면, 순차적으로 시프트 되는 데이터 인에이블 신호를 이용하여 클록 마스크 제어 신호를 생성할 수 있으므로, 불필요한 전력 소비를 삭감하는 표시 구동 회로를 간소한 회로 구성으로 실현할 수 있다.

또한 본 발명에 관한 표시 구동 회로는, 제f(1 ≤f ≤M+N, f는 양의 정수) 시프트 레지스터 블록은, 주어진 시프트 신호가 제1 레벨일 때, 상기 데이터 인에이블 신호를 상기 제1 방향으로 시프트함과 동시에, 상기 제1 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제f 계조 데이터를 유지하고, 상기 시프트 신호가 제2 레벨일 때, 상기 데이터 인에이블 신호를 상기 제2 방향으로 시프트함과 동시에, 상기 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제f 계조 데이터를 유지하고, 상기 제f 클록 마스크 제어 회로는, 상기 시프트 신호의 레벨에 따라서 상기 제f 클록 마스크 제어 신호를 생성할 수 있다.

본 발명에 의하면, 설치 상태에 따라서 최적의 배선 길이를 얻을 수 있는 시프트 방향의 제어가 가능하고 또한 불필요한 전력 소비를 삭감하는 표시 구동 회로를 제공할 수 있다.

또한 본 발명은 계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서, 제1∼제(M+N)(M, N은 양의 정수) 시프트 레지스터 블록에 공급되어 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와, 제1∼제(M+N) 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 상기 제1∼제(M+N) 클록을 출력하는 제1∼제(M+N) 클록 마스크 회로와, 상기 클록 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어, 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과, 상기 클록 입력 제어 회로를 기준으로 상기 제1 방향과 반대의 제2 방향 측의 영역에 배치되어, 제(M+1)∼제(M+N) 계조 데이터를 유지하는 제(M+1)∼제(M+N) 시프트 레지스터 블록과, 상기 제1∼제(M+N) 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고, 상기 제1∼제M 시프트 레지스터 블록은, 제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 상기 제1∼제M 클록에 기초하여 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지하고, 상기 제(M+1)∼제(M+N) 시프트 레지스터 블록은 제(M+1) 시프트 레지스터 블록에 입력되는 상기 제M 시프트 레지스터로부터의 데이터 인에이블 신호를 상기 제(M+1)∼제(M+N)의 클록에 기초하여 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제(M+1)∼제(M+N) 계조 데이터를 유지하고, 상기 제1∼제M 클록 마스크 회로는, 상기 제2 방향에 따라 제1∼제M 클록 마스크 회로의 순서로 접속되어 상기 제1∼제M 클록 마스크 회로의 순서로 상기 제1∼제M 클록의 마스크를 비해제 상태로 설정하고, 상기 제(M+1)∼제(M+N) 클록 마스크 회로는, 상기 제2 방향에 따라 제(M+1)∼제(M+N)의 클록 마스크 회로의 순서로 접속되어, 상기 제(M+1)∼제(M+N)의 클록 마스크 회로의 순서로 상기 제(M+1)∼제(M+N) 클록의 마스크를 해제 상태로 설정하는 표시 구동 회로에 관계한다.

본 발명에 있어서는, 클록 입력 제어 회로에 의해 입력 제어가 행하여지는 클록이 각 시프트 레지스터 블록에 공급된다.

이 경우에, 클록 입력 제어 회로를 기준으로 제1 방향 측의 영역으로 제2 방향에 따라 순서대로 접속된 제1∼제M 클록 마스크 회로를 제1∼제M의 클록 마스크 회로의 순서대로 마스크를 비해제 상태로 설정하면서, 제1∼제M 시프트 레지스터 블록은, 공급되는 클록에 근거하여 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지한다. 이에 따라, 이미 계조 데이터를취입한 시프트 레지스터 블록에 대한 클록의 불필요한 구동을 회피할 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍만 클록을 공급하면 되므로 불필요한 전력 소비를 삭감할 수 있다.

한편, 클록 입력 제어 회로를 기준으로 제2 방향 측의 영역으로 제2 방향에 따라 순서대로 접속된 제(M+1)∼제(M+N) 클록 마스크 회로를 제(M+1)∼제(M+N) 클록 마스크 회로의 순서로 마스크를 해제 상태로 설정하는 것에 의해, 제(M+1)∼제(M+N) 시프트 레지스터 블록은 공급되는 클록에 기초하여 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제(M+1)∼제(M+N) 계조 데이터를 유지한다. 이에 따라, 앞으로 계조 데이터를 취입하는 시프트 레지스터 블록에 대해서만, 순차 클록을 구동해 갈 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍만 클록을 공급하면 되므로 불필요한 전력을 삭감할 수 있다.

또한 본 발명은, 계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서, 제1∼제M(M은 양의 정수) 시프트 레지스터 블록에 공급되는 계조 데이터의 입력 제어를 하는 데이터 입력 제어 회로와, 상기 제1∼제M 시프트 레지스터 블록으로 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제M 계조 데이터를 출력하는 제1∼제M 데이터 마스크 회로와, 상기 데이터 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어 상기 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과, 상기 제1∼제M 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고, 상기 제1∼제M 시프트 레지스터 블록은 제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 시프트하여 상기 제1 방향과 반대의 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 상기 제1∼제M 데이터 마스크 회로에 의해 마스크 제어된 제1∼제M 계조 데이터를 이 데이터 인에이블 신호에 기초하여 유지하고, 상기 제1∼제M 데이터 마스크 회로는 상기 제2 방향에 따라 제1∼제M 데이터 마스크 회로의 순서로 접속되어, 상기 제1∼제M 데이터 마스크 회로의 순서로 상기 제1∼제M 계조 데이터의 마스크를 비해제 상태로 설정하는 표시 구동 회로에 관계한다.

본 발명에 있어서는, 데이터 입력 제어 회로를 기준으로 제1 방향 측의 영역에 제2 방향에 따라 순서대로 접속된 제1∼제M 데이터 마스크 회로를 제1∼제M 데이터 마스크 회로의 순서대로 마스크를 비해제 상태로 설정하면서, 제1∼제M 시프트 레지스터 블록은 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지한다. 이에 따라, 이미 계조 데이터를 취입한 시프트 레지스터 블록에 대한 계조 데이터의 불필요한 구동을 회피할 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍만, 계조 데이터가 공급되는 버스를 구동하면 되므로 불필요한 전력 소비를 삭감할 수 있다.

또한 본 발명은, 계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서, 제1∼제N(N은 양의 정수) 시프트 레지스터 블록에 공급되는 계조 데이터의 입력 제어를 하는 데이터 입력 제어 회로와, 상기 제1∼제N 시프트 레지스터 블록에 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제N 계조 데이터를 출력하는 제1∼제N 데이터 마스크 회로와 상기 데이터 입력 제어 회로를 기준으로 제2 방향 측의 영역에 배치되고, 제1∼제N 계조 데이터를 유지하는 제1∼제N 시프트 레지스터 블록과, 상기 제1∼제N 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고, 상기 제1∼제N 시프트 레지스터 블록은, 제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 상기 제1∼제N 데이터 마스크 회로에 의해 마스크 제어된 제1∼제N 계조 데이터를 이 데이터 인에이블 신호에 기초하여 유지하고, 상기 제1∼제N 데이터 마스크 회로는 상기 제2 방향에 따라 제1∼제N 데이터 마스크 회로의 순서로 접속되어, 상기 제1∼제N 데이터 마스크 회로의 순서대로 상기 제1∼제N 계조 데이터의 마스크를 해제 상태로 설정하는 표시 구동 회로에 관계한다.

본 발명에 있어서는, 데이터 입력 제어 회로를 기준으로 제2 방향 측의 영역으로 제2 방향에 따라 순서대로 접속된 제1∼제N 데이터 마스크 회로를 제1∼제N 데이터 마스크 회로의 순서대로 마스크를 해제 상태로 설정하는 것에 의해, 제1∼제N 시프트 레지스터 블록은 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제1∼제N 계조 데이터를 유지한다. 이에 따라, 앞으로 계조 데이터를 취입하는 시프트 레지스터 블록에 대해서만, 순차적으로 계조 데이터를 구동해 갈 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍만, 계조 데이터가 공급되는 버스를 구동하면 되므로 불필요한 전력 소비를 삭감할 수 있다.

또한 본 발명은, 계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는표시 구동 회로에 있어서, 제1∼제M(M은 양의 정수) 시프트 레지스터 블록에 공급되어 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와, 상기 제1∼제M 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 제1∼제M 클록을 출력하는 제1∼제M 클록 마스크 회로와, 상기 클록 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어, 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과, 상기 제1∼제M 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고, 상기 제1∼제M 시프트 레지스터 블록은, 제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 상기 제1∼제M 클록에 기초하여 시프트하여 이 제1 방향과 반대의 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지하고, 상기 제1∼제M 클록 마스크 회로는 상기 제2 방향에 따라 제1∼제M 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제M 클록 마스크 회로의 순서로 상기 제1∼제M 클록의 마스크를 비해제 상태로 설정하는 표시 구동 회로에 관계한다.

본 발명에 있어서는, 클록 입력 제어 회로를 기준으로서 제1 방향 측의 영역에 제2 방향에 따라 순서대로 접속된 제1∼제M 클록 마스크 회로를 제1∼제M 클록 마스크 회로의 순서대로 마스크를 비해제 상태로 설정하면서, 제1∼제M 시프트 레지스터 블록은 공급되는 클록에 근거하여 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지한다. 이에 따라, 이미 계조 데이터를 취입한 시프트 레지스터 블록에 대한 클록의 불필요한 구동을 회피할 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍에 대응하여 클록을 공급하면 되므로 불필요한 전력 소비를 삭감할 수 있다.

또한 본 발명은 계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서, 제1∼제N(N은 양의 정수) 시프트 레지스터 블록에 공급되어 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와, 상기 제1∼제N 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 상기 제1∼제N 클록을 출력하는 제1∼제N 클록 마스크 회로와 상기 클록 입력 제어 회로를 기준으로 제2 방향 측의 영역에 배치되어, 제1∼제N 계조 데이터를 유지하는 제1∼제N 시프트 레지스터 블록과 상기 제1∼제N 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고, 상기 제1∼제N 시프트 레지스터 블록은 제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 상기 제1∼제N 클록에 기초하여 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에 이 데이터 인에이블 신호에 기초하여 제1∼제N 계조 데이터를 유지하고, 상기 제1∼제N 클록 마스크 회로는 상기 제2 방향에 따라 제1∼제N 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제N 클록 마스크 회로의 순서로 상기 제1∼제N 클록의 마스크를 해제 상태로 설정하는 표시 구동 회로에 관계한다.

본 발명에 있어서는, 클록 입력 제어 회로를 기준으로 제2 방향 측의 영역에 제2 방향에 따라 순서대로 접속된 제1∼제N 클록 마스크 회로를 제1∼제N 클록 마스크 회로의 순서대로 마스크를 해제 상태로 설정하는 것에 의해, 제1∼제N 시프트레지스터 블록은 공급되는 클록에 근거하여 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제1∼제N 계조 데이터를 유지한다. 이에 따라, 앞으로 계조 데이터를 취입하는 시프트 레지스터 블록에 대해서만 순차적으로 클록을 구동해 갈 수 있다. 즉, 계조 데이터의 공급에 필요한 타이밍에 대응하여 클록을 공급하면 되므로 불필요한 전력 소비를 삭감할 수 있다.

또한 본 발명에 관한 표시 장치는 서로 교차하는 다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소와, 상기 주사 전극을 주사 구동하는 주사 전극 구동 회로와, 계조 데이터에 기초하여, 상기 신호 전극을 구동하는 상기 기재된 표시 구동 회로를 포함할 수 있다.

또한 본 발명에 관한 표시 장치는 서로 교차하는 다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소를 포함하는 표시 패널과, 상기 주사 전극을 주사 구동하는 주사 전극 구동 회로와 계조 데이터에 기초하여, 상기 신호 전극을 구동하는 상기 기재된 표시 구동 회로를 포함할 수 있다.

본 발명에 의하면, 대폭으로 저소비 전력화를 도모하는 표시 장치를 제공할 수 있다.

이하, 본 발명의 바람직한 실시 형태에 관하여 도면을 이용하여 상세히 설명한다. 또, 이하에 설명하는 실시 형태는 특허 청구 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것이 아니다. 또한 이하에 설명되는 모든 구성이 본 발명의 필수 구성 요건이라고 한정하지 않는다.

1. 액정 장치

도1에 액정 장치의 구성의 개요를 도시한다.

액정 장치(광의로는, 전기 광학 장치, 표시 장치)(10)는 액정 패널(광의로는, 표시 패널)(20)을 포함한다.

LCD 패널(20)은, 예컨대 유리 기판상에 형성된다. 이 유리 기판상에는 Y방향으로 다수 배열되어 각각 X방향으로 신장하는 제1∼제A(A는 2이상의 정수) 주사 전극(게이트 라인)(G₁∼G_A)과, X방향으로 다수 배열되어 각각 Y방향으로 신장하는 제1∼제B(B는 2이상의 정수) 신호 전극(소스 라인)(S₁∼S_B)이 배치되어 있다.

제k(1 ≤k ≤A, k는 정수) 주사 전극(G_k)과 제j(1 ≤j ≤B, j는 정수) 신호 전극 (S_j)의 교차 위치에 대응하여, 화소(화소 영역)가 배치된다. 이 화소는 TFT(광의로는, 화소 스위치 소자)(22_jk)를 포함한다.

TFT(22_jk)의 게이트 전극은 제k 주사 전극(G_k)에 접속되어 있다. TFT(22_jk)의 소스 전극은 제j 신호 전극(S_j)에 접속되어 있다. TFT(22_jk)의 드레인 전극은 액정 용량(광의로는 액정 소자)(24_jk)의 화소 전극(26_jk)에 접속되어 있다.

액정 용량(24_jk)에 있어서는, 화소 전극(26_jk)에 대향하는 대향 전극(28_jk)과의 사이에 액정이 봉입되어 형성되고, 이들 전극 간의 인가 전압에 따라서 화소의 투과율이 변화하게 되어 있다. 대향 전극(28_jk)에는, 대향 전극 전압(Vcom)이 공급된다.

액정 장치(10)는 신호 드라이버(30)를 포함할 수 있다. 신호 드라이버(30)로서, 이하의 실시 형태에 있어서의 표시 구동 회로를 적용할 수 있다. 신호 드라이버(30)는 계조 데이터에 기초하여, LCD 패널(20)의 제1∼제B 신호 전극(S₁∼S_B)을 구동한다.

액정 장치(10)는, 주사 드라이버(32)를 포함할 수 있다. 주사 드라이버(32)는 일 수직 주사기간 내에, LCD 패널(20)의 제1∼제A 주사 전극(G₁∼G_A)을 순차 구동한다.

액정 장치(10)는 전원 회로(34)를 포함할 수 있다. 전원 회로(34)는 신호 전극의 구동에 필요한 전압을 생성하여, 신호 드라이버(30)에 대하여 공급한다. 또한 전원 회로(34)는 주사 전극의 구동에 필요한 전압을 생성하여, 주사 드라이버(32)에 대하여 공급한다.

액정 장치(10)는 도시하지 않은 커먼 전극 구동 회로를 포함할 수 있다. 커먼 전극 구동 회로는 전원 회로(34)에 의해서 생성된 대향 전극 전압 (Vcom)이 공급되어, 이 대향 전극 전압(Vcom)을 LCD 패널(20)의 대향 전극에 출력한다.

액정 장치(10)는 LCD 컨트롤러(36)를 포함할 수 있다. LCD 컨트롤러(36)는 도시하지 않은 중앙 처리 장치(Central Processing Unit:이하, CPU로 축약한다.) 등의 호스트에 의해 설정된 내용에 따라서, 신호 드라이버(30), 주사 드라이버(32), 전원 회로(34)를 제어한다. 예컨대, LCD 컨트롤러(36)는 신호 드라이버(30) 및 주사 드라이버(32)에 대하여, 동작 모드의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 하여, 전원 회로(34)에 대하여, 극성 반전 타이밍의 제어를 한다.

또한 액정 장치(10)에는, 예컨대 도시하지 않은 호스트로부터 화소 단위로 RGB 각 색 6비트의 계 18비트의 계조 데이터가 순서대로 입력된다. 신호 드라이버(30)는 이 계조 데이터를 래치하여 제1∼제B 신호 전극(S₁∼S_B)을 구동한다.

또, 여기서는 액정 장치(10)는 TFT형 액정 장치라고 설명하였지만, 액정 장치(10)가 단순 매트릭스형 액정 장치여도 괜찮다.

또한 도1에서는 액정 장치(10)에 주사 드라이버(32), 전원 회로(34), 커먼 전극 구동 회로 또는 LCD 컨트롤러(36)를 포함해서 구성하도록 하지만, 이들 중의 적어도 1개를 액정 장치(10)의 외부에 설치하여 구성하도록 해도 괜찮다. 혹은, 액정 장치(10)에, 호스트를 포함시키도록 구성하는 것도 가능하다.

또한, 적어도 신호 드라이버(30)를 LCD 패널(20)의 유리 기판상에 형성할 수 있다. 즉, LCD 패널(20)의 상술한 화소가 형성되는 화소 형성 영역과 신호 드라이버(30)가 같은 유리 기판상에 형성되도록 해도 좋다. 또한, 도2에 도시하는 바와 같이, 주사 드라이버(32)를 신호 드라이버(30)와 같이 이 유리 기판 상에 설치해도 좋다.

2. 신호 드라이버

다음에, 도1 또는 도2에 도시한 신호 드라이버(30)에 관해서 설명한다.

도3에 신호 드라이버(30)의 구성의 개요를 도시한다.

신호 드라이버(30)는 시프트 레지스터부(40), 라인 래치 회로(42), DAC 회로(44), 신호 전극 구동 회로(46)를 포함한다.

시프트 레지스터부(40)에는, 계조 데이터(DATA)가 시리얼로 입력된다. 보다 구체적으로는, 계조 데이터(DATA)는 클록(CLK)에 동기하여 시프트 하는 데이터 인에이블 신호(EIO)에 기초하여 취입된다. 그 결과, 시프트 레지스터부(4O)에는 예컨대 일 수평 주사기간에 대응하는 계조 데이터가 취입된다.

도3에 있어서 시프트 레지스터부(40)에 입력되는 시프트 신호(SHL)는 시프트 레지스터의 시프트 방향을 규정하는 신호이다. 즉, 시프트 레지스터부(40)는 시프트 신호(SHL)의 레벨에 따라서 시프트 방향이 바뀌도록 되어 있다. 따라서, 신호 드라이버(30)의 설치 상태에 따라서, 신호 드라이버(30)와 구동 대상이 되는 LCD 패널(20)의 신호 전극과의 위치 관계가 변화할 경우, 시프트 신호(SHL)의 레벨을 변경함으로써, 양자를 접속하는 배선의 길이를 최적화 할 수 있다. 또한 시프트 레지스터부(40)에 입력되는 리세트 신호(XRES)는 내부의 각 회로를 초기화하는 신호이다. 더욱이 수평 동기 신호(Hsync)는 수평 주사 타이밍을 규정하는 신호이다. 예컨대 수평동기 신호(Hsync)를 이용함으로써, 수평 주사 주기에서 행해지는 시프트 되는 시프트 레지스터 내의 상태를 초기화할 수 있다.

라인 래치 회로(42)는 래치 펄스 신호(LP)에 의해, 시프트 레지스터부(40)에 취입된 계조 데이터를 래치한다.

DAC(Digital-to-Analog Converter) 회로(44)는 라인 래치 회로(42)에 래치된 계조 데이터에 대응한 구동 전압을 신호 전극마다 생성한다. 이와 같은 DAC 회로(44)는 예컨대 신호 전극 단위로 라인 래치 회로(42)에 래치된 계조 데이터를 독출하여, 많은 값의 구동 전압 중에서 계조 데이터의 디코드 결과에 대응하는 구동 전압을 선택한다.

신호 전극 구동 회로(46)는 제1∼제B 신호 전극(S₁∼S_B) 각각에 대응하여 전압 팔로워에 접속된 오피 앰프 회로를 포함한다. 그리고, 각 신호 전극은 DAC 회로(44)에서 생성된 구동 전압이 입력되는 이 오피 앰프 회로에 의해 구동된다.

그런데 신호 드라이버(30)는 구동해야 할 신호 전극의 수가 많다. 따라서, 도4A에 도시하는 바와 같이, 신호 드라이버(30)의 형상은 신호 전극의 배열방향으로 길게, 이 배열 방향과 교차하는 방향으로 짧게 하는 것이 일반적이다. 이러한 신호 드라이버(30)에서는, 계조 데이터를 공급하기 위한 계조 버스는 신호 드라이버(30)의 장변 방향으로 길어지지 않을 수 없다. 예컨대 각 신호 전극으로의 배선 길이의 차를 줄이거나, 각종 제어에 필요한 제어 회로가 중앙부에 설치되거나 하기 위해서, 도4B에 도시하는 바와 같이 신호 드라이버(30)의 중앙부 부근에서 계조 버스를 각 신호 전극으로 향해서 배선한다. 그러나, 이 경우라도 신호 전극 수의 증가에 의해 신호 드라이버의 장변 방향으로 길어지는 경향은 변하지 않는다.

이와 같이 부하가 큰 계조 버스의 구동에는, 전력 소비가 많아, 휴대 기기 등에 탑재되는 경우에 문제가 되고 있다. 또한, 고세밀 프로세스 등에 의해 패드피치(pad pitch)나 배선 피치가 좁아졌다고 해도, 표시 패널의 크기는 늘어나는 경향이 있으므로, 계조 버스의 구동에 따르는 전력 소비를 대폭으로 삭감할 수 없다.

그래서 신호 드라이버(30)에 적용되는 표시 구동 회로는, 시리얼로 입력되는 계조 데이터를 계조 버스에 공급할 경우에, 불필요한 부분의 구동을 하지 않게 하는 것에 의해, 불필요한 전력 소비를 삭감할 수 있다.

도5에 신호 드라이버에 적용되는 표시 구동 회로의 시프트 레지스터부의 구성의 개요를 도시한다.

또 여기서는 각 회로의 접속 관계에 가하여, 레이 아웃 배치도 모식적으로 도시하고 있다. 즉 도5에서는, 시프트 레지스터부(40)는, 신호 전극의 배열 방향인 신호 드라이버의 장변 방향에 따라 형성되어 있는 상태를 도시하고 있다.

시프트 레지스터부(40)는 다수 화소 단위로 분할된 시프트 레지스터(Shift Register:이하, SR로 축약한다) 블록(BLK₁∼BLK_M+N)(M, N은 양의 정수)을 포함한다. 이하에서는 설명을 간략화하기 위해서, 시프트 레지스터부(40)의 각 SR블록은 4화소 단위로 분할되어 있는 것으로 하고, 시프트 레지스터부(40)는 SR블록(BLK₁∼BLK₈)(즉 M=N=4)을 포함하는 것으로 한다. 예컨대 SR블록(BLK₁)은, 1화소 당 18비트로 이루어지는 계조 데이터(예컨대 D0₁)를 4화소 분(D0₁∼D3₁) 래치하여 출력하는 것을 의미한다.

시프트 레지스터부(40)에 취입되는 계조 데이터는 데이터 입력 제어 회로(50)에 의해 입력 제어된다. 데이터 입력 제어 회로(50)는 일 수평 주사기간이 개시되면, 예컨대 화소 단위로 시리얼로 입력되는 계조 데이터를 SR블록(BLK₁∼BLK₈)에 순차 공급하고, 일 수평 주사기간 분의 계조 데이터의 취입이 종료하면 SR블록(BLK₁∼BLK₈)으로의 계조 데이터의 출력을 고정하여 불필요한 전력 소비를 줄인다. 이러한 데이터 입력 제어 회로(50)는 신호 드라이버(30)의 장변 방향에 대해서 거의 중앙부에 배치된다.

즉, SR블록(BLK₁∼BLK₄)(즉 M=4)은 데이터 입력 제어 회로(50)를 기준으로 우(광의로는 제1 방향)측의 영역에 배치되어 있다. SR블록(BLK₅∼BLK₈)(즉 N=4)은 데이터 입력 제어 회로(50)를 기준으로 좌(광의로는 제1 방향과 반대의 제2 방향)측의 영역에 배치되어 있다.

신호 드라이버(30)의 장변 방향에 관해서, 거의 중앙부에서 입력된 데이터 인에이블 신호(EIO)는 데이터 인에이블 신호(EIO₀)로서 SR블록(BLK₁)에 입력된다.

SR블록(BLK_i)(1 ≤i ≤8)은 데이터 인에이블 신호(EIO_i-1)(제(i-1) 데이터 인에이블 신호)를 클록(CLK)에 동기하여 시프트하고, 좌 방향에 인접하여 배치된 SR블록(BLK_i-1)에 출력한다. SR블록(BLK_i)에서 시프트 출력되는 데이터 인에이블 신호는 데이터 인에이블 신호(EIO_i)(제i 데이터 인에이블 신호)로서 출력된다.

SR블록(BLK_i)은 제i-1 데이터 인에이블 신호(EIO_i-1) 및 내부에서 제i-1 데이터 인에이블 신호(EIO_i-1)가 시프트된 데이터 인에이블 신호에 기초하여 제i 계조 데이터(DATA_i)를 래치한다. 예컨대 SR블록(BLK₁)에서는 클록(CLK)에 동기하여 제0 데이터 인에이블 신호(EIO₀)를 시프트함과 동시에, 각 시프트 타이밍에 동기하여 시리얼로 입력되는 제1 계조 데이터(DATA₁)를 각 데이터 인에이블 신호에 기초하여 래치한다. 이렇게 함으로써, SR블록(BLK₁)은 4화소 분의 계조 데이터를 래치할 수 있게 된다. 또 SR블록(BLK₁)은 클록 (CLK)의 다음 타이밍에서 제1 데이터 인에이블 신호(EIO₁)를 시프트 출력하게 된다.

또, SR블록(BLK₈)으로부터 시프트 출력된 제8 데이터 인에이블 신호(EIO₈)는 데이터 입력 제어 회로(50)에 입력된다. 이렇게 함으로써 데이터 입력 제어 회로(50)는 제0 데이터 인에이블 신호(EIO₀)에 동기하여 SR블록(BLK₁)에 제1 계조 데이터(DATA₁)를 출력시켜 계조 데이터의 공급을 개시하고, 제8 데이터 인에이블 신호(EIO₈)에 기초하여 계조 데이터의 공급을 종료시킬 수 있다. 따라서, SR블록(BLK₁∼BLK₈)에 취입되는 제1∼제8 계조 데이터 (DATA₁∼DATA₈)가 입력될 때의 계조 데이터를 출력하고, 그 이외의 계조 데이터의 취입이 행해지지 않는 기간에서는 계조 데이터의 출력을 고정함으로써 계조 데이터의 불필요한 구동을 삭제하여 전력 소비를 삭감할 수 있다.

또한 시프트 레지스터부(40)는 SR블록(BLK₁∼BLK₈) 각각에 대응하여제1∼제8 데이터 마스크 회로(52₁∼52₈)를 포함한다. 제1∼제4 데이터 마스크 회로(52₁∼52₄)는, 데이터 입력 제어 회로(50)를 기준으로 우측 영역에 우 방향으로 제4 데이터 마스크 회로(52₄), 제3 데이터 마스크 회로(52₃), ‥·, 제1 데이터 마스크 회로(52₁)의 순서로 접속되어 배치되어 있다. 즉, 제4 데이터 마스크 회로(52₄)가 출력하는 제4 계조 데이터(DATA₄)는 제3 데이터 마스크 회로(52₃)에 입력된다. 제3 데이터 마스크 회로(52₃)가 출력하는 제3 계조 데이터(DATA₃)는 제2 데이터 마스크 회로(52₂)에 입력된다. 제2 데이터 마스크 회로(52₂)가 출력하는 제2 계조 데이터(DATA₂)는 제1 데이터 마스크 회로(52₁)에 입력된다.

또한 제5∼제8 데이터 마스크 회로(52₅∼52₈)는 데이터 입력 제어 회로(50)를 기준으로 좌측 영역에, 좌 방향으로 제5 데이터 마스크 회로(52₅), 제6 데이터 마스크 회로(52₆), ‥·, 제8 데이터 마스크 회로(52₈)의 순서로 접속되어 배치되어 있다. 즉, 제5 데이터 마스크 회로(52₅)가 출력하는 제5 계조 데이터(DATA₅)는 제6 데이터 마스크 회로(52₆)에 입력된다. 제6 데이터 마스크 회로(52₆)가 출력하는 제6 계조 데이터(DATA₆)는 제7 데이터 마스크 회로(52₇)에 입력된다. 제7 데이터 마스크 회로(52₇)가 출력하는 제7 계조 데이터(DATA₇)는 제8 데이터 마스크회로(52₈)에 입력된다.

제1∼제8 데이터 마스크 회로(52₁∼52₈)는 SR블록(BLK₁∼BLK₈)에 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제8 계조 데이터(DATA₁∼DATA₈)를 출력한다. 여기서 계조 데이터에 대한 마스크 제어란, 해당 데이터 마스크 회로로부터의 출력을 고정하는 제어를 하는 것을 의미한다. 이러한 마스크 제어에 있어서, 마스크의 해제 상태에서는 데이터 마스크 회로에서 입력된 계조 데이터가 그대로 출력되고, 마스크의 비해제 상태에서는 데이터 마스크 회로에서의 출력이 논리 레벨「H」또는「L」등에 고정된다.

도5에 있어서, 데이터 입력 제어 회로(50)에서 출력된 계조 데이터(제0 계조 데이터(DATA₀))는 제4 데이터 마스크 회로(52₄)에 입력된다. 제4 데이터 마스크 회로(52₄)는 제0 계조 데이터(DATA0)에 대하여 마스크 제어를 하여 제4 계조 데이터(DATA₄)를 출력한다. 제4 계조 데이터(DATA₄)는 SR블록 (BLK₄)과 제3 데이터 마스크 회로(52₃)에 입력된다. 제4 계조 데이터(DATA₄)가 SR블록(BLK₄)에 입력된 경우, 제3 데이터 인에이블 신호(EIO₃)가 시프트 출력되어 있을 때에 이 계조 데이터가 래치된다. 한편, 제3 데이터 마스크 회로(52₃)는 제4 계조 데이터(DATA₄)에 대하여 마스크 제어를 하여 제3 계조 데이터(DATA₃)를 생성한다. 제3 계조 데이터(DATA₃)는 SR블록(BLK₃)과 제2 데이터 마스크 회로(52₂)에 입력된다.

따라서, 제4 및 제3 데이터 마스크 회로(52₄, 52₃)의 마스크 제어 타이밍을 궁리함으로써, 데이터 입력 제어 회로(50)를 통해 시리얼로 입력되는 SR블록(BLK₃)으로의 계조 데이터를, 제3 데이터 마스크 회로(52₃)로부터 제3 계조 데이터(DATA₃)로서 공급할 수 있다.

제2 및 제1 데이터 마스크 회로(52₂, 52₁)에 관해서도 같다. 단지, 제1 데이터 마스크 회로(52₁)에서 생성된 제1 계조 데이터(DATA₁)는 SR블록(BLK₁)에만 공급된다.

도5에 있어서, 데이터 입력 제어 회로(50)로부터 출력된 계조 데이터(제0 계조 데이터(DATA₀))는 제5 데이터 마스크 회로(52₅)에 입력된다. 제5 데이터 마스크 회로(52₅)는 제0 계조 데이터(DATA₀)에 대하여 마스크 제어를 하고 제5 계조 데이터(DATA₅)를 출력한다. 제5 계조 데이터(DATA₅)는 SR블록 (BLK₅)과 제6 데이터 마스크 회로(52₆)에 입력된다. 제5 계조 데이터(DATA₅)가 SR블록(BLK₅)에 입력된 경우, 제4 데이터 인에이블 신호(EIO₄)가 시프트 출력되어 있을 때에 이 계조 데이터가 래치된다. 한편, 제6 데이터 마스크 회로(52₆)는 제5 계조 데이터(DATA₅)에 대하여 마스크 제어를 하여 제6 계조 데이터(DATA₆)를 생성한다. 제6 계조 데이터(DATA₆)는 SR블록 (BLK₆)과 제7 데이터 마스크 회로(52₇)에 입력된다.

제7 및 제8 데이터 마스크 회로(52₇, 52₈)에 관해서도 같다. 단, 제8 데이터 마스크 회로(52₈)에서 생성된 제8 계조 데이터(DATA₈)는 SR블록(BLK₈)에만 공급된다.

그런데, 도5에 있어서는, 데이터 입력 제어 회로(50)를 기준으로 한 우측의 영역에서는 좌 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 래치되는 제1∼제4 계조 데이터는 우 방향으로 전송된다. 따라서, SR블록(BLK₁∼BLK₄)에 관해서는, 데이터 인에이블 신호의 블록 단위의 시프트 타이밍에 따라서 제1 데이터 마스크 회로(52₁), 제2 데이터 마스크 회로(52₂), ‥·, 제4 데이터 마스크 회로(52₄)의 순서로, 그 출력인 계조 데이터의 마스크를 비해제 상태로 하도록(출력을 고정하도록) 하고 있다. 이에 따라, 계조 데이터가 공급되는 계조 버스를, 각 SR블록의 시프트 타이밍을 고려하여 순차적으로 불필요하게 된 부분을 구동하지 않아도 되고, 구동에 따르는 불필요한 전력 소비를 대폭으로 억제할 수 있다.

또한, 데이터 입력 제어 회로(50)를 기준으로 한 좌측의 영역에서는, 좌 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 래치되는 제5∼제8 계조 데이터는 좌 방향으로 전송된다. 따라서, SR블록(BLK₅∼BLK₈)에 관해서는 데이터 인에이블 신호의 블록 단위의 시프트 타이밍에 따라서, 제5 데이터 마스크 회로(52₅), 제6 데이터 마스크 회로(52₆), ‥·, 제8 데이터 마스크 회로(52₈)의 순서로 그 출력인 계조 데이터의 마스크를 해제 상태가 되도록 하고 있다. 이에 따라, 계조 데이터가 공급되는 계조 버스를 각 SR블록의 시프트 타이밍을 고려하여 순차적으로 필요하게 된 부분으로부터 구동함으로써, 구동에 따르는 불필요한 전력 소비를 대폭 억제할 수 있다.

또, 도5에서는 계조 데이터의 마스크 제어를 함으로써 저소비화를 도모하도록 했지만, 신호 전극의 배열 방향으로 배치되어 각 SR블록에 공통으로 접속되는 제어 신호나 그 밖의 버스에 관해서도 같은 마스크 제어를 함으로써 저소비화를 도모할 수 있다.

이하에서는, 구성에 관하여 보다 구체적으로 설명한다.

2.1 제1 실시 형태

도6에 제1 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 구성의 개요를 도시한다.

또 도6에 도시하는 시프트 레지스터부와 동일 부분에는 동일 부호를 붙여 적당하게 설명을 생략한다.

제1 실시 형태에 있어서의 표시 구동 회로는 도3에 도시하는 신호 드라이버에 적용할 수 있다. 이 경우, 도6의 시프트 레지스터부는 도3의 시프트 레지스터부(40)에 해당한다.

도6에 있어서는, 제1∼제8 데이터 마스크 회로(52₁∼52₈)의 각각에 대응하여 제1∼제8 데이터 마스크 제어 회로(54₁∼54₈)가 설치되어 있다. 제1∼제8 데이터 마스크 제어 회로(54₁∼54₈)는 제1∼제8 데이터 마스크 제어 신호(DM₁∼DM₈)를 생성한다. 제1∼제8 데이터 마스크 회로(52₁∼52₈)는 제1∼제8 데이터 마스크 제어 신호(DM₁∼DM₈)에 기초하여 계조 데이터의 마스크 제어를 하여 제1∼제8 계조 데이터(DATA₁∼DATA₈)를 출력한다.

데이터 입력 제어 회로(50)를 기준으로 우측의 영역에서는 SR블록을 포함하는 제1계의 제1∼제4 회로 블록을 형성할 수 있다. 또한 데이터 입력 제어 회로(50)를 기준으로 한 좌측의 영역에서는 SR블록을 포함하는 제2계의 제5∼제8 회로 블록을 형성할 수 있다. 제1 및 제2계에서는 상술한 바와 같이 마스크 제어 방법이 다르고, 데이터 마스크 제어 신호의 생성 방법이 다르다.

2.1.1 제1계

도7에 제1 실시 형태에 있어서의 제1계의 회로 블록의 구성의 개요를 도시한다.

여기서는, 제a(1 ≤a ≤M(=4), a는 정수) 회로 블록(60_a)을 도시한다. 제a 회로 블록은 SR블록(BLK_a), 제a 데이터 마스크 회로(52_a), 제a 데이터 마스크 제어 회로(54_a)를 포함한다.

제a 데이터 마스크 제어 회로(54_a)는 SR블록(BLK_a)에서 시프트 출력된 데이터 인에이블 신호(EIO_a)(제a 데이터 인에이블 신호)에 기초하여 제a 데이터 마스크 제어 신호(DM_a)를 생성한다.

제a 데이터 마스크 회로(52_a)는 제a 데이터 마스크 제어 신호(DM_a)에 의해, 제(a+1) 계조 데이터(DATA_a+1)에 대하여 마스크 제어를 한 제a 계조 데이터(DATA_a)를 생성한다.

이러한 구성에 의해, 제1계에서는, 제1∼제4 데이터 마스크 회로(52₁∼52₄)는 순차적으로 마스크의 해제 상태에서 비해제 상태로 설정하는 것이 된다.

이와 같이 마스크 제어된 제a 계조 데이터(DATA_a)는, SR블록(BLK_a)에 있어서, 제(a-1) 데이터 인에이블 신호(EIO_a-1)를 시프트한 타이밍에 래치된다. 그리고 SR블록(BLK_a)으로부터 4화소 분의 계조 데이터가 독출되어 라인 래치에 래치된다. 그 후, 래치된 계조 데이터에 대응한 구동 전압이 생성되어 신호 전극 구동 회로에서 출력된다.

2.1.2 제2계

도8에, 제1 실시 형태에 있어서의 제2계의 회로 블록의 구성의 개요를 도시한다.

여기서는, 제b(M+1(=5) ≤b ≤M+N(=8), b는 정수) 회로 블록(60_b)을 도시한다. 제b 회로 블록은 SR블록(BLK_b), 제b 데이터 마스크 회로(52_b), 제b 데이터 마스크 제어 회로(54_b)를 포함한다.

제b 데이터 마스크 제어 회로(54_b)는 SR블록(BLK_b-1)에서 시프트 출력된 데이터 인에이블 신호(EIO_b-1)(제(b-1) 데이터 인에이블 신호)에 기초하여 제b 데이터 마스크 제어 신호(DM_b)를 생성한다.

제b 데이터 마스크 회로(52_b)는 제b 데이터 마스크 제어 신호(DM_b)에 의해, 제(b-1) 계조 데이터(DATA_b-1)에 대하여 마스크 제어를 한 제b 계조 데이터(DATA_b)를 생성한다.

이러한 구성에 의해, 제2계에서는, 제5∼제8 데이터 마스크 회로(52₅∼52₈)는 전단의 계조 데이터에 대하여 순차적으로 마스크를 비해제 상태에서 해제 상태로 설정하는 것이 된다.

이와 같이 마스크 제어된 제b 계조 데이터(DATA_b)는 SR블록(BLK_b)에 있어서 제(b-1) 데이터 인에이블 신호(EIO_b-1)를 시프트한 타이밍에 래치된다. 그리고, SR블록(BLK_b)으로부터 4화소 분의 계조 데이터가 독출되어 라인 래치에 래치된다. 그 후, 래치된 계조 데이터에 대응한 구동 전압이 생성되어, 신호 전극 구동 회로에서 출력된다.

2.1.3 타이밍 예

도9에, 도6에 도시한 표시 구동 회로의 계조 데이터의 취입 타이밍의 일례를 도시한다.

SR블록(BLK₁∼BLK₈)에는 제0∼제7 데이터 인에이블 신호(EIO₀∼EIO₇)가 입력된다. 각 SR블록에서는 입력된 데이터 인에이블 신호를 시프트하여 인접하는 SR블록에 순차적으로 데이터 인에이블 신호를 출력해 간다. 각 SR블록 내에서는 시프트된 데이터 인에이블 신호의 하강 에지에서, 입력되는 계조 데이터를 래치한다.

데이터 입력 제어 회로(50)는 제0 데이터 인에이블 신호(EIO₀)의 입력 타이밍에 맞추어 계조 데이터를 제4 및 제5 데이터 마스크 회로(52₄, 52₅)에 출력한다. 제4 데이터 마스크 회로(52₄)는 마스크가 해제 상태로 설정되어 있기 때문에, 입력된 계조 데이터가 그대로 제3 데이터 마스크 회로(52₃)에 출력된다. 마찬가지로, 제3, 제2 및 제1 데이터 마스크 회로(52₃, 52₂, 52₁)를 통해 출력된 계조 데이터는 제1 계조 데이터(DATA₁)로서 SR블록(BLK₁)에 출력된다. SR블록(BLK₁)에서는, 4화소 분의 계조 데이터가 순차적으로 취입된다.

한편, 제5 데이터 마스크 회로(52₅)는 마스크가 비해제 상태로 설정되어 있기 때문에, 그 출력이 논리 레벨「L」에 고정된 상태가 되어 있어, 제6 데이터 마스크 회로(52₆) 이후로 데이터 입력 제어 회로(50)에서의 계조 데이터가 공급되지 않는다.

계속되는 SR블록(BLK₂)에 대응하는 계조 데이터에 관해서는, 제2 데이터 마스크 회로(52₂)까지는 상술한 바와 비슷하다. 제1 데이터 마스크 제어 회로(54₁)는 SR블록(BLK₁)에서 시프트 출력된 제1 데이터 인에이블 신호(EIO₁)에 기초하여 제1데이터 마스크 제어 신호(DM₁)를 생성한다. 그리고, 제1 데이터 마스크 회로(52₁)는, 다음 데이터 인에이블 신호의 시프트 타이밍 이후, 제1 데이터 마스크 제어 신호(DM₁)를 이용하여 그 출력을 논리 레벨「L」로 고정한다.

마찬가지로 제3 및 제4 데이터 마스크 회로(52₃, 52₄)는 순차적으로 그 출력이 논리 레벨「L」로 고정되어 간다.

그 결과, 도9에 도시하는 바와 같이, 제1계의 제1∼제4 계조 데이터(DATA₁∼DATA₄)는 다음과 같이 된다.

제1 계조 데이터(DATA₁)는 SR블록(BLK₁)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제2 계조 데이터 (DATA₂)는 SR블록(BLK₁, BLK₂)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제3 계조 데이터(DATA₃)는 SR블록(BLK₁∼BLK₃)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제4 계조 데이터(DATA₄)는 SR블록(BLK₁∼BLK₄)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다.

SR블록(BLK₄)에서 제4 데이터 인에이블 신호(EIO₄)가 시프트 출력되면, 제5 데이터 마스크 제어 회로(54₅)에서 생성된 제5 데이터 마스크 제어 신호(DM₅)에 의해 제5 데이터 마스크 회로(52₅)의 출력 마스크가 해제 상태로 설정된다. 이 때 데이터 입력 제어 회로(50)로부터는 SR블록(BLK₅)에 대응하는 계조 데이터가 입력된다. 따라서, SR블록(BLK₅)은 제5 계조 데이터(DATA₅)를 래치할 수 있다. 그러나, 이 시점에서 제6 데이터 마스크 회로(52₆)의 출력은 마스크가 비해제 상태 그대로이다.

다음으로, SR블록(BLK₅)에서 제5 데이터 인에이블 신호(EIO₅)가 시프트 출력되면, 제6 데이터 마스크 제어 회로(54₆)에서 생성된 제6 데이터 마스크 제어 신호(DM₆)에 의해, 제6 데이터 마스크 회로(52₆)의 출력 마스크가 해제 상태로 설정된다. 이 때, 데이터 입력 제어 회로(50)로부터는, 해제 상태인 채로 설정된 제5 데이터 마스크 회로(52₅)를 통해 SR블록(BLK₆)에 대응하는 계조 데이터가 입력된다. 따라서, SR블록(BLK₆)은 제6 계조 데이터(DATA₆)를 래치할 수 있다. 그러나, 이 시점에서 제7 데이터 마스크 회로(52₇)의 출력은 마스크가 비해제 상태 그대로이다.

마찬가지로, SR블록(BLK₇, BLK₈)에서는, 순차적으로 제7 및 제8 계조 데이터(DATA₇, DATA₈)가 래치된다.

그 결과, 도9에 도시하는 바와 같이, 제2계의 제5∼제8 계조 데이터(DATA₅∼DATA₈)는 다음과 같이 된다.

제8 계조 데이터(DATA₈)는 SR블록(BLK₈)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제7 계조 데이터 (DATA₇)는 SR블록(BLK₇, BLK₈)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제6 계조 데이터(DATA₆)는 SR블록(BLK₆∼BLK₈)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제5 계조 데이터(DATA₅)는 SR블록(BLK₅∼BLK₈)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다.

2.1.4 비교 예

여기서, 비교 예를 들어, 상술한 제1 실시 형태의 효과를 설명한다.

도10A에 비교 예에 있어서의 시프트 레지스터부의 구성의 일례를 도시한다.

비교 예에 있어서의 시프트 레지스터부(70)에서는 데이터 인에이블 신호( EIO)를 시프트하고, 시프트된 데이터 인에이블 신호에 기초하여, 각 플립플롭에 공통으로 접속된 계조 버스 상의 계조 데이터를 순차 취입해 간다.

도10B에 비교 예에 있어서의 시프트 레지스터부의 동작 타이밍의 일례를 도시한다.

계조 버스 상에는, 화소 단위로 계조 데이터가 시리얼로 공급된다. 따라서, 각 플립플롭은, 데이터 인에이블 신호(EIO)가 시프트 할 때마다, 순차적으로 계조 버스 상의 계조 데이터를 취입해 가는 것이 된다.

그런데, 도10A에 도시하는 바와 같이, 계조 버스는 시프트 레지스터부(70)의 각 플립플롭에 공통으로 접속되어 있다. 따라서, 일 수평 주사 주기 분의 계조 데이터의 래치가 끝날 때까지, 계조 버스는, 유지해야 할 계조 데이터의 값에 따라서 논리 레벨「H」,「L」의 구동을 반복하게 된다. 즉, 1화소 번째의 계조 데이터의 래치가 종료하면, 1화소 번째의 플립플롭에 접속되는 계조 버스로의 구동은 불필요함에도 불구하고, 일 수평 주사기간 분의 최종 화소의 계조 데이터의 래치가 종료할 때까지 구동되게 된다.

이에 비해, 제1 실시 형태에서는, 도9에 도시하는 바와 같이, 제1계에서는 불필요하게 된 부분의 구동을 하지 않고, 제2계에서는 필요하게 된 부분부터 구동을 개시해 감으로써, 계조 버스의 구동에 따르는 불필요한 전력 소비를 대폭으로 삭감할 수 있다.

2.1.5 상세한 회로 구성 예

도11에 제1 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 상세한 구성 예의 전체 블록도를 도시한다.

시프트 레지스터부(90)는 도3에 도시한 시프트 레지스터부(40)에 해당한다. 이 시프트 레지스터부(90)는 도7에 도시한 구성의 제1계의 제1∼제4 회로 블록(60₁∼60₄)과, 도8에 도시한 구성의 제2계의 제5∼제8 회로 블록(6O₅∼6O₈)을 포함한다.

시프트 레지스터부(90)에는 시프트 신호(SHL)가 입력되고 제1∼제8 회로 블록(60₁∼60₈)에 공급되어 있다. 제1∼제8 회로 블록(60₁∼60₈)은 시프트 신호(SHL)의 논리 레벨에 따라서, 시프트 방향을 제1 또는 제2 방향으로 교체할 수 있도록 되어 있다.

시프트 레지스터부(90)에 입력되는 수평 동기 신호(Hsync)에 기초하여, 제1∼제8 회로 블록(60₁∼60₈)의 플립플롭의 초기화가 행해진다. 또한, 시프트 레지스터부(90)에 입력되는 리세트 신호(XRES)에 기초하여, 제1∼제8 회로 블록(60₁∼60₈)의 내부 상태가 초기화된다.

시프트 레지스터부(90)에 입력되는 계조 데이터는 데이터 입력 제어 회로(50)에 의해 그 출력이 제어된다. 데이터 입력 제어 회로(50)는 데이터 단자(D)가 전원 전위에 접속된 플립플롭을 갖고, 반전 출력 단자(XQ)에 의해 계조 데이터(DATA)의 출력이 제어된다. 이 플립플롭은, 시프트 신호(SHL)에 따라, 데이터 인에이블 신호(EIO₈) 또는 데이터 인에이블 신호(EIO₈')에 기초하여 데이터 단자(D)의 레벨을 래치한다.

여기서, 제8 데이터 인에이블 신호(EIO₈)는 제1 회로 블록(60₁)에 입력된 제0 데이터 인에이블 신호(EIO₀)가 시프트되어 제8 회로 블록(60₈)으로부터 시프트 출력된 것이다. 또한, 데이터 인에이블 신호(EIO₈')는 제8 회로 블록(60₈)에 입력된 데이터 인에이블 신호(EIO₀')가 시프트되어 제1 회로 블록(60₁)으로부터 시프트 출력된 것이다. 제1∼제8 회로 블록(60₁∼60₈)은 시프트 신호(SHL)가 제1 레벨일 때 데이터 인에이블 신호를 제1 방향으로 시프트하고, 제2 레벨일 때 데이터 인에이블 신호를 제2 방향으로 시프트하도록 되어 있다.

도12에 제1 회로 블록에 포함되는 SR블록의 회로 구성의 일례를 도시한다.

제1∼제8 회로 블록(60₁∼60₈)에 포함되는 SR블록은 모두 동일 구성으로 할 수 있다. 실제로는 1화소 당 18비트로 구성되지만, 도12에서는 화소 단위로 회로를 간소화하여 도시하고 있다.

SR블록(100)은 화소 단위로 설치된 계조 데이터 유지부(102₀∼102₃)를 포함한다. 계조 데이터 유지부(102_i(0 ≤i ≤3, i는 정수))는 래치 회로(104_i-1, 104_i-2, 106_i-1, 106_i-2)를 포함한다. 각 래치 회로는, C단자에 입력된 신호의 논리 레벨이「H」의 기간에는, D단자로부터 입력된 신호를 M단자로부터 출력시키고, C단자에 입력된 신호의 논리 레벨이「L」로 변화한 시점의 D단자의 논리 레벨을 유지하는 레벨 래치 회로이다.

계조 데이터 유지부(102_i)에서는 래치 회로(104_i-1)의 M단자와 래치 회로(104_i-2)의 D단자가 접속된다. 그리고, 래치 회로(104_i-1)의 M단자가 셀렉터 회로(108_i)의 한 쪽의 입력 단자에 입력된다.

입력 단자(EI1)로부터 계조 데이터 유지부(102₀)의 래치 회로(104_0-1)의 D단자에 입력된 데이터 인에이블 신호는 도12에 도시하는 바와 같이 클록(CLK)의 반주기마다 각 래치 회로에서 유지되고, 최종적으로 계조 데이터 유지부(102₃)의 래치회로(104_3-2)의 M단자로부터 출력된다.

또한 계조 데이터 유지부(102_i)에서는 래치 회로(106_i-1)의 M단자와 래치 회로(106_i-2)의 D단자가 접속된다. 그리고, 래치 회로(106_i-1)의 M단자가 셀렉터 회로(108_i)의 다른 쪽의 입력 단자에 입력된다.

입력 단자(EI2)로부터 계조 데이터 유지부(102₃)의 래치 회로(106_3-1)의 D단자에 입력된 데이터 인에이블 신호는 도12에 도시하는 바와 같이, 클록(CLK)의 반주기마다 각 래치 회로에서 유지되고, 최종적으로 계조 데이터 유지부(102₀)의 래치 회로(106_0-2)의 M단자로부터 출력된다.

셀럭터 회로(108₀∼108₃)는 시프트 신호(SHL)의 논리 레벨이「H」일 때 래치 회로(106_0-1∼106_3-1)의 M단자로부터의 출력을 선택하고, 시프트 신호(SHL)의 논리 레벨이「L」일 때 래치 회로(104_0-1∼104_3-1)의 M단자로부터의 출력을 선택한다. 셀렉터 회로(108₀∼108₃)의 출력은 계조 데이터 래치 회로(110₀∼110₁)의 C단자에 접속된다. 계조 데이터 래치 회로(110₀∼110₁)의 D단자에는 계조 데이터(DATA)가 공급되는 계조 버스가 접속되고, 그 M단자로부터 유지된 계조 데이터(D0∼D3)가 출력된다.

이와 같이 SR블록은 클록(CLK)의 반주기마다, 데이터 인에이블 신호를 시프트하고, 시프트된 데이터 인에이블 신호에 기초하여 계조 버스 상의 계조 데이터를 유지한다.

또, 제2계에서의 각 회로 블록의 SR블록도, 도12에 도시하는 구성과 같은 구성으로 실현할 수 있다.

도13에 데이터 마스크 제어 회로 및 데이터 마스크 회로의 회로 구성예를 도시한다.

여기서는 제1계의 제2 데이터 마스크 제어 회로(54₁)와, 제2 데이터 마스크 회로(52₂)의 구성 예를 도시하지만, 제1계의 다른 데이터 마스크 제어 회로, 다른 데이터 마스크 회로, 또는 제2계의 경우라도 같은 구성으로 실현할 수 있다.

제2 데이터 마스크 제어 회로(54₂)에서는 시프트 신호(SHL)의 논리 레벨에 따라서, SR블록(BLK₂, BLK₃) 중의 어느 것에서 시프트 출력된 데이터 인에이블 신호를, 시프트 신호(SHL)를 반전시킨 반전 시프트 신호(XSHL)에 따라서 위상을 반전시켜, 플립플롭(FF₂)의 C단자에 입력시킨다. 플립플롭(FF₂)의 D단자는 전원 전위(Vdd)에 접속되고, R단자는 수평 동기 신호(Hsync)가 입력된다. 플립플롭(FF₂)의 Q단자로부터의 출력은 반전 시프트 신호(XSHL)에 따라서 위상을 반전시켜, 제2 데이터 마스크 제어 신호(DM₂)로서 출력된다.

제2 데이터 마스크 회로(52₂)에서는 제3 계조 데이터(DATA₃)와 제2 데이터 마스크 제어 신호(DM₂)와의 논리곱을 취해, 제2 계조 데이터(DATA₂)로서 출력시킨다.

이와 같이 제2 데이터 마스크 제어 회로(54₂)는 시프트 방향에 따라서 SR블록(BLK₂, BLK₃) 중의 어느 것에서 시프트 출력된 데이터 인에이블 신호에 의해 플립플롭(FF₂)을 세트하고, 해당 수평 주사기간에 있어서 그 이후, 제2 데이터 마스크 회로(52₂)에 의해 제3 계조 데이터(DATA₃)에 대한 마스크를 비해제 상태로 설정할 수 있다.

도14에 제1계의 회로 블록의 동작 타이밍의 일례를 도시한다.

데이터 인에이블 신호(EIO)가 입력되고, 화소 단위로 순차적으로 계조 데이터(DATA)가 입력되면, 데이터 입력 제어 회로(50)는 제4 및 제5 회로 블록(60₄, 60₅)에 대하여, 제0 계조 데이터(DATA₀)를 출력한다.

제1∼제4 회로 블록(60₁∼60₄)에 착안하면, 예컨대 데이터 인에이블 신호 (EIO)는 제0 데이터 인에이블 신호(EIO₀)로서 제1 회로 블록(60₁)으로부터 제4 회로 블록(60₄)의 방향으로 시프트된다. 따라서, 제2 데이터 마스크 회로(52₁)는 제1 데이터 인에이블 신호(EIO₁)가 시프트 출력될 때까지 제1 계조 데이터(DATA₁)의 마스크를 해제 상태로 하고, 제1 데이터 인에이블 신호 (EIO₁)가 시프트 출력되면 제1 계조 데이터(DATA₁)의 마스크를 비해제 상태로 설정한다(T1).

마찬가지로, 제2 회로 블록(60₂)의 제2 데이터 마스크 회로(52₂)는 제2 데이터 인에이블 신호(EIO₂)가 시프트 출력될 때까지 제2 계조 데이터(DATA₂)의 마스크를 해제 상태로 하고, 제2 데이터 인에이블 신호(EIO₂)가 시프트 출력되면 제2 계조 데이터(DATA₂)의 마스크를 비해제 상태로 설정한다(T2).

제3 및 제4 회로 블록(60₃, 60₄)에서도 마찬가지로 상술의 마스크 제어가 행해진다. 이와 같이 제1∼제4 데이터 마스크 회로(52₁∼52₄)는 제1∼제4 데이터 인에이블 신호(EIO₁∼EIO₄)가 시프트 출력될 때까지 제1∼제4 계조 데이터(DATA₁∼DATA₄)의 마스크를 해제 상태로 하고, 제1∼제4 데이터 인에이블 신호(EIO₁∼EIO₄)가 시프트 출력되면 제1∼제4 계조 데이터(DATA₁∼DATA₄)의 마스크를 비해제 상태로 설정한다(T1∼T4). 따라서, 계조 데이터의 공급에 필요한 타이밍만, 버스를 구동하면 되므로 불필요한 전력 소비를 대폭으로 삭감할 수 있다.

도15에 제2계의 동작 타이밍의 일례를 도시한다.

여기서는, 제2계의 제5∼제8 회로 블록(60₅∼60₈)이 제4 회로 블록(60₄)으로부터 시프트 출력된 제4 데이터 인에이블 신호(EIO₄)를, 제5 회로 블록(60₅)으로부터 제8 회로 블록(60₄)의 방향으로 시프트 할 경우에 관해서 설명한다.

제5 데이터 마스크 회로(52₅)는 제4 데이터 인에이블 신호(EIO₄)가 시프트 출력된 후에 제0 계조 데이터(DATA₀)의 마스크를 해제 상태로 하여 제5 계조 데이터(DATA₅)를 출력하고, 적어도 제8 데이터 인에이블 신호(EIO₈)가 출력될 때까지(도15에서는 일 수평 주사기간이 종료할 때까지) 마스크의 해제 상태를 유지한다(T5).

마찬가지로, 제6 회로 블록(60₆)의 제6 데이터 마스크 회로(52₆)는 제5 데이터 인에이블 신호(EIO₅)가 시프트 출력되고 난 후 제5 계조 데이터(DATA₅)의 마스크를 해제 상태로 하여 제6의 계조 데이터(DATA₆)를 출력하고, 적어도 제8 데이터 인에이블 신호(EIO₈)가 출력될 때까지(도15에서는 일 수평 주사기간이 종료할 때까지) 마스크의 해제 상태를 유지한다(T6).

제7 및 제8 회로 블록(60₇, 60₈)도 마찬가지로 상술의 마스크 제어가 행하여진다. 이와 같이 제5∼제8 데이터 마스크 회로(52₅∼52₈)는 제4∼제7 데이터 인에이블 신호(EIO₄∼EIO₇)가 시프트 출력되고 난 후 제0 계조 데이터(DATA₀), 제5∼제7 계조 데이터(DATA₅∼DATA₇)의 마스크를 해제 상태로 하여 제5∼제8 계조데이터(DATA₅∼DATA₈)를 출력하고, 적어도 제8 데이터 인에이블 신호(EIO₈)가 출력될 때까지(도15에서는 일 수평 주사기간이 종료할 때까지) 마스크의 해제 상태를 유지한다(T5∼T8). 따라서, 계조 데이터의 공급에 필요한 타이밍만 버스를 구동하면 되므로 불필요한 전력 소비를 대폭으로 삭감할 수 있다.

또한 데이터 입력 제어 회로(50)에 의해, 일 수평 주사기간(1H)의 모든 기간에 걸쳐 계조 데이터를 구동할 필요가 없어진다. 즉, 제8 데이터 인에이블 신호(EIO₈)가 시프트 출력되고 난 후 다음 수평 주사기간이 개시되기까지의 사이에, 계조 데이터를 구동할 필요가 없어져 그 만큼의 전력 소비를 삭감할 수 있다.

2.2 제2 실시 형태

제1 실시 형태에서는 각 SR블록에 공급되는 계조 데이터에 관해서 마스크 제어를 하고 있었지만, 이것에 한정되는 것은 아니다. 제2 실시 형태에서는 각 SR블록에 공급되는 계조 데이터 및 클록에 관해서 마스크 제어를 할 수 있다.

도16에 제2 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 구성의 개요를 도시한다.

단, 도6에 도시하는 제1 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부와 동일 부분에는 동일 부호를 붙여, 적당하게 설명을 생략한다. 이 제2 실시 형태에 있어서의 표시 구동 회로는, 도3에 도시하는 신호 드라이버에 적용할 수 있다. 이 경우, 도16의 시프트 레지스터부는 도3의 시프트 레지스터부(40)에 해당한다.

도16에서는 우선 제1∼제8 데이터 마스크 회로(52₁∼52₈)의 각각에 대응하여 제1∼제8 클록 마스크 회로(118₁∼118₈)가 설치되어 있다. 또한, 제1∼제8 데이터 마스크 회로(52₁∼52₈)의 각각에 대응하여, 제1∼제8 마스크 제어 회로(120₁∼120₈)가 설치되어 있다.

제1∼제8 마스크 제어 회로(120₁∼120₈)는 제1 실시 형태에 있어서의 제1∼제8 데이터 마스크 제어 회로(54₁∼54₈)와 같은 기능을 갖고, 또한 제1∼제8 클록 마스크 제어 신호(CM₁∼CM₈)를 생성할 수 있게 되어 있다. 제1∼제8 클록 마스크 회로(118₁∼118₈)는 제1∼제8 클록 마스크 제어 신호(CM₁∼CM₈)에 기초하여 마스크 제어를 한 제1∼제8 클록(CLK₁∼CLK₈)을 생성한다.

또한 도6과 같이 제1∼제8 클록 마스크 회로(118₁∼118₈)는 클록 입력 제어 회로(124)를 기준으로 우측에 배치되거나 좌측에 배치되는 것에 의해, 마스크 제어 방법이 다르고, 클록 마스크 제어 신호의 생성 방법이 다르다. 따라서, 클록(CLK)의 마스크 제어에 관해서도, 도7 및 도8과 같이 제1 및 제2계로 나누어서 제어할 수 있다.

2.2.1 제1계

도17에 제2 실시 형태에 있어서의 제1계의 회로 블록의 구성의 개요를 도시한다.

단, 도7에 도시하는 제1계의 회로 블록(60_a)(1 ≤a ≤M(=4), a는 정수)과 동일한 부분에는 동일한 부호를 붙여 적당하게 설명을 생략한다.

제2 실시 형태에 있어서의 제1계의 회로 블록(130_a)이 제1 실시 형태에 있어서의 제1계의 회로 블록(60_a)과 다른 점은, 제a 클록 마스크 제어 회로(132_a)와 제a 클록 마스크 회로(118_a)를 포함하는 점이다.

제a 클록 마스크 제어 회로(132_a)는 SR블록(BLK_a)에서 시프트 출력된 데이터 인에이블 신호(EIO_a)(제a 데이터 인에이블 신호)에 기초하여 제a 클록 마스크 제어 신호(CM_a)를 생성한다.

제a 클록 마스크 회로(118_a)는 제a 클록 마스크 제어 신호(CM_a)에 의해, 제(a+1) 클록(CLK_a+1)에 대하여 마스크 제어를 한 제a 클록(CLK_a)을 생성한다.

2.2.2 제2계

도18에 제2 실시 형태에 있어서의 제2계의 회로 블록의 구성의 개요를 도시한다.

단, 도8에 도시하는 제2계의 회로 블록(60_b)(M+1(=5) ≤b ≤M+N(=8), b는 정수)과 동일한 부분에는 동일한 부호를 붙여 적당하게 설명을 생략한다.

제2 실시 형태에 있어서의 제2계의 회로 블록(130_b)이 제1 실시 형태에 있어서의 제1계의 회로 블록(60_b)과 다른 점은 제b 클록 마스크 제어 회로(132_b)와 제b 클록 마스크 회로(118_b)를 포함하는 점이다.

제b 클록 마스크 제어 회로(132_b)는 SR블록(BLK_b-1)으로부터 시프트 출력된 데이터 인에이블 신호(EIO_b-1)(제(b-1)의 데이터 인에이블 신호)에 기초하여 제b 클록 마스크 제어 신호(CM_b)를 생성한다.

제b 클록 마스크 회로(118_b)는 제b 클록 마스크 제어 신호(CM_b)에 의해, 제(b-1) 클록(CLK_b-1)에 대하여 마스크 제어를 한 제b 클록(CLK_b)을 생성한다.

2.2.3 타이밍 예

도19에, 도16에 도시한 표시 구동 회로의 계조 데이터의 취입 타이밍의 일례를 도시한다.

여기서, 데이터의 마스크 제어에 관해서는 도9와 같으므로 설명을 생략하고, 클록의 마스크 제어에 관해서만 설명한다.

SR블록(BLK₁∼BLK₈)에는 제0∼제7 데이터 인에이블 신호(EIO₀∼EIO₇)가 입력된다. 각 SR블록에서는, 입력된 데이터 인에이블 신호를 시프트하고, 인접하는 SR블록에 순차적으로 데이터 인에이블 신호를 출력하여 간다. 각 SR블록 내에서는 시프트 된 데이터 인에이블 신호의 하강 에지에서, 입력되는 계조 데이터를 래치한다.

클록 입력 제어 회로(124)에는 데이터 인에이블 신호의 시프트 타이밍을 규정하는 클록(CLK)이 입력된다. 클록 입력 제어 회로(124)는 계조 데이터의 취입 기간(예컨대 제0 데이터 인에이블 신호(EIO₀)가 입력되어 제8 데이터 인에이블 신호(EIO₈)가 출력되기까지의 기간)에 있어서, 제0 클록(CLK₀)을 제4 및 제5 클록 마스크 회로(118₄, 118₅)에 대하여 출력한다.

제4 클록 마스크 회로(118₄)는 마스크가 해제 상태로 설정되어 있어, 입력된 클록이 그대로 제3 클록 마스크 회로(118₃)에 출력된다. 마찬가지로, 제2 및 제1 클록 마스크 회로(118₂, 118₁)를 통해 출력된 클록은, 제1 클록(CLK₁)으로서 SR블록(BLK₁)에 출력된다. SR블록(BLK₁)에서는 제1 클록(CLK₁)에 동기하여 제0 데이터 인에이블 신호(EIO₀)를 시프트하여 계조 데이터를 취입한다.

한편, 제5 클록 마스크 회로(118₅)는 마스크가 비해제 상태로 설정되어 있어, 그 출력이 논리 레벨「L」로 고정된 상태로 되어 있다. 따라서, 제6 클록 마스크 회로(118₆) 이후로 클록 입력 제어 회로(124)로부터의 클록은 공급되지 않는다.

계속해서 SR블록(BLK₂)에 대응하는 클록에 관해서는 제2 클록 마스크 회로(118₂)까지는 상술한 것과 같다. 제1 마스크 제어 회로(120₁)는 SR블록 (BLK₁)으로부터 시프트 출력된 제1 데이터 인에이블 신호(EIO₁)에 기초하여 제1 데이터 마스크 제어 신호(DM₁) 외에 제1 클록 마스크 제어 신호(CM₁)를 생성한다. 그리고, 제1 클록 마스크 회로(118₁)는 다음 데이터 인에이블 신호의 시프트 타이밍 이후 제1 클록 마스크 제어 신호(CM₁)를 이용하여 그 출력을 논리 레벨「L」로 고정한다.

마찬가지로 제3 및 제4 클록 마스크 회로(118₃, 118₄)는 순차적으로 그 출력을 논리 레벨「L」로 고정해 간다.

그 결과, 도19에 도시하는 바와 같이, 제1계의 제1∼제4 클록(CLK₁∼CLK₄)은 다음과 같이 된다.

제1 클록(CLK₁)은 SR블록(BLK₁)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제2 클록(CLK₂)은 SR블록 (BLK₁, BLK₂)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제3 클록(CLK₃)은 SR블록(BLK₁∼BLK₃)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제4 클록(CLK₄)은 SR블록(BLK₁∼BLK₄)에 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다.

SR블록(BLK₄)으로부터 제4 데이터 인에이블 신호(EIO₄)가 시프트 출력되면, 제5 마스크 제어 회로(120₅)에서 생성된 제5 클록 마스크 제어 신호(CM₅)에 의해제5 클록 마스크 회로(118₅)의 출력 마스크를 해제 상태로 설정한다. 따라서, SR블록(BLK₅)은 마스크가 해제되어 출력된 제5 클록(CLK₅)에 기초하여 시프트 한 데이터 인에이블 신호에 의해, 제5 계조 데이터(DATA₅)를 래치 할 수 있다. 그러나, 이 시점에서 제6 클록 마스크 회로(118₆)의 출력은 마스크가 비해제 상태 그대로이다.

다음에, SR블록(BLK₅)으로부터 데이터 인에이블 신호(EIO₅)가 시프트 출력되면, 제6 마스크 제어 회로(120₆)에서 생성된 제6 클록 마스크 제어 신호(CM₆)에 의해, 제6 클록 마스크 회로(118₆)의 출력 마스크가 해제 상태로 설정된다. 이 때 클록 입력 제어 회로(124)로부터는, 해제 상태 그대로 설정된 제5 클록 마스크 회로(118₅)를 통해 SR블록(BLK₆)에 대응하는 제6 클록(CLK₆)에 기초하여 제6 계조 데이터(DATA₆)를 래치 할 수 있다. 그러나, 이 시점에서 제7 클록 마스크 회로(118₇)의 출력은 마스크가 비해제 상태 그대로이다.

마찬가지로, SR블록(BLK₇, BLK₈)에서는, 제7 및 제8 클록(CLK₇, CLK₈)에 근거하여, 순차적으로 제7 및 제8 계조 데이터(DATA₇, DATA₈)가 래치 된다.

그 결과, 도19에 도시한 바와 같이, 제2계의 제5∼제8 클록(CLK₅∼CLK₈)은 다음과 같다.

제8 클록(CLK₈)은 SR블록(BLK₈)에 계조 데이터가 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제7 클록 (CLK₇)은 SR블록(BLK₇, BLK₈)에 계조 데이터가 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제6 클록(CLK₆)은 SR블록(BLK₆∼BLK₈)에 계조 데이터가 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다. 제5 클록(CLK₅)은 SR블록(BLK₅∼BLK₈)에 계조 데이터가 취입되기까지의 사이에만 마스크가 해제되고, 그 후 마스크가 비해제 상태로 설정된다.

2.2.4 상세한 회로 구성 예

도20에 제2 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부의 상세한 구성 예의 전체 블록도를 도시한다.

단, 도11에 도시하는 제1 실시 형태에 있어서의 표시 구동 회로의 시프트 레지스터부(90)와 동일한 부분에는 동일한 부호를 붙여, 적당하게 설명을 생략한다.

시프트 레지스터부(140)는 도3에 도시한 시프트 레지스터부(40)에 해당한다. 이 시프트 레지스터부(140)는 도17에 도시한 구성의 제1계의 제1∼제4 회로 블록(130₁∼130₄)과 도18에 도시한 구성의 제2계의 제5∼제8 회로 블록(13O₅∼13O₈)을 포함한다.

클록 입력 제어 회로(124)는 데이터 단자(D)가 전원 전위에 접속된 플립플롭의 반전 출력 단자(XQ)로부터의 신호에 의해, 클록(CLK)의 입력 제어가 행해진다.

도21에 데이터 마스크 제어 회로, 데이터 마스크 회로, 클록 제어 회로 및클록 마스크 회로의 회로 구성 예를 도시한다.

여기서는 제1계의 제2 데이터 마스크 제어 회로(54₂), 제2 데이터 마스크 회로(52₂), 제2 클록 마스크 제어 회로(132₂) 및 제2 클록 마스크 회로(118₂)의 구성 예를 도시한다. 제2 마스크 제어 회로(120₂)는 제2 데이터 마스크 제어 회로(54₂)와 제2 클록 마스크 제어 회로(132₂)를 포함한다. 여기서, 도13에 도시한 제2 데이터 마스크 제어 회로(54₂) 및 제2 데이터 마스크 회로(52₂)에 관해서는 동일하므로 설명을 생략한다.

제2 클록 마스크 제어 회로(132₂)는 제2 데이터 마스크 제어 회로(54₂)의 플립플롭(FF₂)의 Q단자의 출력을 이용하여, 제2 클록 마스크 제어 신호(CM₂)를 생성한다. 따라서 제2 클록 마스크 제어 회로(132₂)는 플립플롭(FF₃, FF₄)을 포함한다. 플립플롭(FF₃, FF₄)의 D단자에 플립플롭(FF₂)의 Q단자가 접속된다. 플립플롭(FF₃)의 C단자에는 제3 클록(CLK₃)의 반전 신호가 입력된다. 플립플롭(FF₄)의 C단자에는 제2 클록(CLK₂)이 입력된다. 이렇게 함으로써, 데이터 마스크의 타이밍과 클록 마스크의 타이밍을 반주기 어긋내어, 스파이크가 발생하지 않는 클록 마스크 제어 신호로 클록의 마스크 제어를 할 수 있다. 이 경우, 발생한 스파이크에 의해 데이터 인에이블 신호가 시프트 되어 버리는 사태를 회피한다.

도22에, 도21에 도시한 회로에 의한 클록 마스크의 동작 타이밍의 일례를 도시한다.

여기서는 시프트 신호(SHL)의 논리 레벨이「H」로 고정되어 있는 경우에 관해서 설명한다. 좌 방향을 제2 방향으로 하면, 시프트 신호(SHL)의 논리 레벨이「H」(제2 레벨)일 때, 데이터 인에이블 신호는 좌 방향으로 시프트 되는 것을 의미한다.

우선 제2 클록 마스크 회로(118₂)에 제3 클록(CLK₃)이 입력되어, 클록 마스크가 해제 상태인 것으로 한다. 따라서, 제2 클록 마스크 회로(118₂)는 입력된 제3 클록(CLK₃)을 그대로 제2 클록(CLK₂)으로서 출력한다.

SR블록(BLK₂)으로부터 제2 데이터 인에이블 신호(EIO₂)가 시프트 출력되면(T20), 제2 데이터 마스크 제어 회로(54₂)에서는 플립플롭(FF₂)의 Q단자로부터 논리 레벨「H」로 설정된다(T21). 이에 따라, 제2 데이터 마스크 제어 신호(DM₂)는 논리 레벨「L」이 되고, 그 이후에 제2 계조 데이터(DATA₂)는 마스크된다.

제2 클록 마스크 제어 회로(132₂)에서는, 플립플롭(FF₃)에 있어서, 제3 클록(CLK₃)의 하강에 동기하여 XQ2 신호의 논리 레벨이「L」로 된다. 한편, 플립플롭(FF₄)에 있어서, 제2 클록(CLK₂)의 상승에 동기하여, XQ3 신호의 논리 레벨이「L」로 된다(T22). 여기서, 반전 시프트 신호(XSHL)의 논리 레벨이「L」로 고정되어있으므로, 제2 클록 마스크 제어 신호(CM₂)는 논리 레벨「L」로 된다(T23). 이에 따라, 제2 클록(CLK₂)은 제2 클록 마스크 제어 신호(CM₂)에 의해 마스크가 비해제 상태로 설정되어, 그 이후에 제2 클록(CLK₂)은 고정된다(T24).

또 제2 클록(CLK₂)은 짧은 펄스 상태가 되지만, 이미 제2 데이터 인에이블 신호(EIO₂)를 시프트 출력하고 있으므로 회로의 오동작을 초래하지 않는다.

도23에 제1계의 회로 블록의 동작 타이밍의 일례를 도시한다.

이하에서는, 계조 데이터의 마스크 제어에 관해서는 도14와 같으므로, 클록의 마스크 제어에 관해서만 설명한다.

예컨대 데이터 인에이블 신호(EIO)는 제0 데이터 인에이블 신호(EIO₀)로서 제1 회로 블록(130₁)에서 제4 회로 블록(130₄)의 방향으로 시프트 된다. 따라서, 제1 클록 마스크 회로(118₁)는 제1 데이터 인에이블 신호(EIO₁)가 시프트 출력될 때까지 제1 클록(CLK₁)의 마스크를 해제 상태로 하고, 제1 데이터 인에이블 신호(EIO₁)가 시프트 출력되면 제1 클록(CLK₁)의 마스크를 비해제 상태로 설정한다.

마찬가지로, 제2 회로 블록(130₂)의 제2 클록 마스크 회로(118₂)는 제2 데이터 인에이블 신호(EIO₂)가 시프트 출력될 때까지 제2 클록(CLK₂)의 마스크를 해제 상태로 하고, 제2 데이터 인에이블 신호(EIO₂)가 시프트 출력되면 제2 클록(CLK₂)의마스크를 비해제 상태로 설정한다.

제3 및 제4 회로 블록(130₃, 130₄)도 마찬가지로 상술한 마스크 제어가 행해진다. 이와 같이 제1∼제4 클록 마스크 회로(118₁∼118₄)는 제1∼제4 데이터 인에이블 신호(EIO₁∼EIO₄)가 시프트 출력될 때까지 제1∼제4 클록(CLK₁∼CLK₄)의 마스크를 해제 상태로 하고, 제1∼제4 데이터 인에이블 신호(EIO₁∼EIO₄)가 시프트 출력되면 제1∼제4 클록(CLK₁∼CLK₄)의 마스크를 비해제 상태로 설정한다. 따라서, 계조 데이터의 공급에 필요한 타이밍만 클록을 구동하면 되므로 불필요한 전력 소비를 대폭으로 삭감할 수 있다.

도24에 제2계의 동작 타이밍의 일례를 도시한다.

여기서는, 제5∼제8 회로 블록(130₅∼130₈)이 제4 회로 블록(130₄)으로부터 시프트 출력된 제4 데이터 인에이블 신호(EIO₄)를 제5 회로 블록(13O₅)으로부터 제8 회로 블록(130₈)의 방향으로 시프트 하는 경우에 관해서 설명한다.

제5 클록 마스크 회로(118₅)는 제4 데이터 인에이블 신호(EIO₄)가 시프트 출력된 후 제0 클록(CLK₀)의 마스크를 해제 상태로 하여 제5 클록(CLK₅)을 출력하고, 적어도 제8 데이터 인에이블 신호(EIO₈)가 출력될 때까지(도24에서는 일 수평 주사기간이 종료할 때까지) 마스크의 해제 상태를 유지한다.

마찬가지로, 제6 회로 블록(130₆)의 제6 클록 마스크 회로(118₆)는 제5 데이터 인에이블 신호(EIO₅)가 시프트 출력된 후, 제5 클록(CLK₅)의 마스크를 해제 상태로 하여 제6 클록(CLK₆)을 출력하고, 적어도 제8 데이터 인에이블 신호(EIO₈)가 출력될 때까지(도24에서는 일 수평 주사기간이 종료할 때까지) 마스크의 해제 상태를 유지한다.

제7 및 제8 회로 블록(13O₇, 130₈)도 마찬가지로 상술한 마스크 제어가 행하여진다. 이와 같이 제5∼제8 클록 마스크 회로(118₅∼118₈)는 제4∼제7 데이터 인에이블 신호(EIO₄∼EIO₇)가 시프트 출력된 후, 제0 클록(CLK₀), 제5∼제7 클록(CLK₅∼CLK₇)에 대한 마스크를 해제 상태로 하여 제5∼제8 클록(CLK₅∼CLK₈)을 출력하고, 적어도 제8 데이터 인에이블 신호(EIO₈)가 출력될 때까지(도24에서는 일 수평 주사기간이 종료할 때까지) 마스크의 해제 상태를 유지한다. 따라서, 계조 데이터의 공급에 필요한 타이밍만, 클록을 구동하면 되므로 불필요한 전력 소비를 대폭으로 삭감할 수 있다.

또한 클록 입력 제어 회로(124)에 의해, 일 수평 주사기간(1H)의 모든 기간에 걸쳐 클록을 구동할 필요가 없어진다. 즉, 제8 데이터 인에이블 신호(EIO₈)가 시프트 출력된 후, 다음의 수평 주사기간이 개시되기까지의 사이에, 계조 데이터를 구동할 필요가 없어져, 그 만큼의 전력 소비를 삭감할 수 있다.

또, 본 발명은 상술한 실시의 형태에 한정되는 것이 아니고, 본 발명의 요지의 범위 내에서 여러 가지의 변형 실시가 가능하다.

예컨대 상술한 실시 형태에서는, M, N을 4로 하였지만 이것에 한정되는 것이 아니고, 4이상 또는 4미만이어도 괜찮다. 또한 M과 N을 같은 수로 하였지만, M이 N보다 크거나, 또는 작아도 괜찮다.

또한 예컨대 표시 구동 회로를 도25에 도시하는 바와 같이 제1계의 회로 블록만으로 구성한 경우이더라도 불필요한 전력 소비를 억제할 수 있다. 또한, 표시 구동 회로를 도26에 도시하는 바와 같이 제2계의 회로 블록만으로 구성한 경우에도 같다. 도25에 있어서는, 도7 또는 도17에 도시한 회로 블록을 이용하여 용이하게 구성할 수 있다. 도26에 있어서는, 도8 또는 도18에 도시한 회로 블록을 이용하여 용이하게 구성할 수 있다.

더욱이 도27에 도시하는 바와 같이, 계조 데이터의 마스크 제어를 하지 않고, 각 SR블록에 공급되는 클록만의 마스크 제어를 하도록 해도 괜찮다. 더욱이 도28A에 도시하는 바와 같이 클록의 마스크 제어만을 도17에 도시한 회로 블록을 응용한 제1계의 회로 블록만으로 구성하여도 괜찮고, 도28B에 도시하는 바와 같이 클록의 마스크 제어만을 도18에 도시한 회로 블록을 응용한 제2계의 회로 블록만으로 구성하여도 괜찮다.

또한 상술의 실시 형태에서는 TFT형 액정 장치를 구동하는 경우에 관해서 설명했지만, 단순 매트릭스형 액정 장치나, 유기 EL소자를 포함하는 유기 EL패널, 플라즈마 디스플레이 장치에도 적용 가능하다.

본 발명에 따라, 계조 데이터의 공급에 필요한 타이밍만 계조 데이터가 공급되는 버스를 구동하면 되므로 불필요한 전력 소비를 삭감할 수 있게 된다. 또한, 불필요한 전력 소비를 삭감하는 표시 구동 회로를 간소한 회로 구성으로 실현할 수 있고, 대폭으로 저소비 전력화를 도모하는 표시 장치를 제공할 수 있다.

Claims

계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서,

제1∼제(M+N)(M, N은 양의 정수)의 시프트 레지스터 블록에 공급되는 계조 데이터의 입력 제어를 하는 데이터 입력 제어 회로와,

상기 제1∼제(M+N) 시프트 레지스터 블록에 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제(M+N) 계조 데이터를 출력하는 제1∼제(M+N) 데이터 마스크 회로와,

상기 데이터 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어, 상기 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과,

상기 데이터 입력 제어 회로를 기준으로 상기 제1 방향과 반대의 제2 방향 측의 영역에 배치되어, 상기 제(M+1)∼제(M+N) 계조 데이터를 유지하는 제(M+1)∼제(M+N) 시프트 레지스터 블록과,

상기 제1∼제(M+N) 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고,

상기 제1∼제M 시프트 레지스터 블록은,

제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 시프트 되는 데이터 인에이블 신호에 기초하여 상기 제1∼제M 계조 데이터를 유지하고,

상기 제(M+1)∼제(M+N) 시프트 레지스터 블록은,

제(M+1) 시프트 레지스터 블록에 입력되는 상기 제M 시프트 레지스터 블록으로부터의 데이터 인에이블 신호를 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 시프트 되는 데이터 인에이블 신호에 기초하여 상기 제(M+1)∼제(M+N) 계조 데이터를 유지하고,

상기 제1∼제M 데이터 마스크 회로는,

상기 제2 방향에 따라 제1∼제M 데이터 마스크 회로의 순서로 접속되어, 상기 제1∼제M 데이터 마스크 회로의 순서로 상기 제1∼제M 계조 데이터의 마스크를 비해제 상태로 설정하고,

상기 제(M+1)∼제(M+N) 데이터 마스크 회로는,

상기 제2 방향에 따라 제(M+1)∼제(M+N) 데이터 마스크 회로의 순서로 접속되어, 상기 제(M+1)∼제(M+N) 데이터 마스크 회로의 순서로 상기 제(M+1)∼제(M+N) 계조 데이터의 마스크를 해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
제1항에 있어서,

상기 제1∼제(M+N) 계조 데이터의 마스크 제어를 하기 위한 제1∼제(M+N) 데이터 마스크 제어 신호를 생성하는 제1∼제(M+N) 데이터 마스크 제어 회로를 포함하고,

제a(1 ≤a ≤M, a는 정수) 데이터 마스크 제어 회로는,

상기 제a 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제a 데이터 마스크 제어 신호를 생성하고,

제b(M+1 ≤b ≤M+N, b는 정수) 데이터 마스크 제어 회로는,

상기 제(b-1) 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제b 데이터 마스크 제어 신호를 생성하는 것을 특징으로 하는 표시 구동 회로.
제2항에 있어서,

제c(1 ≤c ≤M+N, c는 정수) 시프트 레지스터 블록은,

주어진 시프트 신호가 제1 레벨일 때, 상기 데이터 인에이블 신호를 상기 제1 방향으로 시프트 함과 동시에, 이 데이터 인에이블 신호에 기초하여 제c 계조 데이터를 유지하고,

상기 시프트 신호가 제2 레벨일 때, 상기 데이터 인에이블 신호를 상기 제2 방향으로 시프트 함과 동시에, 이 데이터 인에이블 신호에 기초하여 제c 계조 데이터를 유지하고,

상기 제c 데이터 마스크 제어 회로는,

상기 시프트 신호의 레벨에 따라서, 상기 제c 데이터 마스크 제어 신호를 생성하는 것을 특징으로 하는 표시 구동 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1∼제(M+N) 시프트 레지스터 블록에 공급되어 상기 데이터 인에이블 신호의 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와,

상기 제1∼제(M+N) 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크제어를 한 제1∼제(M+N) 클록을 출력하는 제1∼제(M+N) 클록 마스크 회로를 포함하고,

상기 제1∼제M 시프트 레지스터 블록은,

상기 클록 입력 제어 회로를 기준으로 상기 제1 방향 측의 영역에 배치되어, 상기 제1∼제M 클록에 기초하여 상기 데이터 인에이블 신호를 시프트하고,

상기 제(M+1)∼제(M+N) 시프트 레지스터 블록은,

상기 클록 입력 제어 회로를 기준으로 상기 제2 방향 측의 영역에 배치되어, 상기 제(M+1)∼제(M+N) 클록에 기초하여 상기 데이터 인에이블 신호를 시프트 하고,

상기 제1∼제M 클록 마스크 회로는,

상기 제2 방향에 따라 제1∼제M 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제M 클록 마스크 회로의 순서로 상기 제1∼제M 클록의 마스크를 비해제 상태로 설정하고,

상기 제(M+1)∼제(M+N) 클록 마스크 회로는,

상기 제2 방향에 따라 제(M+1)∼제(M+N) 클록 마스크 회로의 순서로 접속되어, 상기 제(M+1)∼제(M+N) 클록 마스크 회로의 순서로 상기 제(M+1)∼제(M+N) 클록의 마스크를 해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
제4항에 있어서,

상기 제1∼제(M+N) 클록을 마스크 제어하기 위한 제1∼제(M+N) 클록 마스크 제어 신호를 생성하는 제1∼제(M+N) 클록 마스크 제어 회로를 포함하고,

제d(1 ≤d ≤M, d는 정수) 클록 마스크 제어 회로는,

상기 제d 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제d 클록 마스크 제어 신호를 생성하고,

제e(M+1 ≤e ≤M+N, e는 정수) 클록 마스크 제어 회로는,

상기 제(e-1) 시프트 레지스터 블록으로부터 출력된 데이터 인에이블 신호에 기초하여 상기 제e 클록 마스크 제어 신호를 생성하는 것을 특징으로 하는 표시 구동 회로.
제5항에 있어서,

제f(1 ≤f ≤M+N, f는 양의 정수) 시프트 레지스터 블록은,

주어진 시프트 신호가 제1 레벨일 때, 상기 데이터 인에이블 신호를 상기 제1 방향으로 시프트 함과 동시에, 상기 제1 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제f 계조 데이터를 유지하고,

상기 시프트 신호가 제2 레벨일 때, 상기 데이터 인에이블 신호를 상기 제2방향으로 시프트 함과 동시에, 상기 제2 방향으로 시프트 되는 데이터 인에이블 신호에 기초하여 제f 계조 데이터를 유지하고,

상기 제f 클록 마스크 제어 회로는,

상기 시프트 신호의 레벨에 따라서, 상기 제f 클록 마스크 제어 신호를 생성하는 것을 특징으로 하는 표시 구동 회로.
계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서,

제1∼제(M+N)(M, N은 양의 정수) 시프트 레지스터 블록에 공급되어 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와,

제1∼제(M+N) 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 상기 제1∼제(M+N) 클록을 출력하는 제1∼제(M+N) 클록 마스크 회로와,

상기 클록 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어, 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과,

상기 클록 입력 제어 회로를 기준으로 상기 제1 방향과 반대의 제2 방향 측의 영역에 배치되어, 제(M+1)∼제(M+N) 계조 데이터를 유지하는 제(M+1)∼제(M+N) 시프트 레지스터 블록과,

상기 제1∼제(M+N) 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고,

상기 제1∼제M 시프트 레지스터 블록은,

제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 상기 제1∼제M 클록에 기초하여 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지하고,

상기 제(M+1)∼제(M+N) 시프트 레지스터 블록은,

제(M+1) 시프트 레지스터 블록에 입력되는 상기 제M 시프트 레지스터로부터의 데이터 인에이블 신호를 상기 제(M+1)∼제(M+N) 클록에 기초하여 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제(M+1)∼제(M+N) 계조 데이터를 유지하고,

상기 제1∼제M 클록 마스크 회로는,

상기 제2 방향에 따라 제1∼제M 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제M 클록 마스크 회로의 순서로 상기 제1∼제M 클록의 마스크를 비해제 상태로 설정하고,

상기 제(M+1)∼제(M+N) 클록 마스크 회로는,

상기 제2 방향에 따라 제(M+1)∼제(M+N) 클록 마스크 회로의 순서로 접속되어, 상기 제(M+1)∼제(M+N) 클록 마스크 회로의 순서로 상기 제(M+1)∼제(M+N) 클록의 마스크를 해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서,

제1∼제M(M은 양의 정수) 시프트 레지스터 블록에 공급되는 계조 데이터의 입력 제어를 하는 데이터 입력 제어 회로와,

상기 제1∼제M 시프트 레지스터 블록에 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제M 계조 데이터를 출력하는 제1∼제M 데이터 마스크 회로와,

상기 데이터 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어, 상기 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과,

상기 제1∼제M 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동 전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고,

상기 제1∼제M 시프트 레지스터 블록은,

제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 시프트하여 상기 제1 방향과 반대의 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 상기 제1∼제M 데이터 마스크 회로에 의해 마스크 제어된 제1∼제M 계조 데이터를 이 데이터 인에이블 신호에 기초하여 유지하고,

상기 제1∼제M 데이터 마스크 회로는,

상기 제2 방향에 따라 제1∼제M 데이터 마스크 회로의 순서로 접속되어, 상기 제1∼제M 데이터 마스크 회로의 순서로 상기 제1∼제M 계조 데이터의 마스크를 비해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서,

제1∼제N(N은 양의 정수) 시프트 레지스터 블록에 공급되는 계조 데이터의 입력 제어를 하는 데이터 입력 제어 회로와,

상기 제1∼제N 시프트 레지스터 블록에 공급되는 계조 데이터에 대하여 마스크 제어를 한 제1∼제N 계조 데이터를 출력하는 제1∼제N 데이터 마스크 회로와,

상기 데이터 입력 제어 회로를 기준으로 제2 방향 측의 영역에 배치되어, 제1∼제N 계조 데이터를 유지하는 제1∼제N 시프트 레지스터 블록과,

상기 제1∼제N 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고,

상기 제1∼제N 시프트 레지스터 블록은,

제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 상기 제1∼제N 데이터 마스크 회로에 의해 마스크 제어된 제1∼제N 계조 데이터를 이 데이터 인에이블 신호에 기초하여 유지하고,

상기 제1∼제N 데이터 마스크 회로는,

상기 제2 방향에 따라 제1∼제N 데이터 마스크 회로의 순서로 접속되어, 상기 제1∼제N 데이터 마스크 회로의 순서로 상기 제1∼제N 계조 데이터의 마스크를 해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서,

제1∼제M(M은 양의 정수) 시프트 레지스터 블록에 공급되어 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와,

상기 제1∼제M 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 제1∼제M 클록을 출력하는 제1∼제M 클록 마스크 회로와,

상기 클록 입력 제어 회로를 기준으로 제1 방향 측의 영역에 배치되어, 제1∼제M 계조 데이터를 유지하는 제1∼제M 시프트 레지스터 블록과,

상기 제1∼제M 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고,

상기 제1∼제M 시프트 레지스터 블록은,

제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 상기 제1∼제M 클록에 기초하여 시프트하여 이 제1 방향과 반대의 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제1∼제M 계조 데이터를 유지하고,

상기 제1∼제M 클록 마스크 회로는,

상기 제2 방향에 따라 제1∼제M 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제M 클록 마스크 회로의 순서로 상기 제1∼제M 클록의 마스크를 비해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
계조 데이터에 기초하여 표시 장치의 신호 전극을 구동하는 표시 구동 회로에 있어서,

제1∼제N(N은 양의 정수) 시프트 레지스터 블록에 공급되어 시프트 타이밍을 규정하는 클록의 입력 제어를 하는 클록 입력 제어 회로와,

상기 제1∼제N 시프트 레지스터 블록에 공급되는 클록에 대하여 마스크 제어를 한 상기 제1∼제N 클록을 출력하는 제1∼제N 클록 마스크 회로와,

상기 클록 입력 제어 회로를 기준으로 제2 방향 측의 영역에 배치되어, 제1∼제N 계조 데이터를 유지하는 제1∼제N 시프트 레지스터 블록과,

상기 제1∼제N 시프트 레지스터 블록에 유지된 계조 데이터에 대응한 구동전압을 이용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하고,

상기 제1∼제N 시프트 레지스터 블록은,

제1 시프트 레지스터 블록에 입력되는 주어진 데이터 인에이블 신호를 상기 제1∼제N 클록에 기초하여 시프트하여 상기 제2 방향에 인접하는 시프트 레지스터 블록으로 출력함과 동시에, 이 데이터 인에이블 신호에 기초하여 제1∼제N 계조 데이터를 유지하고,

상기 제1∼제N 클록 마스크 회로는,

상기 제2 방향에 따라 제1∼제N 클록 마스크 회로의 순서로 접속되어, 상기 제1∼제N 클록 마스크 회로의 순서로 상기 제1∼제N 클록의 마스크를 해제 상태로 설정하는 것을 특징으로 하는 표시 구동 회로.
서로 교차하는 다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소와,

상기 주사 전극을 주사 구동하는 주사 전극 구동 회로와,

계조 데이터에 기초하여, 상기 신호 전극을 구동하는 제1항, 제7항, 제8항, 제9항, 제10항 및 제11항 중 어느 한 항에 기재된 표시 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
서로 교차하는 다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소를 포함하는 표시 패널과,

상기 주사 전극을 주사 구동하는 주사 전극 구동 회로와,

계조 데이터에 기초하여, 상기 신호 전극을 구동하는 제1항, 제7항, 제8항, 제9항, 제10항 및 제11항 중 어느 한 항에 기재된 표시 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.