JPH02235093A - 表示パネル用階調表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶形等の表示パネルを駆動するための階調表
示回路に関する． （従来の技術〕 液晶等を用いる表示パネル装置はそのパネル面内の画素
の増加ないし微細化により大画面化や高百質化が図られ
るが、同時に各画素を濃淡ないし階調表示することによ
って自然でかつ良質な画像を得ることができる．この階
調は例えば１６段階とされ、従って表示データは４ビッ
ト構成とされる．第５図はかかる階調表示のために従来
から通常用いられている回路を示すものである． 簡略に示された表示パネル１には画素２が多数個配列さ
れており、各画素２は周知のように図の左右方向の垂直
走査線３と図の上下方向の水平走査線４との各交点に位
置している． 表示パネルの場合、ある垂直走査線３が走査されている
とき、よく知られているようにそれに沿って並ぶ画素２
の全部または一部からなる図で５で示す表示範囲内の画
素２がある表示期間内にふつうは一斉に表示駆動され、
図の下側に示された回路がかかる所定表示範囲５に対す
る所定表示期間内の階調表示回路である．上述のように
階調数が１６の場合は、図の下部に示されたシフトレジ
スタ２０内に４ビント構成の表示データＶＤがシフトパ
ルスＳＰによって装荷される．このシフトレジスタ２０
は表示範囲５内の各画素２に対応する段をそれぞれ備え
た４個のシフトレジスタ２１〜２４によって構成される
． シフトレジスタ２０内に表示範囲５に表示すべき表示デ
ータＶＤを装荷し終えた後、その各段に対応して設けら
れた各４ビット構成のラッチ６０に一斉にラッチ指令Ｌ
Ｓを与えて、各画素２に表示すべき表示データＶＤを対
応段から読み取って記憶させ、ついで図の左側に示され
たパルス幅信号発生回路７０に第６図（ａ）に示すよう
に表示期間Ｔｄを階調数の１６で刻んだカウントパルス
ＣＰを与える．このパルス幅信号発生回路７０は、カウ
ントパルスＣＰを受ける４段のカウンタ７１とその４個
の段出力を受けるエンコーダ回路７２とからなり、第６
図（ｂ）に示すようにクロックパルスＣＰの周期ｄＴの
１倍．２倍，４倍および８倍のパルス幅をそれぞれ持つ
４個のパルス幅信号ＰＳＯ〜ＰＳ３を発生する．表示指
令回路８０は各ラッチ６０ごとに設けられた一種のパル
ス幅変調回路で、上述の４ビット構成のパルス幅信号Ｐ
Ｓと，対応するランチ６０に記憶されている４ビットの
表示データＶＤとを受け、例えば両者の対応ビットを２
個の入力にそれぞれ受ける４個のアンドゲートと，これ
らアンドゲートからの４個の出力を受けるオアゲートと
で構成され、表示データＶＤの値に応じたパルス幅の表
示指令ＤＳを発生する．第２図（Ｃ）はこの波形例を表
示データＶＤの値が５の場合について示す．図のように
、この場合き表示指令ＤＳにはパルス幅信号ＰＳＯおよ
びＰＳ２にそれぞれ対応する２個のパルスが含まれてお
り、両パルスの幅の合計が表示データ値の５に対応して
クロックパルスＣＰの周期ｄＴの５倍になっている． この表示指令ＤＳを受ける表示出力回路９０は、図では
スイッチで簡略に示したが実際にはトランジスタ回路と
して構成され、表示指令ロＳと同じ波形をもち表示に適
する電圧Ｖｄの表示出力を走査線４に乗せ、走査線３で
走査されている表示範囲５内の対応する画素２に送る． 〔発明が解決しようとする課題〕 以上からわかるように、階調表示回路は各表示データＶ
Ｄをその値に応じたパルス幅の表示出力波形に変換して
各画素２に与えるものであるが、上述の従来回路では１
画素あたりの回路要素数が多く、よりＨの画素を駆動で
きる階調表示回路を集積化するには回路構成の箇略化が
必要である．すなわち従来回路では、表示出力回路９０
は別として、上述のように階調数が１６で表示データが
４ビット構成の場合、１画素あたりシフトレジスタ２０
中の４個の段と、４ビット構成のラッチ６０と、５個の
論理ゲートからなる表示指令回路８０とが必要である． 本発明はかかる現状に鑑み、階調表示回路の構成を簡素
化することを目的とする． 〔課題を解決するための手段〕 この目的は本発明によれば、上述のように所定表示範囲
に所定階調数の階調表示を所定表示期間内に行なう階調
表示回路を、表示範囲内の各画素に対応する段を備える
シフトレジスタと．表示期間を階調数で刻んだカウント
パルスを受けこの期間内それを順次計数するカウンタと
，このカウンタの計数値と表示データ値とを受け両値の
和と階調数との大小に応じて出力状態を切り換えてシフ
トレジスタの初段に与える加算回路と，シフトレジスタ
の各段ごとに設けられ段出力の状態変化に応じかつカウ
ントパルスに同期して出力状態を切り換えるフリンプフ
ロップとにより構成し、加算回路に表示範囲に表示設定
すべき複数個の表示データを順次にかつ表示期間内に階
調数だけ繰り返えして与え、かつ加算回路に与えられる
表示デー夕の切り換わりと同周期のシフトパルスをシフ
トレジスタに与えた状態で、各フリップフロップの出力
の表示期間内の状態変化に応じて表示範囲内の対応画素
に階調表示をさせることによって達成される． 〔作用〕 本発明では上記構成にいうように、加算回路に表示デー
タを順次にかつ表示期間内に階調数だけ繰り返して与え
ながら、表示期間を階調数で刻んだカウントパルスを計
数するカウンタの計数値とこの表示データ値との和が階
調数以上か否かに応じて加算回路からのキャリー信号で
ある単一出力の状態を切り換えさせて、元来は複数ビッ
ト構成である表示データを１ビットの信号に変換するの
で、これを受けるシフトレジスタが１ビット構成で済む
． このシフトレジスタはもちろん表示範囲内の各画素に対
応する段を備えるが、その段出力から画素に対する表示
指令を作るために段ごとにフリップフロップを設け、段
出力の状態変化に応じかつカウントパルスに同期してそ
の出力状態を切り換させて、このフリップフロップの出
力をそのままで表示データがパルス幅変調された表示指
令として用いる．従って本発明回路では、従来のいずれ
も複数ビット構成のラッチと表示指令発生回路とが１ビ
ット構成のフリップフロップ１個で済む．〔実施例］ 以下、図を参照しながら本発明の実施例を具体的に説明
する．第１図は本発明による表示パネル用階調表示回路
の実施例回路図であり、第２図にその主な信号の波形が
示されている． 表示バネル１は前に説明した第５図と同じで、その面内
に多数の画素２が例えば４００行，６４０列に配列され
、本発明による階調表示回路が受け持つ表示範囲５とし
ては場合に応じて１行に並ぶ６４０個の西素のすべてな
いしはそれらを数分の１に分割した範囲に設定される．
以下、この表示範囲５内の画素数がｎ個であるとする．
図の右下部に示されたシフトレジスタ１０は本発明の場
合は１ビット構成で、この表示範囲内の各画素２に対応
する段を備え、シフトパルスＳＰによって駆動される．
本発明の場合このシフトパルスＳＰの周波数は表示パネ
ルの画面表示の更新周波数に画素の配列行数．表示範囲
内の画素数および階調数を乗じた値とされ、この周波数
がシフトレジスタの動作可能範囲になるように表示範囲
５内の画素数ｎが選定される． 一方、表示範囲５に対して割り当てられる表示期間は、
容易にわかるように画面表示の更新周波数に画素の配列
行数を乗じた周波数の逆数である．本発明を構成するカ
ウンタ３０は、この表示期間を階調数で刻んだ周期をも
つカウントバルスｃｐを受けるもので、実際上は表示デ
ータのビット数と同じ段数にするのが最も適当である．
この例では、階調数が１６で表示データが４ビント構成
であり、カウンタ３０は図のように４段構成にされるも
のとする．第２図（ロ）は二〇カウンタ３０の４個の段
出力ＣＤＯ〜ＣＤ３を示し、このようにその計数値ＣＤ
は表示期間Ｔｄ内にＯから１５まで順次立ち上がること
になる． 本発明を構成する加算回路４０は、この４ビットの計数
値ＣＤのほかに表示範囲５内の画素数に対応するｎ個の
それぞれ４ビットの表示データＯｒを表示期間内に階調
数だけ繰り返えして，つまり第２図（ａ）のシフトパル
スＳＰと同じ周期で受け、この表示データＯｒを受ける
つどその値と計数値ＣＤとを加算してその結果が階調数
１６以上か否かに応じて状態が切り換わる１ビットの出
力信号Ｄａを発する．つまり、この加算回路４０は各４
ビットの表示データＤｒの値と計数値ＣＤの加算結果の
キャリーのみを１ビットの出力信号Ｄｃとして発生する
ものであれば足り、通常の５ビット出力の加算回路より
もずっと箇単な回路で構成できる．この出力信号Ｄｃは
上述からわかるようにシフトパルスＳＰと同期して発生
され、シフトレジスタ１０の初段に与えられた後にシフ
トパルスＳＰにより順次次段以降に送られる． 本発明を構成するフリップフロップ５０はシフトレジス
タｌＯの各段に対応してｎ個設けられ、例えば２個のノ
アゲートを組み合わせた最も簡単なＲＳフリシプフロッ
プがこれに用いられ、そのセット動作をカウンタ３０に
対するクロックパルスＣＰと同期させるためにアンドゲ
ー｝５１がこれに付属して設けられる．このアンドゲー
ト５ｌは一方の入力にシフトレジスタ１０の各段出力を
受け、他方の入力にクロックパルスＣＰと同じ周波数の
第２図山》に示すストロープパルスＳｆｌを受ける．な
お、クロックバルスｃｐは全体動作の都合上簡単な遅延
要素３１によりストローブバルスＳＲよりごく僅かにタ
イミングがずらされる． 各フリップフロシブ５０は、第２図（Ｃ）に示すように
各表示期間の初頭にスタートパルスＲＰを例えばそのリ
セット入力に受けてリセットされ、上述のアンドゲート
５ｌの出力をそのセット入力に受け、この例ではそのＱ
出力を表示指令ＤＳとして発する．この表示指令ＯＳを
受ける表示出力回路９０は従来と同じトランジスタスイ
ッチ回路である．制御パルス発生回路１１Ｇはシフトパ
ルスＳＰを受けてこれから前述のストローブパルスＳＲ
，クロックパルスＣＰおよびスタートバルスｉｌＰを作
るもので、容易にわかるように１個のカウンタで箇単に
構成することができる．表示データ回路１２０は、本発
明による階調表示回路に表示データを供給するビデオ信
号回路内の４ビット構成の出力シフトレジスタ回路であ
るが、加算回路４０に前述のｎ個の表示データＤｒを表
示期間内繰り返えして供給できるようにするため、その
４個の出力シフトレジスタがそれぞれ例えばｎ段ごとに
区切られ、かっこの区切りごとに図示のようにそれぞれ
の終段からの出力を初段に返す循環路を随時形成できる
ようになっている． この表示データ回路１２０内の４個の各ｎ段のシフトレ
ジスタ１２１には各表示期間Ｔｄの開始前に元の４ビッ
トの表示データＶＤが装荷されており、表示期間丁ｄに
入ると上述の循環路を形成しかつシフトレジスタ１０用
と同じシフトパルスＳＰを与えることにより、ｎ個の各
４ビットの表示データＯｒを加算回路４０に対して順次
にかつ表示期間Ｔｄ内に１６回繰り返えして加算回路４
０に出力させる．表示期間Ｔｄの開始当初に、前述のよ
うにフリタプフロップ５０はスタートパルスＲＰにより
一斉にリセットされ、カウンタ３ｏがクロックパルスＣ
Ｐの計数を開始する．この当初はカウンタ３ｏの計数値
ＣＤはもちろんＯであり、この状態で加算回路４ｏがｎ
個の表示データｒＪｒを受けて対応する出力信号Ｄｃを
発したとき、シフトレジスタ１０内にはｎ個の出カ信号
Ｄｃが装荷されている．加算回路４ｏがさらに次の表示
データＯｒを受けると同時にカウンタ３ｏの計数値ＣＤ
はｌになり、この状態で出力信号Ｄｃをさらにｎ個発し
たときシフトレジスタ１０は最初のｎ個後と同様な装荷
状態になり、以後同じ動作が操り返えされる． さて、カウンタ３０の計数値ＣＤが上のように順次立ち
上がって行く途中で、表示データＯｒの値が大きいほど
それと計数値Ｃ［ｌとの和は早く階調数１６に達して対
応する出力信号Ｄｃの状態が例えばｒＬＪからｔ」に変
わり、逆に表示データＯｒの値が小さいほど対応する出
力信号Ｄｃの状態変化は遅くなる．従ウて、シフトレジ
スタ１Ｇが出力信号Ｄｃを上述のようにｎ個ずつ受けた
後のその装荷状態では、その各段内の大きな値の表示デ
ータＯｒに対応する出力信号Ｄｃは１，になっているが
、小さな値の表示データＯｒに対応する出力信号Ｏｃは
まだ「Ｌ，のままである．前述のストローブバルスＳＢ
はかかる出力信号Ｄｃの状態変化をフリップフロ７プ５
０に知らせるためのもので、出力信号Ｄｃがｎ個ずつシ
フトレジスタ１０内に装荷されたつど、次のクロックパ
ルスＣＰによりカウンタ３０の計数値ＣＤが変わる直前
にアンドゲート５１に与えられる．フリップフロップ５
０はこれに同期して対応するシフトレジスタ１０の段出
力をセット入力に受け、それがｒＬ」から％に変わって
いるときセットされて表示指令ＤＳの状態を変化させる
． 第２図（ｅ）はこの表示指令ＯＳの波形を示すもので、
！ 表示データＯｒないし元のＶＤの０〜ｌ５の値に対応す
る表示指令が０５０〜０５１５でそれぞれ示されている
．このようにして、本発明回路により元の表示データＶ
Ｏがその値に対応するパルス幅をもつ表示指令ＤＳに変
換される．この第２図（ｅ）を前述の第６図（Ｃ）と比
較すればわかるように、この実施例による表示指令ＯＳ
はすべて単一のパルスからなり、これを受ける表示出力
回路９０の従来のような無用なスイッチング動作を防止
する上で有利である．第３図は本発明回路を従来回路と
組み合わせた実施例を示し、これに対応する波形図が第
４図に示されている．この実施例では、表示データＶＤ
の３ビット分に本発明回路を，１ピット分に対して従来
回路をそれぞれ適用することにより第４図（ａ）に示す
シフトパルスＳＰの周波数が前の第２図の場合の半分と
される．第３図のシフトレジスタｌＯはこのシフトパル
スＳＰで駆動されるが、この実施例ではもう１個シフト
レジスタ２０が設けられる．両者とも１ビット構成で、
それぞれｎ個の段を有する． カウンタ３０は３段構成とされ、前の例の場合の２倍の
周期をもつカウントパルスＣＰを受け、第４図（ロ）に
示す３個の段出力Ｃ［ｌＯ〜Ｃ［ｌ２からなる計数値Ｃ
Ｏを加算回路４０に与える．この計数値ＣＯのほか、加
算回路４０は４ビットの表示データＶＤ中の上位３ビッ
トに対応するｎ個の表示データＤｒを３ビット構成の表
示データ回路１２０から順次に、かつ表示期間Ｔｄ内に
この例では階調数の半分の８回繰り返えして受ける．な
お、この例でも表示データ回路１２０に表示期間Ｔｄの
開始前にｎ個の表示データＶＤの上位３ビット分があら
かじめ装荷され、同時にその最下位ビット分がシフトレ
ジスタ２０に装荷される． 前の実施例と同じくシフトレジスタｌＯは加算回路４０
からそのキャリーである出力信号Ｄｃを受け、その各段
出力を受けるアンドゲート５１は第４図ら）のように前
の例の２倍の周期を有するストローブバルスＳ８に同期
して段出力をフリップフロップ５０に伝える．このフリ
ップフロンプ５０が表示周期Ｔｄの当初に第４図（Ｃ）
のスタートパルス［ｌＰでリカットされた後のそのセン
ト動作も前の実施例と全く同じである． フリップフロップ２０にｎ個の表示データＶＤの最下位
ビットが装荷された直後にその各段出力は対応する１ビ
ットのラッチ６０に記憶され、その記憶内容は表示期間
↑ｄを通じてアンドゲー｝８１の一方の入力に与えられ
る．このアンドゲート８ｌの他方の入力には従来と同様
にパルス幅信号発生回路７０から第４図（ｅ）に示すパ
ルス幅信号ＰＳが与えられる．このパルス幅信号発生回
路７０は上述のクロックパルスＣＰの２倍の周波数をも
つ別のクロックパルスＣＰＩを受ける前の第５図の場合
と同様な回路であるが、この実施例では第６図（ｂ）の
ＰＳＯと同じ波形の単一のパルス幅信号ＰＳを発するよ
うに構成される． フリップフロップ５０の出力とアンドゲート８１の出力
とオアゲート８２の入力に与えられ、オアゲート８２の
出力がこの実施例における表示指令ＯＳとして表示出力
回路９０に与えられる．なお、容昌にわかるようにこれ
らのアンドゲート８１とオアゲート８２は第５図の従来
回路における表示指令回路８０を１ビット構成としたも
のに相当する．この表示指令ＤＳの波形が第４図（ｆ）
に示されている．この第４図（ｆ）でも表示データＶＤ
の値の０〜１５に対応する表示指令がＤＳＯ〜［ｌＳ１
５で示されており、容易にわかるようにそれらの波形中
の右側の順次幅が変化するパルスが表示データＶＤ中の
上位３ビットに．左側のパルスが最下位ビットにそれぞ
れ対応し、前者がシフトレ゜ジスタｌＯ等を介して．後
者がシフトレジスタ２０等を介してそれぞれ作られ、両
者がオアゲート８２により合わされたものである．以上
のように、この実施例では画素あたりに必要な回路要素
数は前の実施例より増加するが、シフトレジスタ１０用
にそれより低い周波数のシフトパルスＳＰを用いてそれ
と同等の機能を得ることができる．同様に、４ビット構
成の表示データＶＤの内の例えば２ビット分を本発明回
路で，残り２ビット分を従来回路でそれぞれ扱うことに
より、シフトパルスＳＰの周波数を下げることができる
．なお、本発明回路で表示データ中の上位側ビットを扱
うか下位側ビットを扱うかは任意に選択できる．これか
らもわかるように、本発明は以上説明した実施例に限ら
ず種々の態様で実施できる．〔発明の効果〕 以上のとおり本発明によれば、加算回路に表示データを
順次にかつ表示期間内に階調数だけ繰り返えして与え、
かつカウンタに表示期間を階調数で刻んだカウントパル
スを与えながら、加算回路から表示データ値とカウンタ
の計数値との和が階調数以上か否かに応じて状態が切り
換わる出力信号を取り出すことより、元来は複数ビット
構成の表示データを１ビットの加算回路の出力信号に変
換するようにしたので、これを受けるシフトレジスタを
１ビット構成に簡単化することができる．さらに、この
シフトレジスタの各段に対応するフリップフロフブに、
段出力の状態変化に応じかつカウントパルスに同期して
セット・リセット状態を切り換えさせることにより、表
示データをパルス幅変調した表示指令をフリップフロッ
プの出力側からそのまま取り出して各画素の表示駆動に
用いることができ、これによって従来の複数ビット構成
のラッチと表示指令発生回路とを１ビット構成のフリッ
プフロップで置き換えることができる． 従って、本発明によりｌｉ！素あたりに必要なシフトレ
ジスタの段数とその段出力から表示指令を取り出すため
の回路要素数を減少させて階調表示回路の構成を従来よ
りも格段に簡易化し、階調数が８以上の階調表示回路の
集積回路チップの面積を半分以下に縮小することができ
る． また、本発明回路から出力される表示指令は従来と異な
り常に単一のパルスなので、表示出力回路のトランジス
タのスイッチング動作回数を必要最低限に減少させ、か
つ画素の階調表示を従来よりも正確にできる利点がある
． なお実施例の説明からわかるように、本発明の場合シフ
トレジスタを駆動するシフトパルスの周波数を従来の階
調数倍に上げる必要があるが、シフトレジスタの駆動限
界周波数には従来から余裕があり、またこの面から制約
が出る場合には表示範囲を適宜に区分して１個の表示範
囲内に含まれる西素数を減少させ、複数個の階調表示回
路で表示パネルを並列駆動することにより、上述の効果
を生かしながら本発明を実施することができる．

【図面の簡単な説明】

第１図から第４図までが本発明に関し、第１図゛は本発
切による表示パネル用ＦｒＩｌｌ表示回路の実施例回路
図、第２図はその主な信号の波形図、第３図は本発明回
路を従来回路と組み合わせた実施例回路図、第４図はそ
の主な信号の波形図である．第５図以降は従来技術に関
し、第５図は従来の階調表示回路例の回路図、第６図は
その主な信号の波形図である．これらの図において、 １：表示パネル、２：画素、３，４：走査線、５：表示
範囲、１０：シフトレジスタ、２０；シフトレジスタ、
３０：カウンタ、３１：遅延要素、４０；加算回路、５
０：フリップフロップ、５ｌ：アンドゲート、６０：ラ
ッチ、７０：バルス幅信号発生回路、７１：カウンタ、
７２：エンコーダ、８０：表示指令回路、８ｌ；アンド
ゲート、８２：オアゲート、、９０：表示出力回路、１
１０：制御パルス発生回路、１２０：表示データ回路、
ｌ２１：シフトレジスタ、ＣＤ．Ｃロ０〜ＣＤ３　　：
計数値、ＣＰ，ＣＰＩ　＋カウントパルス、ＤＣ＝加算
回路の出力信号、Ｄｒ＝加算回路に入力される表示デー
タ、ＤＳＩＤＳＯ〜０５１５　ｉ表示指令、ｐｓ，　ｐ
ｓｏ〜ＰＳ２　ｊパルス幅信号、ＲＰ：スタートパルス
、ＳＢｊストローブパルス，ＳＰ二シフトパルス、Ｔｄ
：表示Ｍ間、ｖｎ　：　Ｈ示データ、Ｖ＋ｌ表示出力用
電圧、である．第２口 第４１！１

Claims (1)

【特許請求の範囲】
1. 表示パネル面上の一方向に配列された複数個の画素から
   なる表示範囲に所定の階調数の階調表示を所定の表示期
   間内に行なう回路であって、表示範囲内の各画素に対応
   する段を備えるシフトレジスタと、表示期間を階調数で
   刻んだカウントパルスを受けこの期間内それを順次計数
   するカウンタと、このカウンタの計数値と表示データ値
   とを受け両値の和と階調数との大小に応じて出力状態を
   切り換えてシフトレジスタの初段に与える加算回路と、
   シフトレジスタの各段ごとに設けられ段出力の状態変化
   に応じかつカウントパルスに同期して出力状態を切り換
   えるフリップフロップとを備えてなり、加算回路に表示
   範囲に表示設定すべき複数個の表示データを順次にかつ
   表示期間内に階調数だけ繰り返えして与えるとともに、
   この加算回路に与えられる表示データの切り換わりと同
   じ周期をもつシフトパルスをシフトレジスタに与え、各
   フリップフロップの出力の表示期間内の状態変化に応じ
   て表示範囲内のそれに対応する画素の階調表示がそれぞ
   れなされるようにしたことを特徴とする表示パネル用階
   調表示回路。