JP5147436B2 - 半導体記憶装置 - Google Patents
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Description
本発明は、半導体回路技術に関し、より詳しくは、プリチャージ（Ｐｒｅ ｃｈａｒｇｅ）性能を改善した半導体記憶装置に関するものである。
従来の技術に係る半導体記憶装置は、図１に示すように、複数のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）、複数のカラムデコーダ１０、複数の書き込みドライバー（ＷＤＲＶ）２０、及びＩＯセンスアンプ（ＩＯＳＡ）３０を備える（例えば、特許文献１参照。）。
前記複数のカラムデコーダ１０は前記複数のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）の各々に対し１つずつ配置される。
前記複数のカラムデコーダ１０は前記複数のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）の各々に対し１つずつ配置される。
前記複数の書き込みドライバー２０及びＩＯセンスアンプ３０はメモリバンクグループに対し各々１つずつ配置される。前記メモリバンクグループは、図１を基準に同一線上に位置する複数のメモリバンク（例えば、ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）を備える。前記書き込みドライバー２０は、外部から入力されたデータをデータ入出力ライン（以下、ローカルＩＯライン）を介して現在活性化したメモリバンクに記録する。前記ＩＯセンスアンプ３０は、メモリバンクからローカルＩＯラインを介して出力されたデータを検出及び増幅して出力する。
前記書き込みドライバー２０にはプリチャージ回路部４０が備えられる。前記プリチャージ回路部４０とローカルＩＯラインの接続構成について図２を参照して説明すれば次の通りである。図２ではプリチャージ回路部４０と直接的な接続関係のない構成は省略した。
図１のＡ部分のプリチャージ回路部４０は、図２に示すように、ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を介してすべてのメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）に共通接続される。前記プリチャージ回路部４０は、前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を介してデータの入力又は出力が行われない間、前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を定められた電圧レベルにプリチャージする。
図１のＡ部分のプリチャージ回路部４０は、図２に示すように、ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を介してすべてのメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）に共通接続される。前記プリチャージ回路部４０は、前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を介してデータの入力又は出力が行われない間、前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を定められた電圧レベルにプリチャージする。
このように構成された従来技術に係る半導体記憶装置のプリチャージ動作について図３を参照して説明すれば次の通りである。
プリチャージ動作は、半導体記憶装置の書き込み（Ｗｒｉｔｅ）又は読み込み（Ｒｅａｄ）動作後、次の書き込み又は読み込みを行うために必ずなされる動作である。
プリチャージ動作は、半導体記憶装置の書き込み（Ｗｒｉｔｅ）又は読み込み（Ｒｅａｄ）動作後、次の書き込み又は読み込みを行うために必ずなされる動作である。
書き込み又は読み込み命令によってカラム選択信号Ｙｉが活性化される間、前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を介してデータの入力又は出力が行われる。
前記カラム選択信号Ｙｉが活性化すればプリチャージ信号ＬＩＯＰＣＧは非活性化する。前記カラム選択信号Ｙｉが非活性化すればプリチャージ信号ＬＩＯＰＣＧは活性化する。
前記プリチャージ信号ＬＩＯＰＣＧが活性化すれば、図２のプリチャージ回路部４０は前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）をプリチャージする。
前記カラム選択信号Ｙｉが活性化すればプリチャージ信号ＬＩＯＰＣＧは非活性化する。前記カラム選択信号Ｙｉが非活性化すればプリチャージ信号ＬＩＯＰＣＧは活性化する。
前記プリチャージ信号ＬＩＯＰＣＧが活性化すれば、図２のプリチャージ回路部４０は前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）をプリチャージする。
図２に示すように、上述した従来の技術に係る半導体記憶装置は、複数のメモリバンクが垂直方向に配置され、ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）が前記複数のメモリバンクにかけて長く接続されている。
前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）の長さが長くなることにつれて抵抗及びキャパシタンスなどによるライン負荷（Ｌｉｎｅ Ｌｏａｄｉｎｇ）が増加する。前記ライン負荷が増加するにつれて図３のＡ、Ａ’、Ｂ、Ｂ’区間のようにプリチャージが行われる時間が長くなる。
前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）の長さが長くなることにつれて抵抗及びキャパシタンスなどによるライン負荷（Ｌｉｎｅ Ｌｏａｄｉｎｇ）が増加する。前記ライン負荷が増加するにつれて図３のＡ、Ａ’、Ｂ、Ｂ’区間のようにプリチャージが行われる時間が長くなる。
従来の技術に係る半導体記憶装置は、プリチャージ時間が長くなることにより、図３に示されたｔＣＣＤ（ＣＡＳ ＴＯ ＣＡＳ ｃｏｍｍａｎｄ ｄｅｌａｙ）、ｔＷＴＲ（Ｉｎｔｅｒｎａｌ ＷＲＩＴＥ ｔｏ ＲＥＡＤ ｃｏｍｍａｎｄ ｄｅｌａｙ）などの特性が悪くなるため、半導体記憶装置の動作速度が低下する問題点がある。前記半導体記憶装置の動作速度の低下が激しい場合は半導体記憶装置の動作特性が定められた動作規格から外れ得る。
特開２００５−２７６４２６号公報
本発明は、迅速でかつ安定したプリチャージが行われるようにした半導体記憶装置を提供することをその目的とする。
本発明に係る半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに共通接続されたデータ入出力ラインと、前記データ入出力ラインに接続され、前記データ入出力ラインの進行方向と同一方向に所定間隔をおいて配置される複数のプリチャージ回路部と、前記複数のプリチャージ回路部を選択的な使用が可能であるように前記データ入出力ラインに接続するためのスイッチング手段とを備えることを特徴とする。
本発明に係る半導体記憶装置は、複数のメモリバンクに共通接続されたデータ入出力ラインと、前記データ入出力ラインに接続され、プリチャージ信号によって前記データ入出力ラインをプリチャージする複数のプリチャージ回路部と、入力されたプリチャージ信号を互いに異なる複数のパスを通過させて、前記複数のプリチャージ回路部に供給するプリチャージ制御部と、前記複数のプリチャージ回路部を選択的な使用が可能であるように前記データ入出力ラインに接続するためのスイッチング手段とを備えることを他の特徴とする。
本発明に係る半導体記憶装置は、データ入出力ラインの長さ及び負荷に関係なく、迅速でかつ安定したプリチャージ動作が可能であるため、半導体記憶装置の動作速度を向上することができ、より安定した動作を可能にする。
以下、添付図面を参照して本発明に係る半導体記憶装置の好ましい実施例について説明すれば次の通りである。
本発明に係る半導体記憶装置は、図４に示すように、複数のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）、複数のカラムデコーダ１０、複数の書き込みドライバー（ＷＤＲＶ）２０、複数のＩＯセンスアンプ（ＩＯＳＡ）３０、及び複数のプリチャージ回路部（１００ａ〜１００ｅ）を備える。
本発明に係る半導体記憶装置は、図４に示すように、複数のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）、複数のカラムデコーダ１０、複数の書き込みドライバー（ＷＤＲＶ）２０、複数のＩＯセンスアンプ（ＩＯＳＡ）３０、及び複数のプリチャージ回路部（１００ａ〜１００ｅ）を備える。
前記複数のカラムデコーダ１０は前記複数のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）の各々に対し１つずつ配置される。
前記複数の書き込みドライバー２０及びＩＯセンスアンプ３０はメモリバンクグループに対し各々１つずつ配置される。前記メモリバンクグループは、図４に示すように、同一線上に位置する複数のメモリバンク（例えば、ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）を備える。
前記複数の書き込みドライバー２０及びＩＯセンスアンプ３０はメモリバンクグループに対し各々１つずつ配置される。前記メモリバンクグループは、図４に示すように、同一線上に位置する複数のメモリバンク（例えば、ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）を備える。
前記書き込みドライバー２０は、外部から入力されたデータを、データ入出力ラインを介して現在活性化したメモリバンクに記録する。
前記ＩＯセンスアンプ３０はメモリバンクから出力されたデータを検出及び増幅して周辺回路に出力する。
前記ＩＯセンスアンプ３０はメモリバンクから出力されたデータを検出及び増幅して周辺回路に出力する。
前記複数のプリチャージ回路部（１００ａ〜１００ｅ）は、複数のメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）の各々と隣接する位置のうちの少なくとも１ヶ所以上に形成される。図４のＢは、複数のメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）と隣接するすべての位置に前記複数のプリチャージ回路部（１００ａ〜１００ｅ）を形成した例を示すものである。複数のプリチャージ回路部（１００ａ〜１００ｅ）を全て設けることがプリチャージ性能の向上、すなわち動作速度及び安定性の面で最も好ましい。複数のプリチャージ回路部（１００ａ〜１００ｅ）のうち、例えば、プリチャージ回路部（１００ａ，１００ｃ，１００ｅ）又はプリチャージ回路部（１００ａ，１００ｅ）などを設けることも十分プリチャージ性能の向上効果を期待でき、ライン負荷を減少させる長所もまたある。勿論、図４の他のメモリバンクグループ（ＢＡＮＫ２，ＢＡＮＫ３，ＢＡＮＫ１０，ＢＡＮＫ１１）（ＢＡＮＫ４，ＢＡＮＫ５，ＢＡＮＫ１２，ＢＡＮＫ１３）（ＢＡＮＫ６，ＢＡＮＫ７，ＢＡＮＫ１４，ＢＡＮＫ１５）に対しても同一方式でプリチャージ回路部（１００ａ〜１００ｅ）を形成することができる。
図５に基づき、図４の構成中の‘Ｂ’部分のプリチャージ回路部（１００ａ〜１００ｅ）とローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）の接続構成を含む本発明に係る半導体記憶装置について説明すれば次の通りである。図５ではプリチャージ回路部（１００ａ〜１００ｅ）と直接的な接続関係のない構成は省略した。
本発明に係る半導体記憶装置は、図５に示すように、複数のメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）、ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）、複数のプリチャージ回路部（１００ａ〜１００ｅ）、複数のスイッチング手段（Ｓｗａ〜ＳＷｄ）、及びプリチャージ制御部２００を備える。
本発明に係る半導体記憶装置は、図５に示すように、複数のメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）、ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）、複数のプリチャージ回路部（１００ａ〜１００ｅ）、複数のスイッチング手段（Ｓｗａ〜ＳＷｄ）、及びプリチャージ制御部２００を備える。
前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）は、一端は複数のメモリバンク（ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ８，ＢＡＮＫ９）に共通接続され、他端は書き込みドライバー２０に接続される。
前記複数のプリチャージ回路部（１００ａ〜１００ｅ）は、前記複数のスイッチング手段（Ｓｗａ〜ＳＷｄ）を介して前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）に接続される。
前記複数のプリチャージ回路部（１００ａ〜１００ｅ）は、プリチャージ信号ＬＩＯＰＣＧによって前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）をプリチャージする。
前記複数のプリチャージ回路部（１００ａ〜１００ｅ）は、プリチャージ信号ＬＩＯＰＣＧによって前記ローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）をプリチャージする。
前記複数のスイッチング手段（Ｓｗａ〜ＳＷｄ）としては、フューズ又はメタルオプション（Ｍｅｔａｌ Ｏｐｔｉｏｎ）を用いることができる。前記複数のスイッチング手段（Ｓｗａ〜ＳＷｄ）を用いて、前記複数のプリチャージ回路部（１００ａ〜１００ｅ）を選択的にローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）と接続させることができる。前記複数のスイッチング手段（Ｓｗａ〜ＳＷｄ）を用いる方式の代わりにメタルレイヤーリビジョン（Ｍｅｔａｌ Ｌａｙｅｒ Ｒｅｖｉｓｉｏｎ）方式を用いて、前記複数のプリチャージ回路部（１００ａ〜１００ｅ）を選択的にローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）と接続させることもできる。
前記プリチャージ制御部２００は、入力されたプリチャージ信号ＬＩＯＰＣＧが互いに異なる複数のパス（Ｐａｔｈ）を通過するようにすることで、前記複数のプリチャージ回路部（１００ａ〜１００ｅ）に同一タイミングで供給されるように構成される。
前記プリチャージ制御部２００は、前記プリチャージ信号ＬＩＯＰＣＧの入力を各々受け、予め設定された遅延時間だけ遅延させて前記複数のプリチャージ回路部（１００ａ〜１００ｅ）に供給する第１〜第４遅延部（２１０〜２４０）を備える。前記第１〜第４遅延部（２１０〜２４０）は、前記プリチャージ信号ＬＩＯＰＣＧの入力を受けるための信号ラインの長さに反比例するようにそれぞれの遅延時間が設定される。前記プリチャージ信号ＬＩＯＰＣＧの入力を受ける信号ラインの長さが長いほどライン負荷が増加する。前記プリチャージ信号ＬＩＯＰＣＧの入力を受けるための信号ラインの長さが最も長い第１遅延部２１０の遅延時間を最も短く設定し、第４遅延部２４０の遅延時間を最も長く設定する。前記第１〜第４遅延部（２１０〜２４０）の遅延動作により、プリチャージ信号ＬＩＯＰＣＧは複数のプリチャージ回路部（１００ａ〜１００ｅ）に同一タイミングで入力される。
前記プリチャージ制御部２００は、前記プリチャージ信号ＬＩＯＰＣＧの入力を各々受け、予め設定された遅延時間だけ遅延させて前記複数のプリチャージ回路部（１００ａ〜１００ｅ）に供給する第１〜第４遅延部（２１０〜２４０）を備える。前記第１〜第４遅延部（２１０〜２４０）は、前記プリチャージ信号ＬＩＯＰＣＧの入力を受けるための信号ラインの長さに反比例するようにそれぞれの遅延時間が設定される。前記プリチャージ信号ＬＩＯＰＣＧの入力を受ける信号ラインの長さが長いほどライン負荷が増加する。前記プリチャージ信号ＬＩＯＰＣＧの入力を受けるための信号ラインの長さが最も長い第１遅延部２１０の遅延時間を最も短く設定し、第４遅延部２４０の遅延時間を最も長く設定する。前記第１〜第４遅延部（２１０〜２４０）の遅延動作により、プリチャージ信号ＬＩＯＰＣＧは複数のプリチャージ回路部（１００ａ〜１００ｅ）に同一タイミングで入力される。
前記プリチャージ回路部１００ａは、図６ａに示すように第１〜第３トランジスタ（Ｍ１１〜Ｍ１３）を備える。
前記第１トランジスタＭ１１は、ソースにはプリチャージ電圧Ｖｐｃｇが印加され、ドレーンは前記ローカルＩＯラインＬＩＯに接続される。前記第２トランジスタＭ１２は、ソースには前記プリチャージ電圧Ｖｐｃｇが印加され、ドレーンはローカルＩＯラインＬＩＯＢに接続される。前記第３トランジスタＭ１３は、ソースは前記ローカルＩＯラインＬＩＯと前記第１トランジスタＭ１１のドレーンに共通接続され、ドレーンは前記ローカルＩＯラインＬＩＯＢと前記第２トランジスタＭ１２のドレーンに共通接続される。前記第１〜第３トランジスタ（Ｍ１１〜Ｍ１３）のゲートには共通にプリチャージ信号ＬＩＯＰＣＧが印加される。前記第１〜第３トランジスタ（Ｍ１１〜Ｍ１３）としてはＰ−ＭＯＳトランジスタが用いられる。前記プリチャージ回路部１００ａは、図６ｂに示すように、図６ａと同様の回路構成を有する一方で、Ｎ−ＭＯＳトランジスタで構成することもできる。
前記第１トランジスタＭ１１は、ソースにはプリチャージ電圧Ｖｐｃｇが印加され、ドレーンは前記ローカルＩＯラインＬＩＯに接続される。前記第２トランジスタＭ１２は、ソースには前記プリチャージ電圧Ｖｐｃｇが印加され、ドレーンはローカルＩＯラインＬＩＯＢに接続される。前記第３トランジスタＭ１３は、ソースは前記ローカルＩＯラインＬＩＯと前記第１トランジスタＭ１１のドレーンに共通接続され、ドレーンは前記ローカルＩＯラインＬＩＯＢと前記第２トランジスタＭ１２のドレーンに共通接続される。前記第１〜第３トランジスタ（Ｍ１１〜Ｍ１３）のゲートには共通にプリチャージ信号ＬＩＯＰＣＧが印加される。前記第１〜第３トランジスタ（Ｍ１１〜Ｍ１３）としてはＰ−ＭＯＳトランジスタが用いられる。前記プリチャージ回路部１００ａは、図６ｂに示すように、図６ａと同様の回路構成を有する一方で、Ｎ−ＭＯＳトランジスタで構成することもできる。
前記プリチャージ回路部（１００ｂ〜１００ｅ）は前記プリチャージ回路部１００ａと同様に構成することができる。前記プリチャージ回路部１００ｅが書き込みドライバー２０の内部に位置することは設計上の選択事項だけであって、設計変更によって前記書き込みドライバー２０の外部に形成することもできる。
一方、図４に示された本発明は、カラムデコーダ１０がメモリバンク１つに対して１対１に対応する構成を基準にしたものである。
一方、図４に示された本発明は、カラムデコーダ１０がメモリバンク１つに対して１対１に対応する構成を基準にしたものである。
本発明は、図７に示すように、２つのメモリバンク（例えば、ＢＡＮＫ０，ＢＡＮＫ１）が１つのカラムデコーダ３００を共有するように構成することもできる。
本発明に係る半導体記憶装置は、図７のような構造においても図４の場合と同様の方式に該当する位置にプリチャージ回路部（１００ａ〜１００ｅ）を形成する。
本発明に係る半導体記憶装置は、図７のような構造においても図４の場合と同様の方式に該当する位置にプリチャージ回路部（１００ａ〜１００ｅ）を形成する。
本発明に係る半導体記憶装置は前記プリチャージ回路部（１００ａ〜１００ｅ）がローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）を可能な限り迅速でかつ安定的にプリチャージするように構成するものであり、それに合わせて前記プリチャージ回路部（１００ａ〜１００ｅ）の位置を決めなければならない。
本発明に係る半導体記憶装置は、２つのメモリバンク（例えば、ＢＡＮＫ０，ＢＡＮＫ１）が１つのカラムデコーダ３００を共有する図７の構造においても、メモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）及びローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）の配置は図４の構造と同様である。図７に示されたメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ１５）及びローカルＩＯライン（ＬＩＯ／ＬＩＯＢ）の配置が図４と同様であるため、プリチャージ回路部（１００ａ〜１００ｅ）を図４と同様に形成することができる。
勿論、図７の場合も図４のようにプリチャージ回路部（１００ａ〜１００ｅ）を選択的に形成して用いることができる。
勿論、図７の場合も図４のようにプリチャージ回路部（１００ａ〜１００ｅ）を選択的に形成して用いることができる。
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
１０…カラムデコーダ
２０…書き込みドライバー（ＷＤＲＶ）
３０…ＩＯセンスアンプ（ＩＯＳＡ）
４０，１００…プリチャージ回路部
２００…プリチャージ制御部
２１０〜２４０…第１〜第４遅延部
２０…書き込みドライバー（ＷＤＲＶ）
３０…ＩＯセンスアンプ（ＩＯＳＡ）
４０，１００…プリチャージ回路部
２００…プリチャージ制御部
２１０〜２４０…第１〜第４遅延部
Claims (17)
- 複数のメモリバンクと、
前記複数のメモリバンクに共通接続されたデータ入出力ラインと、
前記データ入出力ラインに接続され、前記データ入出力ラインの進行方向と同一方向に所定間隔をおいて配置される複数のプリチャージ回路部と、
前記複数のプリチャージ回路部を選択的な使用が可能であるように前記データ入出力ラインに接続するためのスイッチング手段と
を備えることを特徴とする半導体記憶装置。 - 前記複数のメモリバンクは前記データ入出力ラインの進行方向と同一方向に配置されることを特徴とする、請求項１に記載の半導体記憶装置。
- 前記データ入出力ラインは、
書き込みドライバーに接続されることを特徴とする、請求項１に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部は、
前記複数のメモリバンクと隣接する位置に形成されることを特徴とする、請求項１に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部を駆動するためのプリチャージ信号を供給するプリチャージ制御部をさらに備えることを特徴とする、請求項１に記載の半導体記憶装置。
- 複数のメモリバンクに共通接続されたデータ入出力ラインと、
前記データ入出力ラインに接続され、プリチャージ信号によって前記データ入出力ラインをプリチャージする複数のプリチャージ回路部と、
入力されたプリチャージ信号を互いに異なる複数のパスを通過させて、前記複数のプリチャージ回路部に供給するプリチャージ制御部と、
前記複数のプリチャージ回路部を選択的な使用が可能であるように前記データ入出力ラインに接続するためのスイッチング手段と
を備えることを特徴とする半導体記憶装置。 - 前記複数のメモリバンクは前記データ入出力ラインの進行方向と同一方向に配置されることを特徴とする、請求項６に記載の半導体記憶装置。
- 前記データ入出力ラインは、
書き込みドライバーに接続されることを特徴とする、請求項６に記載の半導体記憶装置。 - 前記複数のプリチャージ回路部は、
前記複数のメモリバンクのうちの少なくとも１つと隣接する位置に形成されることを特徴とする、請求項６に記載の半導体記憶装置。 - 前記スイッチング手段はフューズ又はメタルオプションを含むことを特徴とする、請求項６に記載の半導体記憶装置。
- 前記データ入出力ラインは、
第１データ入出力ライン、及び
前記第１データ入出力ラインと逆位相のデータを伝送する第２データ入出力ラインを備えることを特徴とする、請求項１又は６に記載の半導体記憶装置。 - 前記プリチャージ回路部は、
前記第１データ入出力ラインと前記第２データ入出力ラインとの間に接続され、プリチャージ信号によって前記第１及び第２データ入出力ラインに予め設定された電圧レベルを印加する少なくとも１つのスイッチング素子を備えることを特徴とする、請求項１１に記載の半導体記憶装置。 - 前記プリチャージ回路部は、
一端にはプリチャージ電圧が印加され、他端は前記第１データ入出力ラインに接続される第１スイッチング素子、
一端には前記プリチャージ電圧が印加され、他端は前記第２データ入出力ラインに接続される第２スイッチング素子、及び
前記第１及び第２スイッチング素子に並列接続される第３スイッチング素子を備えており、前記第１〜第３スイッチング素子が前記プリチャージ信号によって動作することを特徴とする、請求項１１に記載の半導体記憶装置。 - 前記プリチャージ制御部は、
前記プリチャージ信号が前記複数のプリチャージ回路部に同一タイミングで入力されるように構成されることを特徴とする、請求項５又は６に記載の半導体記憶装置。 - 前記プリチャージ制御部は、
前記プリチャージ信号の入力を各々受け、設定された時間だけ遅延させて前記複数のプリチャージ回路部に供給する複数の遅延部を備えることを特徴とする、請求項５又は６に記載の半導体記憶装置。 - 前記複数の遅延部には互いに異なる遅延時間が設定されることを特徴とする、請求項１５に記載の半導体記憶装置。
- 前記複数の遅延部の遅延時間は、前記プリチャージ信号を自身に供給するための信号ラインの長さに反比例するように設定されることを特徴とする、請求項１５に記載の半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070035493A KR100857442B1 (ko) | 2007-04-11 | 2007-04-11 | 반도체 메모리 장치 |
| KR10-2007-0035493 | 2007-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008262670A JP2008262670A (ja) | 2008-10-30 |
| JP5147436B2 true JP5147436B2 (ja) | 2013-02-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008022084A Expired - Fee Related JP5147436B2 (ja) | 2007-04-11 | 2008-01-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7929364B2 (ja) |
| JP (1) | JP5147436B2 (ja) |
| KR (1) | KR100857442B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7995410B2 (en) * | 2009-06-26 | 2011-08-09 | Apple Inc. | Leakage and NBTI reduction technique for memory |
| CN108781264B (zh) | 2016-03-30 | 2022-04-12 | 株式会社尼康 | 拍摄元件、拍摄装置以及半导体存储器 |
| US11289135B1 (en) * | 2020-12-08 | 2022-03-29 | Micron Technology, Inc. | Precharge timing control |
| TWI800880B (zh) * | 2021-08-03 | 2023-05-01 | 円星科技股份有限公司 | 具有改良連線負載的電路模組 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689592A (ja) * | 1992-07-23 | 1994-03-29 | Matsushita Electron Corp | 半導体記憶装置 |
| KR100192573B1 (ko) | 1995-09-18 | 1999-06-15 | 윤종용 | 멀티 뱅크 구조의 반도체 메모리 장치 |
| KR100214262B1 (ko) | 1995-10-25 | 1999-08-02 | 김영환 | 메모리 장치 |
| KR100252056B1 (ko) | 1997-12-27 | 2000-05-01 | 윤종용 | 반도체 메모리의 어드레스 디코우딩 장치 |
| JP2000036195A (ja) * | 1998-07-16 | 2000-02-02 | Hitachi Ltd | ダイナミック型ｒａｍ |
| KR100287183B1 (ko) * | 1999-01-16 | 2001-04-16 | 윤종용 | 안정적인 데이터 마스킹 스킴을 갖는 반도체 메모리장치 및 이의 데이터 마스킹 방법 |
| KR100284744B1 (ko) | 1999-01-20 | 2001-03-15 | 윤종용 | 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 |
| KR100295598B1 (ko) | 1999-05-03 | 2001-07-12 | 윤종용 | 반도체 메모리 장치 및 그 장치의 디코더 |
| KR100333728B1 (ko) * | 1999-06-30 | 2002-04-25 | 박종섭 | 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치 |
| JP3942332B2 (ja) | 2000-01-07 | 2007-07-11 | 富士通株式会社 | 半導体記憶装置 |
| JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
| JP4492897B2 (ja) * | 2000-06-15 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100396882B1 (ko) | 2000-10-24 | 2003-09-02 | 삼성전자주식회사 | 칼럼 선택 라인 인에이블 시점을 조절하기 위한 칼럼어드레스디코더와 디코딩 방법 및 칼럼 어드레스 디코더를구비하는 반도체 메모리 장치 |
| KR100380159B1 (ko) | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 프리디코더 제어 회로 |
| US6621758B2 (en) * | 2001-05-04 | 2003-09-16 | Texas Instruments Incorporated | Method for providing a low power read only memory banking methodology with efficient bus muxing |
| KR100596434B1 (ko) | 2003-12-29 | 2006-07-05 | 주식회사 하이닉스반도체 | 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치 |
| JP2005276348A (ja) * | 2004-03-25 | 2005-10-06 | Fujitsu Ltd | 半導体記憶装置、及びプリチャージ制御方法 |
| KR100666929B1 (ko) * | 2004-10-30 | 2007-01-11 | 주식회사 하이닉스반도체 | 메모리 뱅크 구조 |
| US7420862B2 (en) * | 2006-04-25 | 2008-09-02 | Infineon Technologies Ag | Data inversion device and method |
-
2007
- 2007-04-11 KR KR1020070035493A patent/KR100857442B1/ko active IP Right Grant
- 2007-12-27 US US11/964,782 patent/US7929364B2/en active Active
-
2008
- 2008-01-31 JP JP2008022084A patent/JP5147436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20080253210A1 (en) | 2008-10-16 |
| US7929364B2 (en) | 2011-04-19 |
| KR100857442B1 (ko) | 2008-09-10 |
| JP2008262670A (ja) | 2008-10-30 |
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| Date | Code | Title | Description |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151207 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
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