CN1078730C - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体装置由升压电路、存储单元阵列MCA1、MCA2、读出放大器电路S/A、传送门电路(Q4、Q5、Q9、Q10)、均衡电路(Q1、Q2、Q3、Q6、Q7、Q8)构成，并具有在存储单元阵列MCA1、MCA2中的任何一个存储单元都未被选择时给MOS晶体管Q4-Q8的栅极加以升压电位VPP的控制电路。采用本发明，可以把接到升压电路输出端的去耦电容的容量设定得很小，从而对削减芯片面积做出贡献。

Description

半导体存储装置
本发明涉及半导体存储装置。特别涉及在共用读出放大器构造的DRAM(动态半导体存储装置)中具有使之产生恒定的升压电位的升压电路并把此升压电位用作字线驱动电位的半导体存储装置。
通常的DRAM利用自举式驱动电路作为字线驱动电路。该电路主要使用了N沟MOS晶体管。例如在“IEEE ISSCC DIGEST OFTECHNICAL PAPERS PP12-13 February16，1977”上所公开的就是这种电路。但是，随着电源电压的低电压化和微细技术的进步，使得有可能给每条字线都配置P沟MOS晶体管，在64M位DRAM中，人们正在采用由应用无阈值下降的P沟MOS晶体管的字线驱动电路和用于产生驱动电压的升压电路进行组合所组成的字线驱动系统。但是，在把升压电路组入到芯片内部的时候，为了使输出电压稳定化，应该连接到其输出上的电容器的区域常常会变得非常之大。因而现有内藏升压电路的DRAM存在着芯片面积增大的问题。
如上边所说明的那样，现有内藏升压电路的DRAM，由于应该连接到升压电路输出上去的电容器的占有区域的原因，存在着使芯片面积增大的问题。
本发明的目的是提供一种DRAM的电路构成，它能够除去上述缺点，并可减小应该连接到升压电路输出上去的电容器。
为了达到上述目的，在本发明中提供一种具有下述电路的半导体存储装置。这些电路是：①产生升压电位的升压电路，②含有第1位线对的第1存储单元阵列，③含有第2位线对的第2存储单元阵列，④读出放大器电路，⑤第1传送门电路，它具有把第1位线对与读出放大器电路连接起来的一对晶体管，⑥第2传送门电路，它具有把第2位线对与读放大器电路连接起来的一对晶体管，⑦第1均衡电路，它具有使第1位线对进行均衡的晶体管，⑧第2均衡电路，它具有使第2位线对进行均衡的晶体管，⑨控制电路，该电路在第1和第2存储单元的任何一个都未被选中的时候，分别给第1和第2传送门电路中的晶体管的栅极以及第1和第2均衡电路中的晶体管的栅极加上升压电位。
在本发明中还提供一种半导体存储装置，其特征是：在要选择第1存储单元阵列中的存储单元时，分别给第1均衡电路中的晶体管的栅极和第2传送门电路中的晶体管的栅极加上接地电位。同时给上述第2均衡电路中的晶体管的栅极和第1传送门电路中的晶体管的栅极分别加上升压电位。在要选择第2存储单元阵列中的存储单元时，给第2均衡电路中的晶体管的栅极和第1传送门电路中的晶体管的栅极分别加上接地电位，同时给第1均衡电路中的晶体管的栅极和第2均衡电路中的晶体管的栅极分别加上升压电中压。
倘应用本发明中所提供的装置，则在第1和第2存储单元阵列中任何一个皆未被选中时，给第1和第2传送门电路中的以及第1和第2均衡电路中的晶体管的栅极加上升压电位。即此时，这些晶体管中的任何一个都起着应该连接到升压电路输出端上的电容元件的作用。所以可以使应该连接到升压电路输出端上的电容减少与这些晶体管的寄生电容相当的量。此外，即便是第1或第2的任何一个存储单元阵列内的存储单元被选，结果变为传送门电路和均衡电路中的晶体管的一半连接到升压电路输出端上，这些晶体管起着电容元件的作用，故仍可使应该连接到升压电路上去的电容减少与此寄生电容相当的量。
如上所述那样，通过采用把在现有技术中在未被选中时连接到接地电位上去的传送门等的晶体管用作升压电路的电容的办法，可以使电容元件的面积减小与其寄生电容相当的量。
下面对附图进行简单说明。
图1是示出了本发明的实施例的主要部分的半导体存储装置的电路图及其动作说明图。
图2的半导体存储装置的电路图更详细地示出了图1的主要部分及控制电路。
图3是本发明的实施例的整体电路构成图。
图4是更详细地示出了图3的主要部分的本发明实施例的半导体存储装置的平面图。
图5是实施例的半导体存储装置的升压电路的电路构成图。
图6示出了图5的升压电路的动作特性。
图7的电路图示出了图5的升压电路的详细情况。
图8的电路图示出了图5的升压电路的详细情况。
图9的电路图示出了图5的升压电路的详细情况。
图10为示于图7、8、9的电路的动作说明图。
图11的平面图示出了去耦电容器的位置。
图12的电路图示出了字线驱动电路及行译码器的细节。
实施例1
下边，参照附图对本发明的半导体存储装置进行说明。不言而喻本发明可以用于各种半导体存储装置(SRAM、EPROM、MROM等)，但由于对DRAM是一个合适的构成，故以下以DRAM为例进行说明。
本发明的关键部分示于图1。即由作为第1存储单元阵列的MCA1、作为第2存储单元阵列的MCA2、左侧位线对BLL和/BLL、右侧位线对BLR和/BLR、读出放大器S/A等构成。此外还包含由N沟MOS晶体管a1、a2、a3组成的左侧位线对所用的均衡电路，由N沟MOS晶体管Q4、Q5组成左侧传送门电路，由N沟MOS晶体管Q6、Q7和Q8组成的右侧位线对所用的均衡电路，由N沟MOS晶体管Q9、Q10组成的右侧传送门电路。存储单元阵列MCA1、MCA2是把多个动态存储单元排列成行列形状，并把同一列的存储单元用同一位线对、把同一行的存储单元用同一字线对连接起来的存储单元阵列。左侧位线对所用的均衡电路用信号
Figure C9512090700101
E1进行控制， E1为升压电位VPP(与接地电位进行比较，例如为4.3V)时，把VBL(内部电源电位VDD的大约一半的电位，比如说1.5V)供给到左侧位线对BLL和/BLL上的同时使两者短路，在
Figure C9512090700103
E1为接地电位VSS(0V)时，使电路内的所有的MOS晶体管变成非导通态。右侧位线对所用的均衡电路由信号
Figure C9512090700104
E1控制，
Figure C9512090700105
E2为升压电位Vpp时，把VBL供给右侧位线对BLR和/BLR同时使两者短路。 E2为接地电位VSS时，使电路中的所有的MOS晶体管都变成非导通。左侧传送门电路由信号 T2控制， T2为升压电位VPP时，使左侧位线BLL和/BLL与读出放大器S/A连接。
Figure C9512090700111
T2为接地电位VSS时，使左侧位线BLL和/BLL与读出放大器S/A断开。右侧传送门电路由信号 Tl控制。在
Figure C9512090700113
Tl为升压电位VPP时，使右侧位线BLR和/BLR与读出放大器S/A连接。在
Figure C9512090700114
Tl为接地电位VSS时，使右侧位线BLR和/BLR与读出放大器S/A断开。
在上述那样构成的DRAM中，在第1和第2的任何一个存储单元阵列皆未被选时，
Figure C9512090700115
E1、
Figure C9512090700116
E2、
Figure C9512090700117
T1和
Figure C9512090700118
T2的任何一个都被连到VPP上。由于图中没有画出的字线为非选择状态，故已存于存储单元中的数据不会遭受破坏。这时，由于图中的所有的晶体管Q1～Q10都连到VPP上，故变成为与应连到图中没有画出的升压电路输出端的电容元件并联连接的寄生电容并可以使电容元件减小与此寄生电容相当的量。
在要选择第1存储单元阵列中的存储单元时，如图1所示，使
Figure C9512090700119
E1由VPP下降到VSS，并使
Figure C95120907001110
T2维持VPP不变，使
Figure C95120907001111
T1由VPP下降到VSS，使
Figure C95120907001112
E2维持VPP不变，以此使读出放大器S/A与第2存储单元阵列到MCA2断开的同时，解除左侧均衡电路的均衡动作。
在欲选择第2存储单元阵列中的存储单元时，同样，使
Figure C95120907001113
T1维持VPP不变，使
Figure C95120907001114
T2由VPP下降到VSS，使
Figure C95120907001115
E1维持VPP不变，使
Figure C95120907001116
T2由VPP下降到VSS，以此使读出放大器S/A与第1存储单元阵列MCA1断开的同时，解除右侧均衡电路的均衡动作。
如上所述那样，通过采用把在现有技术中在非选择时连到接地电位上去的传送门等的晶体管用作升太电路的电容的办法，可以使电容元件的面积减小与此寄生电容相当的量。
接着，在图2中示出了本发明的关键部分及其控制系统的细节。它由下述电路构成：①升压电路VPPGEN，它由内部电源电wugVDD产生升压电位VPP，②接到升压电路输出端上去的电容器DC(以下称这为去耦电容器)，③含有第1电平移位电路201和第1驱动电路211的MCA1选择驱动电路221，④含有第2电平移位电路202及第2驱动电路212的MCA2选择驱动电路222，⑤行译码器电路23和⑥字线驱动电路24。
电平移位电路201、202分别把VPP用作电源，把没有画出来的存储单元阵列选择电路的输出信号eMCA2、eMCA1从逻辑电平(VSS—VDD间的振幅)电平移位到升压电平(振幅在VSS—VPP之间)。驱动电路211、212分别把VPP用作电源，把升压电平的输入信号同样地作为升压电平的输出信号进行放大，分别驱动
Figure C9512090700121
E1、
Figure C9512090700122
T2、
Figure C9512090700123
T1和 E2。
行译码器电路23，前置译码器电路23′和字线驱动电路24把VPP作电源，把字线选择驱动到升压电平。在图12中画出了其详细情况，即行译码器电路23由栅极被加以升压电平的/PRE2信号的P沟MOS晶体管Q21和栅极被加以逻辑电平的行地址信号X。Add的N沟MOS晶体管Q22、Q23、Q24串联连接的电路及其3个倒相器电路231、232、233构成。前置译码器电路23′由栅极被加以升压电平的/PRE1信号的P沟MOS晶体管Q2l′和栅极被加以逻辑电平的行地址信号Xt·Add的N沟MOS晶体管Q22′、Q23′、Q24′串联连接起来的电路及其4个倒相器电路231′、232′、233′、234′构成。字线驱动电路24由把VPP用作电源的倒相器电路Q25和Q26构成。
接下来，说明示于图2的电路的动作。在MCA1和MCA2中的任何一个皆为非选择时，信号eMCA1和信号eMCA2都为低电增(VSS)。此时，N11、N12、N21、N22将分别变成VPP、VSS、VPP、VSS。这一信号在驱动电路21中被放大，
Figure C9512090700131
El、 E2、 T1、 T2中的任一个都变成VPP。于是，介以在驱动电路21内的最后一级倒相器(由P沟MOS晶体管和N沟MOS晶体管构成)中上拉一侧的P沟MOS晶体管，升压电路的输出端和 E1、 E2、
Figure C9512090700137
T1、 T2的各个信号就连到了一起。再者，由于这些信号线同时驱动存储单元阵列中的非常之多的位线对(几百条)，故寄生电容非常之大。结果是可把去耦电容器DC作成为比较小的电容。
接下来，作为一个例子，说明MCA2被选择时的动作。信号eM-CA1由低电平迁移到高电平，信号eMCA2则维持低电平不变。其结果N11、N12、N21、N22将分别变成VPP、VSS、VPP、VSS。这一信号在驱动电路21中被放大， E1、 E2、
Figure C95120907001311
T1、
Figure C95120907001312
T2将分别变成VPP、VSS、VPP、VSS。其结果是使读出放大器S/A与第1存储单元阵列断开，同时解除右侧均衡电路的均衡动作。接着，借助于字线驱动电路24的动作，把字线WL驱动到升压电平，并借助于读出放大器S/A的动作进行读出等等的动作。
MCA1被选中时的情况与此大体相同，说明从略。
图3中示出了本发明的DRAM的概略构成。总存储容量假定为64M位DRAM。在半导体芯片9上配置有4个由16M位的存储单元和附属于它的读出放大器、译码器等等的核心部分周边电路构成的核心存储块(core block)CB0、CB1、CB2和CB3。在CB0和CB1之间以及在CB2和CB3之间分别配置有产生字线的升压电位VPP的VPP生电路VPPPump(泵)。各个核心存储块CB的数据输出部分上分别配置有政数据多路转换电路MUX01，及数据缓冲器电路DIB。此外，在各个核心存储块的项分别配置有保持列冗余电路的置换数据的熔断丝阵列CFUSE，并在CB0的CB1之间配置有产生1/2VDD等中间电位的参考电位的参考电位产生电路VREF，在CB2和CB3之间配置有产生初始化信号(在打开电源时进行芯片内部初始化)的上电复位电路PWRON。在CB0和CB2之间依次配置有基极电位产生电路SSB、数据输入输出缓冲器I/O buffer和衰减器(Pad)和根据数据输出幅度选择衰减器的I/O数据多路转换电路X1MUX。在CB1和CB3之间依次配置有自我刷新控制电路Self refresh、地址缓冲器Address buffer，行系统控制电路RAS Series和数据控制电路DCC。另外，在芯片9的中心部分处分别配置有列部分译码器电路CPD、地址迁移检测电路ATD、行部分译码器电路RPD和列地址开关电路ASD。
接着，在图4中示出了16M核心存储块CB的构成。32个存储单元阵列(Cell)和33个核心部分周边电路S/A多个交互配置构成存储单元块，在其一上配置有列译码电路C/D。列选择线CSL在列方向上配置有多条并由列阵译码器电路C/D驱动。列选择CSL向属于同一列的各行的核心部分周边电路S/A供给选择信号。说得再详细一点的话，列选择线用于读出放大器电路的部分活性驱动和列选门电路的驱动。存储单元块形成上下两组并构成16M核心存储块CB，在上下两组之间分别配置有与各存储单元阵列相对应的行译码器电路R/D(23)、行译码器电路的驱动信号供给电路WDRV以及保持行冗余电路置数据的RFUSE，此外，还分别配置有数据线放大电路DQB和块控制电路BC等。此外，在核心存储块CB周边部分上分别配置有与各核心部分周边电路相对应的P沟式读出放大器驱动电路PSAD。
示于图1和图2的存储单元阵列MCA1、MCA2分别与图4的存储单元阵列Cell相对应，如图所示，一个16M核心存储块CB有64个存储单元阵列Cell(MCA)，一个芯片上有256个存储单元阵列Cell(MCA)。以下，我们说明应用图4所示的块构成可以得到多大的寄生电容，其结果可以节约多大的去耦电容器。
首先计算传送门电路所贡献的额度。在一个存储单元阵列中存在着1024对位线(忽略掉冗余位线)。能以一个芯片中存在的传送门电路的个数为262144个，而一个传送门电路由两个N沟MOS晶体管构成。因此，传送门电路的MOS晶体管的个数为524288个。MOS晶体管的大小，比如说令栅极宽为0.8μm、栅极长为0.56μm，则一个MOS晶体管的沟道区域的面积就是0.45μm2，把此面积对全部MOS晶体管相乘，就是234880μm2。假定栅极氧化膜厚为12nm，则上述面积相当于0.68nf的寄生电容。
其次计算均衡电路所贡献的额度。一个存储单元阵列中所存在的均衡电路个数也是262144个。一个均衡电路由3个MOS晶体管构成，由栅极宽为0.8μm，栅极长0.56μm的MOS晶体管两个和栅极宽为2.0μm，栅极长为0.56μm的MOS晶体管一个组成。因而，对总MOS晶体管数相加，则沟通区域的总面积将变为528482μm2。这相当于1.52nF的寄生电容。
把经上述计算所得到的寄生电容加起来，约为2.2nF。由于在读出时被选存储单元阵列通常为数个(在8K的刷新周期产品中为4个，在4K的刷新周期产品中为8个)，故实质上几乎全部都参与了提供寄生电容。此外，在64M DRAM中，如要补偿稳定的动作，就有可能把该电容减到大约一半的2.8nF左右。这样，就为大幅度削减芯片面积作出了贡献。
这样一来，通过采取把大容量的DRAM等分割成多个存储单元阵列，同时减少被活化的存储单元阵列的个数对总数的比例的办法，就可以增加寄生电容的总量，结果有助于大幅度削减芯片面积。
另外，如图11所示，去耦电容DC零散地分布于芯片上所有的部位上。
接下来，参照图5～图10说明升压电路VPPGEN的详细情况。
图5示出了升压电路VPPGEN的电路构成。即升压电路VPP-GEN由参考电位产生电路50、比较电路51、52、53、环形振荡器电路54、55、56、驱动器电路57、58、59、供给泵(charge pump)电路60、61、62、分压电路63、64、65和电源降压晶体管Q66构成。就如从图所看到的那样，用电源降压晶体管Q66使由外部输入的外部电位Vcc降压并产生VDD、用供给泵电路60、61再次使之升压以产生压电位VPP。电源降压晶体管Q66由把VDD升压后的电信VPPD进行驱动。此外，VPP的产生由备用时专用系统和动作时专用系统这两种系统进行。这样一来，由3条升压系统构成并分别独立地用反馈式控制进行升压动作。
在图6中一并示出了VPP、VPPD、VDD的对Vcc的变化情况和单元电容器板电位VPL、位线电位VBL和基板电位VBB。从约3V到4V之间存在着电位的无变动区域。
图7中示出了环形振荡器54和驱动器电路57的一部分的细节。环形振荡器54把NAND门541和偶数级的倒相器542、543、544、545、546、547连接成环形。驱动器电路把倒相器电路571、572、573、574、575、576、577、578、579、580、581、582、583、584串联连接起来，并分别产生依次延迟了的信号输出/C0、C0、/C1、C1、/C2、C2、/C3、C3、/C4、C4、/C5、C5、/C6和C6。
图8示出了驱动器电路57的剩余部分的细节。从信号C1和C4，通过NAND门电路585、和倒相器586、587、589产生信号A1。从信号C1和C6通过NAND门电路590和倒相器591、592、593产生信号B1。从信号C3、/C6、C2、/C0经由ANDOR门电路604、倒相器605、606、607产生信号C11。从信号C3、/C6、C2、/C0经由DRNAND门电路607、倒相器609、610、611、612产生信号C12。从信号C1和C4经由NOR门电路594和倒相器595、596、597、598产生信号A2。从信号C1和C6经由NOR门电路599和倒相器600、601、602、603产生信号B2。
图9示出了供给泵的细节。该供给泵电路由电容器Q31、Q32、Q33、Q34、Q41、Q42和N沟MOS晶体管Q35、Q36、Q37、Q38、Q39、和Q40构成。
图10中示出了供给泵电路的动作。供给泵电路由上下分别对称的电路构成，但为了简单起见，仅对上半部的动作进行说明。另外，为了使说明简化，寄生电容一切不予考虑并令电容耦合比为无限大。借助于驱动器电路57，信号C0到C6变成图10那样的波形。在一个周期动作结束后后的初始状态中，节点A和节点B为VDD、节点C为2VDD。在时刻t1，一旦信号C1由VSS变为VDD，则借助于电容器Q41的电容偶合，节点C从2VDD升压到3VDD。在时刻t2，一旦信号A1由VSS上升到VDD，则借助于电容器Q31的电容耦合，节点A从VDD升压到VDD。由于MOS晶体管Q39的栅极加有3VDD放，2VDD被送往节点的。接着，在时刻t3，一旦信号B1，是VSS上升到VDD，则借助于电容器Q33的电容耦合，节点B从2VDD升压到3VDD。这时，MOS晶体管Q39截止。其结果是，栅极上加以3VDD的MOS晶体管Q35导通，节点A的2VDD被送往作为输出节点的VPP节点。接下来在时刻t4，C1再次上升，在时刻t5，A1、B1从VDD下降至VSS，在时刻t6，C1下降。在升压-传送动作结束的时刻t5前后，使C1为VDD，使节点C为3VDD的理由是为了使节点B确实可靠地初始化为VDD。
如上边所说明的那样，从理论上说，被构成为应该恒定的输出2VDD，但是实示上，由于负反馈控制，又由于寄生电容，对于3V的VDD，VPP约为4·3V左右。与现有情况相比这是一个效率非常之好的供给泵。但是，由于是一种易于产生高频噪声的构造，故需要在输出端子上接以大容量的去耦电容DC。因此，通过采用示于图2的控制方式积极地利用寄生电容的办法，可以最大限度地发挥图9所示供给泵的特性。
以上，详细地说明了把本发明用于64M位DRAM时的实施例，但本发明并不受限于上述的构成，不言而喻，只要不脱离发明的宗旨，可能有种种的变更。特别是关于电源电路的构成，在上述实施例中，使降压电位VDD再次升压，但也可以使从外部输入的电源电位VCC直接升压，在这种情况下，还存在着可简化电源电路的效果。
还有，一并记于本专利请求范围的各构成要件上的附图参考标记，是为了便于理解本专利发明而加上去的，并不是为了把本专利申请的技术范围限定于图示的实施例。
通过应用本发明，可以减小去耦电容器的容量，从而为削减芯片面积作出贡献。此外，在构成为配置有多个存储单元阵列、并仅仅使其中的一部分阵列活化的情况下，还可以进一步减小去耦电容的容量。

Claims (16)

1.一种与半导体存储装置，包括：
产生升压电位的升压电路(VPPGEN)；
含有第1位线对(BLL，/BLL)的第1存储单元阵列(MCA1)；
含有第2位线对(BLR，/BLR的第2存储单元阵列(MCA2)；
读出放大器电路(S/A)；
具有把上述第1位线对与上述读出放大器电路连接起来的一对晶体管的第1传送门电路(Q4、Q5)；
具有把上述第2位线对与上述读出放大器电路连接起来的一对晶体管的第2传送门电路(Q9、Q10)；
具有使上述第1位线对均衡化的晶体管的第1均衡电路(Q1、Q2、Q3)；
具有使上述第2位线对均衡化的晶体管的第2均衡电路(Q6、Q7、Q8)；
其特征在于还包括：
控制电路(221，222)，该电路在上述第1和第2存储单元阵列的任何一个的存储单元都未被选时，分别给上述第1和第2传送门电路内的晶体管的栅极及上述第1和第2均衡电路内的晶体管的栅极施加上述升压电位。
2.权利要求1所述的半导体存储装置，其特征是：上述控制电路还要在选择上述第1存储单元阵列中的存储单元时，给上述第1均衡电路内的晶体管的栅极和上述第2传送门电路内的晶体管的栅极分别加上接地电位，同时，给上述第2均衡电路内的晶体管的栅极和上述第1传送门电路内的晶体管的栅极分别加上升压电位，在要选择上述第2存储单元阵列中的存储单元时，给上述第2均衡电路内的晶体管的栅极和上述第1传送门电路内的晶体管的栅极分别加上接地电位，同时给上述第1均衡电路内的晶体管的栅极和上述第2传送门电路内的晶体管的栅极分别加上升压电位。
3.权利要求2所述的半导体存储装置，其特征是上述第1和第2存储单元阵列上分别接有第1和第2字线驱动电路(24)、且此第1和第2字线驱动电路用上述升压电位使其动作。
4.权利要求3所述的半导体存储装置，其特征是上述第1和第2字线驱动电路分别依据第1和第2行译码电路(23)的选择信号进行控制，此第1和第2行译码电路由上述升压电位使其动作。
5.权利要求所述的半导体存储装置，其特征是上述控制电路至少具备第1电平移位电路(201)和第2电平移位电路(202)，第1电平移位电路用于把选择上述第1存储单元阵列的第1选择信号的振幅电平移位到上述升压电位的电平，第2电平移位电路用于把选择上述第2存储单元阵列的第2选择信号的振幅电平移位到上述升压电位的电平，而上述升压电位用作该第1和第2电平移位电路的电源。
6.权利要求5所述的半导体存储装置，其特征是上述控制电路还具有分别连接到上述第1和第2电平移位电路上去的第1(211)和第2(212)驱动电路。此么1和第2驱动电路把上述升压电位用作电源，并在上述第1和第2存储单元阵列的任何一个存储单元皆未被选时把上述第1和第2传送门电路内的晶体管的栅极以及上述第1和第2均衡电路内的晶体管的栅极驱动为升压电位。
7.权利要求1所述的半导体存储装置，其特征是上述升压电路的输出端连接有电容元件(DC)。
8.权利要求1所述的半导体存储装置，其特征是上述升压电路先把从外部输入的电位降压，然后再使之升压以产生上述升压电位。
9.一种半导体存储装置，包括：
产生升压电位的升压电路(VPPGENP)；
含有第1位线对(BLL，/BLL)的第1存储单元阵列(MCA1)；
含有第2位线对(BLR，/BLR)的第2存储单元阵列(MCA2)；
读出放大器电路(S/A)；
具有把上述第1位线对和上述读出放大器电路连接起来的一对晶体管的第1传送门电路(Q4，Q5)；
具有把上述第2位线对和上述读出放大器电路连接起来的一对晶体管的第2传送门电路(Q9，Q10)；
其特征在于还包括：
控制电路(221，222)，该电路在上述第1和第2存储单元阵列的任何一个的存储单元都未被选择时，给上述第1和第2传送门电路内的晶体管的栅极分别施加上述升压电位。
10.权利要求9所述的半导体存储装置，其特征是上述控制电路还在选择上述第1存储单元阵列中的存储单元时给上述第2传送门电路中的晶体管的栅极加上接地电位，同时给上述第1传送门电路中的晶体管的栅极加上升压电位；在选择上述第2存储单元阵列中的存储单元时，给上述第1传送门电路中的晶体管的栅极加上接地电位，同时给上述第2传送门电路中的晶体管的栅极加上升压电位。
11.权利要求10所述的半导体存储装置，其特征是上述第1和第2存储单元阵列上分别连接有第1和第2字线驱动电路(24)，且此第1和第2字线驱动电路由上述升压电位使其动作。
12.权利要求11所述的半导体存储装置，其特征是上述第1和第2字线驱动电路分别依据第1和第2行译码电路(23)的选择信号进行控制，且此第1和第2行译码电路由上述升压电位使其动作。
13.权利要求12中所述的半导体存储装置，其特征是上述控制电路至少具备第1电平移位电路(201)和第2电平移位电路(202)，上述第1电平移位电路把选择上述第1存储单元阵列的第1选择信号的振幅电平移位到上述升压电位，上述第2电平移位电路把选择上述第2存储单元阵列的第2选择信号的振幅电平移位到上述升压电平；而且，在上述第1和第2电平移位电路的电源方面应用上述升压电位。
14.权利要求13所述的半导体存储装置，其特征是上述控制电路中还具备分别被连接到上述第1和第2电平移位电路上去的第1(211)和第2(212)驱动电路，该第1和第2驱动电路把上述升压电位用作电源，在上述第1和第2存储单元阵列的任何一个存储单元都未被选择时，把上述第1和第2传送门电路中的晶体管的栅极驱动到升压电位。
15.权利要求9所述的半导体存储装置，其特征是上述升压电路的输出端连接有电容元件(DC)。
16.权利要求9所述的半导体存储装置，其特征是上述升压电路先把从外部输入的电位降压，然后再使之升压以产生上述升压电位。
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