JPS61180996A - ダイナミツクｍｏｓメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタ（以下、
トランジスタと称す）を用いたダイナミツ　　′り型Ｍ
ＯＳメモリ回路に関する。

ダイナミック型ＭＯＳメモリ回路は、きわめて微少信号
を検出して情報の判別を行い、且つ高密度の集積回路構
成を可能とするため、簡易な回路構成と消費電力の少な
い高検出感度のメモリ回路を必要とする。とくにトラン
ジスタと容量素子とを用い℃メモリセルとする１トラ／
ジスタ型ランダム・アクセス・メモリ（Ｉ　Ｔ　ｒ　−
ＲＡＭ　）においては、この傾向が着るしく、従来の回
路のようにセンスアンプのセンス節点を直接チャージア
ップする回路構成では静電流による電力消費が大であり
、又、これを防ぐためｋは集積回路構成に不都合な複雑
な回路構成を必要とする。

この発明の目的は、簡易回路において高感度低電力消費
のメモリ回路を提供することにある。

対のトランジスタ１，２と、該トランジスタ共通のソー
スを低電位に引き込む駆動トランジスタ３と、前記一対
のトランジスタのセンス節点対Ａ。

Ｂと一対のディジット線り、Ｄとの信号伝達を制御する
伝達トランジスタ４，５と、リセット時にディジット線
り、Ｄを電源電圧低電位、好ましくはＣ上記低電位と電
源電圧とのほぼ中間の値の中間電圧にプリチャージする
トランジスタ６．７と、センス開始後にディジット線り
、Ｄに電源電圧からの電流を供給するチャージアップト
ランジスタ８．９と、それぞれのディジット線に接続す
るメモリセル１０．１１およびダミーセル１２．１３と
を備えたメモリ回路において、前記メモリセルおよびダ
ミーセルは実質的幾可字形状が同一パターンとして他の
回路要素と共に集積回路として構成されることを特徴と
する。

このようなＭＯＳメモリ回路ではプリチャジを中間電位
を用いて行なうために原理的にはダミーセルは不用であ
る。しかしこの場合、一方のディルを通して伝達される
ためにディジット線対の平衡性が損なわれる。本発明で
はセルと同一形状のダミーセルを導入することによって
この不平衡を除去し、高感度化したものである。

第１図に示すように１この発明の一実施例のメモリ回路
は、互いに他のドレインにゲートが結合する如く交叉接
続された一対のトランジスタ１゜２と、各トランジスタ
１，２の共通のソース節点Ｃを駆動パルスφ８の上昇に
よりセンス開始後に低電位に下降せしめる駆動トランジ
スタ３を有する。一対のトランジスタ１，２の交叉接続
点くあたるドレインであるセンス節点Ａ、Ｂはそれぞれ
のディジット線り、Ｄに対して伝達パルスφＴでゲート
が駆動される伝達トランジスタ４，５のドレイン・ソー
スをそれぞれ介して結合される。このトランジスタ４，
５は後述するようにゲートを基準電位（ＧＮＤ）とした
時に低インピーダンスを示すディプレッジ冒ン型トラン
ジスタであり、ジスタは全てＮチャンネルＭＯ８）ラン
ジスタであり、集積回路構成を有する。ディジット線り
。

五は、ドレインが電源電圧Ｖｐのほぼ１／２のレベルの
中間電圧源線ｖｐＫ接続するトランジスタ６．７のソー
スにそれぞれ結合し、そのゲートに与えられるパルスφ
ｐ　によりプリチャージの際に電源電圧に対して中間程
度の約２ｖの電源電圧Ｖｐによってプリチャージされる
。又、センス開始後で伝達トランジスタが遮断状態にあ
るときに５Ｖの電源電圧Ｖｐに近い電位までディジット
線り、Ｄを充電するためパルスφＢでゲートが駆動され
るチャージアップトランジスタ８．９のソースをそれぞ
れのディジット線り、Ｄに結合し、ドレインを電源線Ｖ
Ｄ　Ｋ接続する。

メモリセル１Ｇ、１１およびダミーセル１２゜１３はこ
の実施例の集積回路構成では基体シリコンの同一表面に
実質的に同一の幾可字形状で得られた１トランジスタ型
セルである。それぞれのメミーワード線φＤＷ、φ６ｗ
に結合し、ドレインおよびソースの一方がディジット線
り、ＤＫ接続し、他方は共通の一端が電源線ＶＤＶＣ結
合する容量素子１８．１９，２０．２１の他端に接続し
ている。

又、この実施例のメモリ回路は、ディジット線り、Ｄへ
のセンス開始後のチャージアップを許容し、且つ高速ア
クセス時間特性を確保するため、情報信号の一対の入出
力線Ｉ１０　、Ｉｌｏをデコード出力制御信号Ｙでゲー
トが駆動されるトランジスタ２２．２３を介して、それ
ぞれセンス節点Ａ、Ｂに結合んる。交叉接続のトランジ
スタ１゜２の共通のソース節点ＣはパルスφＳをゲート
に与えることにより電位を下降するトランジスタ３と共
にプリチャージパルスφｐによりセンス節点Ｃを中間電
位に充電する、トランジスタ２４を通して中間電源線Ｖ
ｐ　）ｃ結合される。

第２図は第１図の実施例の動作をより良く理解するため
の動作波形図である。この図に示すようおよびセンス節
点Ａ、Ｂは２ｖ程度に充電される。

プリチャージ電位Ｖｐが電源電圧ｖＤに比して低いため
、プリチャージ時間、すなわちリセット時間は５０ｎ８
以下にも短縮され得る。プリチャージ期間後に信号検出
が開始されるとワード線の駆動パルスφＷとダミーワー
ド線の駆動パルスφＤＷが高電位になり、センスアンプ
から伸び出すディジットＨ対り、Ｄの一方のメモリセル
と他方のダミーセルのトランジスタが導通し、それぞれ
の容量素子の電荷に対応してディジット線電位が変化し
、且つ同様にセンス節点Ａ、Ｈの電位もそれぞれ変化す
る。このとき、ダミーワード線φＤＷおよびワード線φ
ＤＷとディジット線り、Ｄとの容量カップリングはダミ
ーセル１３とメモリセル１２の形状が同一であるために
、これら２つのワード線の活性化によるディジット線り
、Ｄの変化は同相となり、よって互いにキャンセルされ
る。次に伝達パルスφＴが基準電位に下降し、駆動パル
スφＳが晰あり、センスアンプ内のセンス節点対Ａ、Ｈ
の電位差のみ増巾され始める。この時ディジット線対り
、Ｄにはチャージアップ。パルスφＢを高電位とするこ
とにより、ディジット線対り、Ｄを電源電圧Ｖｐに上昇
させる。ディジット線対のそれぞれへの充電期間ｔ３の
終了前後にはセンス節点Ａ。

Ｂの一方の電位の下降によりこの節点に結合する伝達ト
ランジスタ４，５の一方は導電状態になり、ディジット
線対り、Ｄの一方からセンス節点Ａ。

Ｂの一方への電流路を生じる。センス節点の高電位側お
よびディジット線の高電位側はチャージアップされた電
位に保たれ伝達パルスφＴが再び高電位となった　　の
リフレッシュ期間ｔ４において、ディジット線対の電位
ＶＤ、ｖ′５は基準電位０と電源電位ＶＤとの最大振巾
を生じ、この期間ｔ４に制御信号Ｙは高レベルとなり、
読み出しがされる。ワード線φＷのパルスφＷの電位が
下降することによりリフレッシュ期間が完了し、当該メ
モリセルのの上昇で再びプリチャージ期間に入り、この
期間内でディジット線対り、Ｄが中間電位に充電された
時点でダミーワード線への駆動パルスφＤＷが下降し、
ダミーセルリ７レッシェ期関ｔｓが終了する。

この動作期間で入出力線への信号の伝達はセンス節点の
容量がデイツプ）ｉｌＫ比してきわめて小さいためチャ
ージアップ期間付近に完了して居り、ディジット線への
チャージアップによるアクセス時間り遅れを生じない。

又、ディジット線へのチャージアップ期間に伝達トラン
ジスタが実質的に遮断状態にあるため、チャージアップ
電流がセンス７／プを通して流れることがなく、電力消
費における静電力損失がない。メモリセルとダミーセル
とは同一形状の同一容量素子による比較が成されるため
、きわめて平衡性が優れ高感度の情報検出を実現する。

尚、上述の実施例において、入出力情報をセンス節点か
らではなくディジット線から与えること

【図面の簡単な説明】

第１図はこの発明の一実施例の回路図、第２図は第１図
の実施例の動作を説明するための動作波形図である。 図中、１．２・・・・・・センスアンプ内の欅掛の一対
のトランジスタ、３・−・・・共通ソース節点Ｃの電位
を制御する駆動トランジスタ、４．５・・・・・・ディ
ジット線り、Ｄとセンス節点Ａ、Ｂとを結合する伝達ト
ランジスタ、６．７・・・・・・プリチャージ用トラン
ジスタ、８．９・・・・・・チャージアップ用トランジ
スタ、１０．１１・・・・−メモリセル、１２．１３・
・・・・・ダミーセル。

Claims (1)

【特許請求の範囲】
1. 　複数のメモリセルと、一対のディジット線をセンス開
   始前の電源電圧に比して低い値の中間電圧にプリチャー
   ジする手段と、ダミーセルを付勢して上記ディジット線
   にプリチャージされた中間電位をダミーセルに書き込む
   手段とを有し、前記メモリセルおよびダミーセルは幾可
   学形状が実質的に同一であることを特徴とするダイナミ
   ックＭＯＳメモリ回路。