JPH0594692A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】小さいセル面積で、チップサイズの増大を招く
ことなくセンスアンプ配列ピッチを緩和することができ
るＤＲＡＭを提供することを目的とする。 【構成】第１のビット線ＳＢＬとワード線ＷＬの各交差
点にＤＲＡＭメモリセルＭＣが設けられたセルアレイ１
を有し、このセルアレイ１の第１のビット線ＳＢＬの一
端に第１，第２のトランスファゲートＱn3，Ｑn4を介し
て並列接続されて対をなす第２，第３のビット線ＢＬ，
／ＢＬが設けられ、これら第２，第３のビット線ＢＬ，
／ＢＬの間に差動型のセンスアンプ回路２が接続された
セルアレイ構成を有する。メモリセル・データは第１の
ビット線ＳＢＬに読出されて第２のビット線ＢＬに転送
され、トランスファゲートＱn3，Ｑn4が閉じた状態で第
２，第３のビット線ＢＬ，／ＢＬ間の電位差をセンスア
ンプ回路２が検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係り、特にセルアレイ構成に関
する。

【０００２】

【従来の技術】ＤＲＡＭのセルアレイ方式には、良く知
られているように、折り返しビット線（Ｆolded ＢＬ）
方式とオープンビット線（ＯpenＢＬ）方式がある。図
９は、折り返しビット線方式のセルアレイ構成を示し、
図１０はオープンビット線方式のセルアレイ構成を示
す。

【０００３】折り返しビット線方式の長所は、ビット線
対の信号を増幅するセンスアンプ回路がビット線４本に
一つのピッチで配置できるため、センスアンプ部の設計
ルールが緩いこと、対をなすビット線が隣接してためノ
イズに強いこと、等である。欠点としては、ビット線と
ワード線の交差点の全てにメモリセルを配置することが
できず、メモリセル一個当りの面積が大きくなることが
挙げられる。

【０００４】これに対して、オープンビット線方式は、
ビット線とワード線の全ての交点にメモリセルを配置す
ることができ、メモリセル一個当りの面積を小さくする
ことかできるという利点がある。反面、ビット線一本に
つき一個のセンスアンプを配置しなければならないの
で、センスアンプの設計ルールが厳しいという難点があ
る。

【０００５】現在のＤＲＡＭは、折り返しビット線方式
が主流である。しかしながら、ＤＲＡＭの大容量化，高
密度化を更に進める上でメモリセルサイズの縮小がます
ます望まれるため、同じ設計ルールでメモリセルサイズ
の縮小が容易なオープンビット線方式が今後主流になる
ことが予想される。その場合には、センスアンプの設計
ルールが厳しいという難点が障害になる。

【０００６】そこで考えられるのが、図１１に示すリラ
ックスト・オープンビット線（Ｒelaxed Ｏpen ＢＬ）
方式である。センスアンプの両側にビット線対が配設さ
れたオープンビット線ではあるが、センスアンプ列の間
に挟まれたあるセルアレイ・ブロックに着目すると、奇
数番目のビット線は左側のセンスアンプにつながり、偶
数番目のビット線は右側のセンスアンプにつながるとい
う配置になっている。したがってセンスアンプの配列ピ
ッチはビット線２本分となり、センスアンプの設計ルー
ルが緩和される。

【０００７】ところがこの方式では、複数のセルアレイ
・ブロック（図１１の場合ブロック１〜５）のうち両端
のブロック１，５は、面積の半分しか有効利用していな
い。言換えれば、１ブロック分の面積の無駄がある。こ
れは、ＤＲＡＭチップサイズの増大を招く。

【０００８】

【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭのセルアレイ方式は、一長一短があり、メモリセ
ルサイズの縮小，センスアンプ配列ピッチの緩和，およ
びチップ面積の有効利用を同時に満たすことができな
い、という問題があった。

【０００９】本発明はこの様な事情を考慮してなされた
もので、小さいセルサイズで、チップサイズの増大を招
くことなくセンスアンプ配列ピッチを緩和することがで
きるＤＲＡＭを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係るＤＲＡＭ
は、第１のビット線とワード線の各交差点にＤＲＡＭメ
モリセルが設けられたセルアレイを有し、このセルアレ
イの第１のビット線の一端に第１，第２のトランスファ
ゲートを介して並列接続されて対をなす第２，第３のビ
ット線が設けられ、これら第２，第３のビット線の間に
差動型センスアンプ回路が接続されたセルアレイ構成を
有することを特徴とする。

【００１１】

【作用】本発明によるセルアレイ構成は、シングル・エ
ンデ型ビット線（Ｓingle Ｅnded ＢＬ）方式を改良
して、容量アンバランスのない状態で差動型のセンスを
可能としている。すなわち、メモリセル・データが読み
出される前に第１〜第３のビット線が予め等電位にプリ
チャージされる。ワード線により第１のビット線に読み
出されたデータは第２のビット線に転送される。そして
第１，第２のトランスファゲートがオフの状態で第２，
第３のビット線の電位差を差動型センスアンプが増幅す
る。第２，第３のビット線は対をなして配設され、かつ
センスアンプ動作時は、いずれも第１のビット線とは切
り離されるからセンスアンプの二つのノードにつながる
容量は等しくなる。したがってシングル・エンド型ビッ
ト線方式であっても、容量アンパランスのない状態で微
小電位差を確実に検出することができる。

【００１２】本発明の方式では、オープンビット線方式
と同様に、ワード線と第１のビット線の全ての交点にメ
モリセルを配置することができるから、メモリセルサイ
ズを小さくすることができる。また、セルアレイの両側
にセンスアンプ回路を分割配置すれば、センスアンプ配
列ピッチをビット線２本分とすることができるから、セ
ンスアンプの設計ルールも緩和される。さらに、シング
ル・エンド型であるために、メモリセルが半分しか配置
できないセルアレイ・ブロックが生じることはなく、チ
ップ面積の有効利用が可能であり、したがってチップサ
イズの増大が防止できる。

【００１３】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１４】図１は、本発明の一実施例に係るＤＲＡＭ
のセルアレイの要部構成である。セルアレイ１には、第
１のビット線ＳＢＬとワード線ＷＬが交差して配設さ
れ、その交点にＭＯＳトランジスタＱM とキャパシタＣ
M からなるメモリセルＭＣが配置される。図では、一本
ずつのビット線ＳＢＬとワード線ＷＬを代表的に示して
いるが、実際にはそれぞれ複数本ずつ配設されて、各交
点に同様にメモリセルが配置される。

【００１５】第１のビット線ＳＢＬの一方の端部には、
第１のトランスファゲートＭＯＳトランジスタＱn3，第
２のトランスファゲートＭＯＳトランジスタＱn4を介し
て、対をなす第２のビット線ＢＬと第３のビット線／Ｂ
Ｌが並列接続されている。第２のビット線ＢＬと第３の
ビット線／ＢＬとはほぼ等しい容量を持つ。この第２，
第３のビット線ＢＬ，／ＢＬの間に、ＮＭＯＳトランジ
スタＱn1，Ｑn2からなるＮＭＯＳセンスアンプＮＳＡと
ＰＭＯＳトランジスタＱp1，Ｑp2からなるＰＭＯＳセン
スアンプＰＳＡにより構成されたフリップフロップ型の
差動型センスアンプ回路２が接続されている。第１のビ
ット線ＳＢＬにはまた、プリチャージ用ＮＭＯＳトラン
ジスタＱn5が設けられている。

【００１６】このように構成されたＤＲＡＭの動作を図
２を参照しながら次に説明する。プリチャージサイクル
において、クロックφT1，φT2がＶccであって第１，第
２のトランスファゲートＭＯＳトランジスタＱn3，Ｑn4
がオン状態にあり、また制御信号／ＥＱＬがＶccであっ
て、プリチャージ用ＭＯＳトランジスタＱn5を介して第
１のビット線ＳＢＬおよび第２，第３のビット線ＢＬ，
／ＢＬがＶBL＝（１／２）Ｖccにプリチャージされる。
この間、ＮＭＯＳセンスアンプＮＳＡ，ＰＭＯＳセンス
アンプＰＳＡの共通ソースノードも、／ＳＡＮ＝ＳＡＰ
＝（１／２）Ｖccに保たれる。

【００１７】アクティブサイクルに入って先ず、時刻ｔ
1 でクロックφT1がＶccからＶssになり、第２のトラン
スファゲートＭＯＳトランジスタＱn4がオフになって、
第３のビット線／ＢＬがフローティングになる。ついで
時刻ｔ2 で制御信号／ＥＱＬがＶssになってプリチャー
ジ用ＭＯＳトランジスタＱn5がオフになる。時刻ｔ3で
ワード線ＷＬが立ち上がり、これによりメモリセルデー
タが第１のビット線ＳＢＬに読み出される。このとき第
１のトランスファゲートＭＯＳトランジスタＱn3はオン
状態にあるから、第１のビット線ＳＢＬに読み出された
データは第２のビット線ＢＬまで転送される。

【００１８】時刻ｔ5 でクロックφT2がＶssになって第
１のトランスファゲートＭＯＳトランジスタＱn3もオフ
になり、第２，第３のビット線ＢＬ，／ＢＬは、読み出
されたデータに対応する微小電位差を保ったまま、とも
に第１のビット線ＳＢＬから切り離された状態になる。

【００１９】そして時刻ｔ6 で制御信号／ＳＡＮ，ＳＡ
Ｐがそれぞれ“Ｌ”レベル，“Ｈ”レベル側に遷移して
センスアンプ回路２が活性化され、第２，第３のビット
線ＢＬ，／ＢＬ間の電位差が増幅されラッチされる。セ
ンスアンプ回路２にラッチされたデータは、図示してい
ないが通常のＤＲＡＭと同様に、カラム選択ゲートによ
りデータ入出力線に転送され、出力バッファを介して外
部に読み出される。

【００２０】また時刻ｔ7 でクロックφT2が昇圧された
電位例えばＶcc＋αになり、第１のトランスファゲート
ＭＯＳトランジスタＱn3がオンになって、第２のビット
線ＢＬのデータが第１のビット線ＳＢＬを介してメモリ
セルにリストアされる。

【００２１】そして時刻ｔ8 でワード線ＷＬがＶssに戻
り、時刻ｔ9 で制御信号／ＥＱＬ，／ＳＡＭ，ＳＡＰが
Ｖcc、クロックφT1もＶccになり、第１のビット線ＳＢ
Ｌ，第２，第３のビット線ＢＬ，／ＢＬがプリチャージ
される。その後時刻ｔ10でクロックφT2がＶccに戻る。

【００２２】この実施例では、セルアレイ１とセンスア
ンプ回路２の関係はシングル・エンド型であるが、セル
アレイ１の第１のビット線ＳＢＬには第１，第２のトラ
ンスファゲートＭＯＳトランジスタを介して第２，第３
のビット線ＢＬ，／ＢＬが並列接続されて、これら第
２，第３のビット線ＢＬ，／ＢＬの間にセンスアンプ回
路２が接続されている。そしてセンスアンプ回路２の活
性化時は、第１，第２のトランスファゲートＭＯＳトラ
ンジスタＱn3，Ｑn4共にオフの状態で、センスアンプ回
路２の二つのノードの容量が等しい状態でデータセンス
が行われる。従って通常のオープンビット線方式や折り
返しビット線方式の場合と同様に、フリップフロップ型
のセンスアンプ回路で微小なメモリセルデータを読出す
ことができる。

【００２３】なお、図１の実施例に類似のシングル・エ
ンド型であって、トランスファゲートＭＯＳトランジス
タＱn3がない形式のものは、既に知られている。これ
は、ビット線／ＢＬに参照電位を与えてこれをフローテ
ィング状態にして、連続するビット線ＳＢＬ，ＢＬにデ
ータを読出してセンスするものである。しかしこの方式
では、センスアンプ回路動作時、センスアンプ回路の一
方のノードにはビット線／ＢＬ、他方のノードにはビッ
ト線ＳＢＬとＢＬがつながっているため、容量アンバラ
ンスが非常に大きく、正確なデータ検出が困難になる。
微小電位差を正確に検出するためには、図１に示すよう
に、第２，第３のビット線ＢＬ，／ＢＬが共にトランス
ファゲートＭＯＳトランジスタＱn3，Ｑn4によって、第
１のビット線ＳＢＬと切り離しできるようになっている
事が不可欠である。

【００２４】ところで、図２の動作においては、トラン
スファゲートＭＯＳトランジスタＱn3，Ｑn4の動作によ
る第２，第３のビット線ＢＬ，／ＢＬに対する容量結合
ノイズが同じではない。すなわちクロックφT1が“Ｌ”
レベルになる時には、ＭＯＳトランジスタＱn4の容量結
合によって、第１のビット線ＳＢＬ，第２，第３のビッ
ト線ＢＬ，／ＢＬが電位低下する。これに対して、クロ
ックφT2が“Ｌ”レベルになる時には、ＭＯＳトランジ
スタＱn4はオフになっているから、ＭＯＳトランジスタ
Ｑn3の容量結合ノイズは第１のビット線ＳＢＬと第２の
ビット線ＢＬに対してのみに与えられ、第３のビット線
／ＢＬの電位低下はない。この結果、これらのトランス
ファゲートＭＯＳトランジスタＱn3，Ｑn4の動作による
第２，第３のビット線ＢＬ，／ＢＬの電位変化を比較す
ると、第２のビット線ＢＬの方がより大きく電位低下す
る。これはセンスアンプ感度の低下の原因となる。

【００２５】この対策として図２においては、クロック
φT1が“Ｌ”レベルになる時にはプリチャージの制御信
号／ＥＱＬを“Ｈ”レベルのまま保ち、トランスファゲ
ートＭＯＳトランジスタＱn4の容量結合によるビット線
電位の低下を防止している。しかしながら、プリチャー
ジ電位ＶBLを出力する電源の駆動能力が十分でない場合
には、上述した容量結合の影響を確実になくすことがで
きず、第２，第３のビット線ＢＬ，／ＢＬの間に電位の
アンバランスを生じる。

【００２６】図３は、この点を改良した同じＤＲＡＭア
レイでの別の動作波形である。図２と異なる点は、ビッ
ト線プリチャージが終了した後、まずクロックφT2をＶ
ssにし、ついでクロックφT1をＶssにした後、再度クロ
ックφT2をＶccに上げ、その後ワード線ＷＬを立ち上げ
るようにしていることである。その後は、図２と変わら
ない。

【００２７】プリチャージ用ＭＯＳトランジスタＱn5を
オフにし、次にクロックφT1が“Ｈ”レベルの状態でク
ロックφT2を一旦“Ｌ”レベルにすることで、第１のビ
ット線ＳＢＬ，第２，第３のビット線ＢＬ，／ＢＬはＭ
ＯＳトランジスタＱn3の容量結合により電位低下する。
そしてクロックφT2が“Ｌ”レベルの状態のままクロッ
クφT1を“Ｌ”レベルにすことにより、ＭＯＳトランジ
スタＱn3の容量結合による第３のビット線／ＢＬの電位
低下が保持される。その後、クロックφT2を再度“Ｈ”
レベルにして、ワード線ＷＬを立ち上げてデータ読出し
を行い、再びクロックφT2を“Ｌ”レベルにしてＭＯＳ
トランジスタＱn3をオフにすると、このクロックφT2の
２回目の“Ｌ”レベル遷移の時のＭＯＳトランジスタＱ
n3による容量結合は、ＭＯＳトランジスタＱn4がオフで
あるため、第１のビット線ＳＢＬと第２のビット線ＢＬ
のみに与えられる。

【００２８】結局この実施例の場合、第２，第３のビッ
ト線ＢＬ，／ＢＬについて見ると、ＭＯＳトランジスタ
Ｑn3，Ｑn4の動作による容量結合による電位低下は等し
い。したがって、第２，第３のビット線ＢＬ，／ＢＬ間
に電位のアンバランスがない状態でセンスアンプを動作
させることができる。

【００２９】図４は、図２の動作を基本とした別の動作
波形である。図２では、リストアの時のみクロックφT2
を昇圧電位Ｖcc＋αにしている。これに対して図４で
は、クロックφT1，φT2の全てを昇圧電位としている。

【００３０】以上の実施例は、（１／２）Ｖccプリチャ
ージであるが、プリチャージレベルはこれに限らず、Ｖ
cc或いはＶss等を用いることが可能である。またダミー
セルの付加の自由である。たとえば、Ｖccプリチャージ
の場合、トランスファゲートＭＯＳトランジスタＱn4が
オフする前に（１／２）Ｖccのダミーセルを読出してこ
れを第３のビット線／ＢＬに転送し、その後ワード線を
立ち上げてメモリセルのデータを第２のビット線ＢＬに
入れてセンスを行う。

【００３１】とくにＶccプリチャージ方式では、オール
“１”読出し時、第１のビット線ＳＢＬはＶccのまま電
位変化がなく、電力消費がほとんど無視できるという利
点がある。たとえば、利用しないメモリバンクでは全メ
モリセルに“１”書込みをしておくと、ＤＲＡＭ動作の
電力消費が大幅に低減できる。

【００３２】また本発明では、メモリセルが繋がるビッ
ト線は第１のビット線ＳＢＬ一本であるので、全メモリ
セルを“０”にするクリア動作が容易であるという利点
もある。

【００３３】図１は、セルアレイの基本構成についての
み示したが、図５は、実際に二次元的に拡張したセルア
レイについての好ましい実施例である。セルアレイ１
は、第１のビット線ＳＢＬ（ＳＢＬ0 ，ＳＢＬ1 ，…）
が複数本配列され、これと交差するワード線ＷＬ（ＷＬ
1 ，ＷＬ2 ，…）が複数本配列されて、その各交点にメ
モリセルＭＣが配置される。第２，第３のビット線Ｂ
Ｌ，／ＢＬおよびセンスアンプ回路（ＳＡ）２は、第１
のビット線ＳＢＬの両側に、第１のビット線ＳＢＬの奇
数番目と偶数番目とで異なる端部に分割されて配置され
ている。

【００３４】この様なレイアウトにすれば、メモリセル
はオープンビット線方式と同様に小さい面積に配置する
ことができ、しかもオープンビット線方式と異なってセ
ンスアンプ回路ピッチはビット線２本に一個の割合にな
り、センスアンプ設計ルールも緩和される。

【００３５】図６は、図５を更に拡張してセルアレイを
複数のブロックに分割した実施例である。図では、二つ
のセルアレイ・ブロック１１，１２が設けられ、各セル
アレイ・ブロックについて図５と同様のセンスアンプ配
置を採用している。セルアレイ・ブロック１１と１２の
間にある第２，第３のビット線ＢＬ，／ＢＬおよびセン
スアンプ回路２は、両ブロック１１，１２で共有されて
いる。

【００３６】この実施例を図１１のリラックスト・オー
プンビット線方式と比較すると、図１１のようなセルア
レイ両端部での無駄な面積がない。したがってこの実施
例によれば、オープンビット線方式と同様にセルサイズ
を縮小することができ、しかもセンスアンプ配列ピッチ
を緩和することもでき、無駄なセルアレイ領域がないた
めチップサイズの増大を招くこともない、といった優れ
た効果が得られる。

【００３７】図７は、図５の実施例を変形した実施例で
ある。この実施例では、セルアレイ１の第１のビット線
ＳＢＬ0 ，ＳＢＬ1 …をそれぞれ２本ずつ（ＳＢＬ01，
ＳＢＬ02），（ＳＢＬ11，ＳＢＬ12），…に分岐させて
平行に配置し、これらに対してメモリセルＭＣを折り返
しビット線方式と同様に配置している。

【００３８】この実施例ではセンスアンプ配列ピッチは
ビット線４本に一つになり、センスアンプ設計ルールが
緩和される。

【００３９】図８は、図７を変形した実施例である。２
本に分岐した第１のビット線ＳＢＬにトランスファゲー
トＭＯＳトランジスタＱn6，Ｑn7を介在させて、これを
クロックＳＷ0 ，ＳＷ1 により選択駆動するようにして
いる。例えば、二本の第１のビット線ＳＢＬ01，ＳＢＬ
02のうち、ＳＢＬ01につながるメモリセルを選択する時
には、クロックＳＷ0 を“Ｈ”レベル，ＳＷ1 を“Ｌ”
レベルとして、ＳＢＬ02を切り離す。このようにすれ
ば、二本あって容量の大きい第１のビット線ＳＢＬの容
量をデータ読出し時は半分しか見えない状態とすること
ができる。

【００４０】

【発明の効果】以上説明したように本発明のＤＲＡＭセ
ルアレイ方式によれば、メモリセル面積の縮小が可能で
しかもセンスアンプ回路の設計ルールが緩く、また無駄
な面積のセルアレイ領域がないためチップ面積の増大を
防止することができるといった優れた効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＲＡＭセルアレ
イの構成を示す図。

【図２】同実施例の動作波形を示す図。

【図３】同実施例の別の動作波形を示す図。

【図４】同実施例の別の動作波形を示す図。

【図５】図１の構成を拡張した第２の実施例のＤＲＡＭ
セルアレイを示す図。

【図６】図５の構成を拡張した第３の実施例のＤＲＡＭ
セルアレイを示す図。

【図７】図５の構成を変形した第４の実施例のＤＲＡＭ
セルアレイを示す図。

【図８】図７の構成を変形した第５の実施例のＤＲＡＭ
セルアレイを示す図。

【図９】折り返しビット線方式のＤＲＡＭセルアレイを
示す図。

【図１０】オープンビット線方式のＤＲＡＭセルアレイ
を示す図。

【図１１】リラックスト・オープンビット線方式のＤＲ
ＡＭセルアレイを示す図。

【符号の説明】

１…セルアレイ、 ２…センスアンプ回路、 １１，１２…セルアレイ・ブロック、 ＳＢＬ…第１のビット線、 ＭＣ…メモリセル、 ＢＬ…第２のビット線、 ／ＢＬ…第３のビット線、 Ｑn3，Ｑn4…トランスファゲートｎチャネルＭＯＳトラ
ンジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１のビット線とワード線が交差して配設
   され、その交差点にダイナミック型メモリセルが設けら
   れたセルアレイと、 前記第１のビット線の一端に第１，第２のトランスファ
   ゲートを介して並列接続されて対をなす第２，第３のビ
   ット線と、 前記第２，第３のビット線の間に接続された差動型セン
   スアンプ回路と、を備えたことを特徴とするダイナミッ
   ク型半導体記憶装置。
2. 【請求項２】それぞれ複数本ずつの第１のビット線とワ
   ード線が交差して配設され、その各交差点にダイナミッ
   ク型メモリセルが設けられたセルアレイと、 前記第１のビット線のうち奇数番目のビット線の一方の
   端部，偶数番目の他方の端部にそれぞれ第１，第２のト
   ランスファゲートを介して並列接続されて対をなす第
   ２，第３のビット線と、 前記第２，第３のビット線の間に接続されて前記セルア
   レイの両側に配置された差動型センスアンプ回路と、を
   備えたことを特徴とするダイナミック型半導体記憶装
   置。
3. 【請求項３】前記セルアレイがビット線方向に複数のセ
   ルアレイ・ブロックに分割され、隣接するセルアレイ・
   ブロック間で前記第２，第３のビット線およびセンスア
   ンプ回路を共有していることを特徴とする請求項１また
   は２に記載のダイナミック型半導体記憶装置。