JPS59212952A - 先入先出メモリ装置 - Google Patents
先入先出メモリ装置Info
- Publication number
- JPS59212952A JPS59212952A JP58087005A JP8700583A JPS59212952A JP S59212952 A JPS59212952 A JP S59212952A JP 58087005 A JP58087005 A JP 58087005A JP 8700583 A JP8700583 A JP 8700583A JP S59212952 A JPS59212952 A JP S59212952A
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- Japan
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- memory
- signal
- write
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数個のデータ処理装置間のデータの転送手段
に用いる先入先出メモリ装置に関するものである。
に用いる先入先出メモリ装置に関するものである。
従来例の構成とその問題点
近年、半導体技術の進歩によりマイクロプロセッサが非
常に安価になってきた。そこで複数のマイクロプロセッ
サを用いて並列にデータ処理を行なうことによシ、シス
テムとしての処理性能を高める構造、す々わちマルチプ
ロセッサ構造をとることが容易に可能となってきた。マ
ルチプロセッサにおいてはプロセッサ間でデータのやり
とシを高速に行なう必要があり、いくつかのデータ転送
手段がとられる。
常に安価になってきた。そこで複数のマイクロプロセッ
サを用いて並列にデータ処理を行なうことによシ、シス
テムとしての処理性能を高める構造、す々わちマルチプ
ロセッサ構造をとることが容易に可能となってきた。マ
ルチプロセッサにおいてはプロセッサ間でデータのやり
とシを高速に行なう必要があり、いくつかのデータ転送
手段がとられる。
以下にプロセッサ間データ転送手段の第1の従来例につ
いて説明する。
いて説明する。
第1図は従来のプロセッサ間データ転送手段である共有
メモリ装置を用いたマルチプロセッサの構成を示すもの
であり、11.12は中央演算装置(以下CPUと称す
)、21.22はローカルメモリ装置、23は共有メモ
リ装置、33は共有バスCBのアクセス調停を行なうバ
スアービタ、31.32は各ロー力バスと共有バスの結
合/切断を行なうバッファである。以下にその動作につ
いて説明する。
メモリ装置を用いたマルチプロセッサの構成を示すもの
であり、11.12は中央演算装置(以下CPUと称す
)、21.22はローカルメモリ装置、23は共有メモ
リ装置、33は共有バスCBのアクセス調停を行なうバ
スアービタ、31.32は各ロー力バスと共有バスの結
合/切断を行なうバッファである。以下にその動作につ
いて説明する。
CPU11は、CPU12に対して転送したいデータを
共有メモリ装置23に格納し、データが準備できたこと
を示す情報を同じく共有メモリ装置23に格納する。C
PU12は共有メモリ装置23を調ベデータが準備でき
たことを確認して所定のデータをローカルメモリ装置2
2にとシ込みみそれに基づいて処理を開始する。
共有メモリ装置23に格納し、データが準備できたこと
を示す情報を同じく共有メモリ装置23に格納する。C
PU12は共有メモリ装置23を調ベデータが準備でき
たことを確認して所定のデータをローカルメモリ装置2
2にとシ込みみそれに基づいて処理を開始する。
この方式ではデータ授受の方向性がソフトウェアによシ
完全に管理で°きるという利点をもつが、複数のプロセ
ッサが共有バスを介して同一の共有メモリにアクセスす
るため共有バスのアクセス競合を回避し、調停を行なう
バスアービタ33と各プロセッサがアクセス権を取得し
た時のみローカルバスと共有バスを接続するバッファ3
1.32が必要となり、ハードウェア量が大きくなると
いう欠点をもっている。また共有メモリに対するアクセ
スが時分割的になることによるアクセス速度の低下、ま
た転送すべきデータブロックをソフトウェアで管理する
ことによる性能低下が避けられないという欠点がある。
完全に管理で°きるという利点をもつが、複数のプロセ
ッサが共有バスを介して同一の共有メモリにアクセスす
るため共有バスのアクセス競合を回避し、調停を行なう
バスアービタ33と各プロセッサがアクセス権を取得し
た時のみローカルバスと共有バスを接続するバッファ3
1.32が必要となり、ハードウェア量が大きくなると
いう欠点をもっている。また共有メモリに対するアクセ
スが時分割的になることによるアクセス速度の低下、ま
た転送すべきデータブロックをソフトウェアで管理する
ことによる性能低下が避けられないという欠点がある。
次にプロセッサ間データ転送手段の第2の従来例につい
て説明する。
て説明する。
第2図は従来のプロセッサ間データ転送手段である先入
先出メモリ装置を用いたマルチプロセッサの構成を示す
ものであ5.11.12はCPU24.25はメモリ装
置、4oは従来の先入先出メモリ装置でCPU11用の
バスとCPU12用のバスの間に介在する。以下その動
作について説明する。
先出メモリ装置を用いたマルチプロセッサの構成を示す
ものであ5.11.12はCPU24.25はメモリ装
置、4oは従来の先入先出メモリ装置でCPU11用の
バスとCPU12用のバスの間に介在する。以下その動
作について説明する。
CPU11は、CPU12に対して転送したいデータを
、先入先出メモリ装置40が満杯でないことを確認して
その入力端に順次書込む。CPU12は先入先出メモリ
装置が空でない場合その出力端からデータを1語ずつ順
次読出し、これらのデータに基づき処理を開始する。
、先入先出メモリ装置40が満杯でないことを確認して
その入力端に順次書込む。CPU12は先入先出メモリ
装置が空でない場合その出力端からデータを1語ずつ順
次読出し、これらのデータに基づき処理を開始する。
上記の構成ではデータ転送の方向性をハードウェア的に
固定化することにより、第1の従来例の欠点であるハー
ドウェア量の増大、バス競合・データ授受のソフトウェ
ア管理による性能低下という問題を解消しているが、先
入先出メモリ装置本来の「書込んだ順序でのみ読出し可
能」という特徴から次のような欠点を有する。すなわち
CPU12の処理単位となる入力データが複数語である
場合、複数語の入力データを任意の順で読出せないため
、ランダムアクセスが可能なメモリ26に一旦転送しそ
れらについて処理を施す方法がとられるため、転送手続
きによる性能劣化が生ずる。
固定化することにより、第1の従来例の欠点であるハー
ドウェア量の増大、バス競合・データ授受のソフトウェ
ア管理による性能低下という問題を解消しているが、先
入先出メモリ装置本来の「書込んだ順序でのみ読出し可
能」という特徴から次のような欠点を有する。すなわち
CPU12の処理単位となる入力データが複数語である
場合、複数語の入力データを任意の順で読出せないため
、ランダムアクセスが可能なメモリ26に一旦転送しそ
れらについて処理を施す方法がとられるため、転送手続
きによる性能劣化が生ずる。
発明の目的
本発明は上記従来の゛欠点を解消するもので、マルチプ
ロセッサを構成する場合のプロセッサ間データ転送に要
するハードウェア量を少なくおさえ高速に転送が行なえ
、なおかつ1データブO’yり発明の構成 本発明は入力端と出力端に存在するランダムアクセス可
能なRAM構造とシフトレジスタ構造を兼ね備えた2つ
のメモリと、これらのメモリの間に介在するシフトレジ
スタ構造をもつメモリを具備した先入先出メモリ装置で
あり、入力端及び出力端のデータブロックに対し独立に
アドレシング可能にすることにより、転送データの作成
、参照を効率的に行なえることのできるものである。
ロセッサを構成する場合のプロセッサ間データ転送に要
するハードウェア量を少なくおさえ高速に転送が行なえ
、なおかつ1データブO’yり発明の構成 本発明は入力端と出力端に存在するランダムアクセス可
能なRAM構造とシフトレジスタ構造を兼ね備えた2つ
のメモリと、これらのメモリの間に介在するシフトレジ
スタ構造をもつメモリを具備した先入先出メモリ装置で
あり、入力端及び出力端のデータブロックに対し独立に
アドレシング可能にすることにより、転送データの作成
、参照を効率的に行なえることのできるものである。
実施例の説明
第3図は本発明の実施例における先入先出メモり装置の
構成図を示すものである。第3図において、61はデー
タ入力端に存在する1データブロツク(−2n語)の容
量をもつ書込み可能RAM。
構成図を示すものである。第3図において、61はデー
タ入力端に存在する1データブロツク(−2n語)の容
量をもつ書込み可能RAM。
62はデータ入力端から出力端の方向に1データブロツ
クの単位で順次シフトするシフトメモリ、63はデータ
出力端に存在する1データブロツクの容量をもつ読出し
可能RAM、64は現在の有効なデータブロックの数を
記憶する行列長レジスタ、66は61.52.53の各
メモリに対しシフト信号を出力するためのシフト制御回
路である。
クの単位で順次シフトするシフトメモリ、63はデータ
出力端に存在する1データブロツクの容量をもつ読出し
可能RAM、64は現在の有効なデータブロックの数を
記憶する行列長レジスタ、66は61.52.53の各
メモリに対しシフト信号を出力するためのシフト制御回
路である。
以上のように構成された本実施例の先入先出メモリ装置
について以下その動作を説明する。
について以下その動作を説明する。
データ送信側プロセッサは転送すべきデータが発生した
場合、本先入先出メモリ装置が満杯状態であるか否かを
示す信号FULを調べ、満杯でない場合、書込み可能メ
モリ61に対して書込みアドレス情報をADR31に、
書込みデータをDATAlに印加し書込み信号WTをア
クティブにする。
場合、本先入先出メモリ装置が満杯状態であるか否かを
示す信号FULを調べ、満杯でない場合、書込み可能メ
モリ61に対して書込みアドレス情報をADR31に、
書込みデータをDATAlに印加し書込み信号WTをア
クティブにする。
データ送信側で次々に発生する転送データの書込み可能
メモリ61への書込みアドレス、順序は任意である。デ
ータ送信側プロセッサは転送すべき一連のデータ群(≦
2n語)の格納を終了するとイデータブロソク書込み終
了信号WTFNをアクティブにする。シフト制°御回路
66は書込み終了信号WTFNを検出すると、行列長レ
ジスタ64の内容を参照し、現在の行列長の次の位置ま
で書込み可能メモリ61の内容をイブ−タブロック単位
で順次シフトさせるためのシフト制御信号5FTiを発
生する。そして行列長レジスタ54の内容を1加算する
。シフトメモリ62はa(≧0)データブロックの記憶
容量をもち、シフト制御回路56から出力されるシフト
制御信号SFT iによりデータブロックを出力端方向
にシフトする働きをする。
メモリ61への書込みアドレス、順序は任意である。デ
ータ送信側プロセッサは転送すべき一連のデータ群(≦
2n語)の格納を終了するとイデータブロソク書込み終
了信号WTFNをアクティブにする。シフト制°御回路
66は書込み終了信号WTFNを検出すると、行列長レ
ジスタ64の内容を参照し、現在の行列長の次の位置ま
で書込み可能メモリ61の内容をイブ−タブロック単位
で順次シフトさせるためのシフト制御信号5FTiを発
生する。そして行列長レジスタ54の内容を1加算する
。シフトメモリ62はa(≧0)データブロックの記憶
容量をもち、シフト制御回路56から出力されるシフト
制御信号SFT iによりデータブロックを出力端方向
にシフトする働きをする。
次にデータ受信側プロセッサが転送データを必要とする
場合、本先入先出メモリ装置が空状態であるか否かを示
す信号をMPを調べ、空でない場合、読出し可能メモリ
53に対して読出レアドレス情報をADH2に印加し読
出し信号RDをアクティブにして、DATA2に出力さ
れるデータを読出す。読出し可能メモリ63からのデー
タ読出しアドレス、順序は任意である。データ受信側プ
ロセッサは受信すべき一連のデータ群の読出し、処理を
終了するとヘデータブロック読出し終了信号RDFNを
アクティブにする。シフト制御回路66は読出し終了信
号RDFNを検出すると、行列長レジスタ64の内容を
参照し、現在の有効データブロックを保持しているソフ
トメモリ52と読出し可能メモリ63(また満杯時には
書込み可能メモリ61)に対してイデータブロソク分だ
けシフトさせるためのシフト制御信号5FTiを発生す
る。
場合、本先入先出メモリ装置が空状態であるか否かを示
す信号をMPを調べ、空でない場合、読出し可能メモリ
53に対して読出レアドレス情報をADH2に印加し読
出し信号RDをアクティブにして、DATA2に出力さ
れるデータを読出す。読出し可能メモリ63からのデー
タ読出しアドレス、順序は任意である。データ受信側プ
ロセッサは受信すべき一連のデータ群の読出し、処理を
終了するとヘデータブロック読出し終了信号RDFNを
アクティブにする。シフト制御回路66は読出し終了信
号RDFNを検出すると、行列長レジスタ64の内容を
参照し、現在の有効データブロックを保持しているソフ
トメモリ52と読出し可能メモリ63(また満杯時には
書込み可能メモリ61)に対してイデータブロソク分だ
けシフトさせるためのシフト制御信号5FTiを発生す
る。
そして行列長レジスタ64の内容を1減算する。
上記のFUL信号、EMP信号は行列長レジスタ64の
内容がそれぞれQ + 1.0の状態をデコードして作
成される。
内容がそれぞれQ + 1.0の状態をデコードして作
成される。
次に本発明の構成要素である書込み可能RAM61、シ
フトメモリ62の回路構成の一実施例を第4図に示す。
フトメモリ62の回路構成の一実施例を第4図に示す。
第4図において、61oは書込み可能RAM51の1ビ
ツトメモリセル、62oはシフトメモリ62の1ビツト
メモリセルである。
ツトメモリセル、62oはシフトメモリ62の1ビツト
メモリセルである。
以下にその動作を説明する。
書込み可能RAM51に体するアドレス信号はアドレス
デコーダでデコードされて、書込み可能RAMes1内
の1語(=mビット)に対して書込み選択信号WTSE
Liとして出力され、書込みデータWTDATAjが各
メモリセルにとり込まれる。
デコーダでデコードされて、書込み可能RAMes1内
の1語(=mビット)に対して書込み選択信号WTSE
Liとして出力され、書込みデータWTDATAjが各
メモリセルにとり込まれる。
第4図のメモリセル610は(m−1)ビット目のもの
を示している。メモリセル61oに対してシフト制御信
号5FTQ+、を1パルス印加すると隣のビット、すな
わち(m−2)ビット目の内容をとり込むことができる
。すなわちメモリセル610はRAM構造とシフトレジ
スタ構造を兼ね備えたメモリセルといえる。一方メモリ
セル620はメモリセル610に比べRAM構造に対応
する部分が無く、まさにシフトレジスタ構境をもつメモ
リセルである。読出し可能メモリ63のメモリセルは書
込み可能メモリセル510と全く同じ構造であり、書込
み可能メモリ61では各メモリセルに書込みデータ用の
ドライバ611が存在するのに対して、読出し可能メモ
リ63では読出しデータ用のレシーバが存在することだ
けが異なる。そこでSFT、、、 とSFTρの双方
にmパルスの信号を印加すると、書込み可能RAM61
のデータ全て(1デ一タブロツク分)はシフトメモリ6
2の最後尾にシフトさせることができる。同様にシフト
制御信号SFT −3FT、、に選択的にmの整数倍の
パルスを加えることにより1データブロツクを任意の場
所1でソフトすることができる。
を示している。メモリセル61oに対してシフト制御信
号5FTQ+、を1パルス印加すると隣のビット、すな
わち(m−2)ビット目の内容をとり込むことができる
。すなわちメモリセル610はRAM構造とシフトレジ
スタ構造を兼ね備えたメモリセルといえる。一方メモリ
セル620はメモリセル610に比べRAM構造に対応
する部分が無く、まさにシフトレジスタ構境をもつメモ
リセルである。読出し可能メモリ63のメモリセルは書
込み可能メモリセル510と全く同じ構造であり、書込
み可能メモリ61では各メモリセルに書込みデータ用の
ドライバ611が存在するのに対して、読出し可能メモ
リ63では読出しデータ用のレシーバが存在することだ
けが異なる。そこでSFT、、、 とSFTρの双方
にmパルスの信号を印加すると、書込み可能RAM61
のデータ全て(1デ一タブロツク分)はシフトメモリ6
2の最後尾にシフトさせることができる。同様にシフト
制御信号SFT −3FT、、に選択的にmの整数倍の
パルスを加えることにより1データブロツクを任意の場
所1でソフトすることができる。
以上のように本実砲例によればデータ入力端に書込み可
能なRAM、データ出力端に読出し可能なRAM、これ
らの間にシフトメモリを設けることによシ先入先出メモ
リ装置への書込み、読出しの動作が1データブロツク内
では任意の順に行なえ転送データの作成、あるいは受信
データの参照を非常に柔軟に行うことができる。
能なRAM、データ出力端に読出し可能なRAM、これ
らの間にシフトメモリを設けることによシ先入先出メモ
リ装置への書込み、読出しの動作が1データブロツク内
では任意の順に行なえ転送データの作成、あるいは受信
データの参照を非常に柔軟に行うことができる。
第6図は本発明の先入先出メモリ装置を、マルチプロセ
ンサにおけるプロセッサ間データ転送手段に用いた例を
示す図で、本発明の先入先出メモリ60以外は第2図と
同じ構成である。本構成によれば、1データブロツク内
でのデータの書込みアクセスあるいは読出1.アクセス
についてアドレス指定によるランダムアクセスが可能と
なる。
ンサにおけるプロセッサ間データ転送手段に用いた例を
示す図で、本発明の先入先出メモリ60以外は第2図と
同じ構成である。本構成によれば、1データブロツク内
でのデータの書込みアクセスあるいは読出1.アクセス
についてアドレス指定によるランダムアクセスが可能と
なる。
なお上記の実施例では1データブロック書込み終了信号
WTFN、1データブロック読出し終了信号RDFNは
外部から供給するとしたが、ある特定のアドレスに対す
る書込み、読出し動作を判定して内部的にこれらの信号
を作成してもよいことは言うまでもない。また書込み可
能メモリ51、読出し可能メモリ62は共に書込み/読
出し可能メモリとし、転送データ作成用などの作業領域
として利用できる構成としてもよい。
WTFN、1データブロック読出し終了信号RDFNは
外部から供給するとしたが、ある特定のアドレスに対す
る書込み、読出し動作を判定して内部的にこれらの信号
を作成してもよいことは言うまでもない。また書込み可
能メモリ51、読出し可能メモリ62は共に書込み/読
出し可能メモリとし、転送データ作成用などの作業領域
として利用できる構成としてもよい。
発明の効果
本発明の先入先出メモリ装置は書込み可能RAMシフト
メモリ、読出し可能RAM、行列長レジスタ、シフト制
御回路を設けることにより、マルチプロセッサにおける
グロセソサ間データ転送を少ないハードウェア量で、高
速に行なえしかも1データブロツク内のアクセスに関し
て柔軟性をもたせることができ、その実用的効果は大き
い。
メモリ、読出し可能RAM、行列長レジスタ、シフト制
御回路を設けることにより、マルチプロセッサにおける
グロセソサ間データ転送を少ないハードウェア量で、高
速に行なえしかも1データブロツク内のアクセスに関し
て柔軟性をもたせることができ、その実用的効果は大き
い。
第1図は従来の共通メモリ装置を用いたプロセは本発明
の先入先出メモリ装置を用いたプロセッサ間データ転送
手段を説明する図である。 60・・・・・・先入先出メモリ装置、61・・・・書
込み可能RAM(第1のメモリ)、52・・・・・・シ
フトメモリ(第3のメモリ)、63・・・・・・読出し
可能RAM(第2のメモリ)、64・・・・・行列長レ
ジスタ、団・・・・・シフト制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第4図 KAM(771−レソスy 第5図
の先入先出メモリ装置を用いたプロセッサ間データ転送
手段を説明する図である。 60・・・・・・先入先出メモリ装置、61・・・・書
込み可能RAM(第1のメモリ)、52・・・・・・シ
フトメモリ(第3のメモリ)、63・・・・・・読出し
可能RAM(第2のメモリ)、64・・・・・行列長レ
ジスタ、団・・・・・シフト制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第4図 KAM(771−レソスy 第5図
Claims (1)
- 最大2n語の容量よりなる1ブロツクのデータを記憶し
、n本(n≧1)からなる第1のアドレス信号線により
1語単位でデータの書込み可能なRAM構造およびシフ
トレジスタ構造を兼ね備えた第1のメモリと、前記第1
のメモリと同じ容量のデータを記憶し、n本からなる第
2のアドレス信号線により1語単位でデータの読出し可
能なRAM構造およびシフトレジスタ構造を兼ね備えた
第2のメモリと、前記第1のメモリと第2のメモリの間
に位置し、前記第1のメモリ内の全データをシフト制御
信号に従って最後尾ブロックにシフト入力し、先頭ブロ
ックから前記第2のメモリにデータブロックをシフト出
力するシフトレジスタ構造を備えたρデータブロック(
2≧0)の容量をもつ第3のメモリと、現在格納されて
いるデータブロック数を記憶する行列長レジスタと、前
記第1のメモリに対するデータブロックの書込み終了信
号によって前記第1のメモリの内容を前記行列長レジス
タの示すデータブロック数の次のブロックまで順次シフ
トして前記行列長レジスタを1加算し、また前記第2の
メモリに対するデータブロックの読出し終了信号によっ
て現在格納されているデータブロックをすべてシフトし
て前記行列長レジスタを1減算するシフト制御回路とか
ら構成されることを特徴とする先入先出メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58087005A JPS59212952A (ja) | 1983-05-17 | 1983-05-17 | 先入先出メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58087005A JPS59212952A (ja) | 1983-05-17 | 1983-05-17 | 先入先出メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59212952A true JPS59212952A (ja) | 1984-12-01 |
Family
ID=13902796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58087005A Pending JPS59212952A (ja) | 1983-05-17 | 1983-05-17 | 先入先出メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59212952A (ja) |
-
1983
- 1983-05-17 JP JP58087005A patent/JPS59212952A/ja active Pending
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