JPH0633233U - プログラム転送制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの処理速度を上げるためＲＯＭ内のプ
ログラムをＲＡＭに転送して、ＲＡＭに転送されたプロ
グラムにより実行する装置において、特別なプログラム
を要せず、プログラム転送処理を自動的に行い、前処理
時間を短縮させる。 【構成】 電源を入れると共にリセット信号がプログラ
ム転送切替回路９をリセットして“Ｌ”レベルのエンド
信号をＲＡＭアクセス制御回路１０に入力する。ＲＡＭ
アクセス制御回路１０はＲＯＭ選択信号をＲＡＭ選択信
号に、読み出し信号を書き込み信号に変換してＲＡＭに
入力し、ＲＯＭデータの書き込みを行う。プログラム最
終アドレス格納レジスタ７に格納されているＲＯＭデー
タの最終アドレスとＣＰＵからのアドレスとをアドレス
比較器８において比較し、等しくなればエンド信号は
“Ｈ”レベルとなってＲＯＭ選択信号とＲＡＭ₂ 選択信
号が“Ｈ”となりプログラム転送状態は終る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はプログラムをＲＯＭからＲＡＭに転送し高速処理動作を行うようなコ ンピュータシステムに関し、プログラムを用いて行う転送処理を不要にし、初期 化以後プログラムの実行までの処理時間を短縮させるようにしたコンピュータシ ステムにおけるプログラム転送制御装置に関する。

【０００２】

【従来の技術】

チップ内にプログラム用メモリであるＲＯＭを持たないＣＰＵで構築されたコ ンピュータシステムでは、プログラムは通常外部に設けたＲＯＭに格納されてお り、ＣＰＵはＲＯＭにアクセスして動作する。このようなシステムでは、ＣＰＵ が高速に動作可能になっても、アクセス速度の遅いＲＯＭでは十分にＣＰＵの処 理速度を上げることはできない。そのためＲＯＭに格納されているプログラムを 高速にアクセス可能なＲＡＭ上に転送して、ＣＰＵをそのＲＡＭにアクセスさせ ることにより処理速度の向上を実現している。

【０００３】 一般に、ＣＰＵがプログラムに従った動作を実行する前に、そのプログラムが 正しいかどうかを最初に確認する前処理が行われる。この前処理の一般的な手法 として、プログラム領域の全データを加算し、結果を予め計算して得られている 値と照合して判定するサム値チェックと呼ばれる方法がとられている。

【０００４】

【考案が解決しようとする課題】

ところが、上記のような従来の装置では、 （１）ＲＯＭ内のプログラムをＲＡＭに転送するプログラムが必要である。

【０００５】 （２）ＲＯＭ内のプログラムをＲＡＭに転送する前にプログラムの確認のため の前処理が加わり、そのための前処理時間を更に必要とする。

【０００６】 本考案は上記の点に鑑みてなされたもので、その目的は、ＲＯＭ内プログラム をＲＡＭに転送するためのプログラム転送処理を自動的に行って、前処理時間の 短縮化を図ったプログラム転送制御装置を実現することにある。

【０００７】

【課題を解決するための手段】

前記の課題を解決する本発明は、アクセス速度の遅いＲＯＭに格納されている プログラムをアクセス速度の速いＲＡＭに転送して、ＣＰＵのプログラムの読み 取り時間を短縮させるプログラム転送制御装置において、ＲＯＭに格納されてい るプログラムの最終アドレスが格納されているプログラム最終アドレス格納レジ スタと、ＣＰＵから入力されるアドレスと前記プログラム最終アドレス格納レジ スタからの最終アドレスデータとが入力され、等しくなった時に信号を出力する アドレス比較器と、初期化後該アドレス比較器からの信号入力がない間はプログ ラム転送状態を示す信号を出力し、前記アドレス比較器からの信号入力があれば プログラム転送終了状態を示す信号を出力するプログラム転送切替回路と、該プ ログラム転送切替回路からの信号がプログラム転送状態の時にはＲＯＭ選択信号 をＲＡＭ選択信号に、読み出し信号を書き込み信号に変換し、プログラム転送終 了状態の時には不動作状態とし、ＣＰＵからのＲＯＭアドレスが入力されるとＲ ＡＭ選択信号と読み出し信号とをそのまま前記ＲＡＭに入力するＲＡＭアクセス 制御回路とを具備することを特徴とするものである。

【０００８】

【作用】

電源オンによりリセット信号がプログラム転送切替回路に入力されてプログラ ム転送状態を指定する信号をＲＡＭアクセス制御回路に入力し、ＲＡＭアクセス 制御回路はＲＯＭ選択信号をＲＡＭ選択信号に、読み出し信号を書き込み信号に 変換し、ＲＯＭ内のプログラムデータがＲＡＭに書き込まれる。プログラム最終 アドレス格納レジスタに格納されているＲＯＭ内プログラムの最終アドレスとＣ ＰＵから出力される読み出しアドレスとが等しくなればアドレス比較器はその旨 を示す信号をプログラム転送切替回路に出力し、プログラム転送切替回路はプロ グラム転送終了状態を指定する信号を出力する。ＲＡＭアクセス制御回路は前期 信号に基づきＲＡＭを不動作状態とし、ＲＡＭアドレスが入力されるとＲＡＭ選 択信号と読み出し信号をそのままＲＡＭに入力し、ＲＡＭに転送されたプログラ ムデータをＣＰＵに出力する。

【０００９】

【実施例】

以下、図面を参照して本考案の実施例を詳細に説明する。

【００１０】 図１は本考案の一実施例のブロック図である。本明細書において負論理の信号 はアンダーラインで示してある。図において、１は外部に設けられたＲＯＭ２に 格納されているプログラムによってその処理内容が規定されるＣＰＵで、後述の 各メモリに読み出し又は書き込みのアドレスを出力し、データのやり取りを行う 。ＣＰＵ１が前記の各メモリにアクセスする場合、読み出しや書き込みを行う各 メモリのアドレスと、読み出し又は書き込み信号（Ｒ／Ｗ）と、データの読み出 し又は書き込みのタイミングを制御するストローブ信号（ＤＳ）を出力し、各メ モリから応答信号（ＤＴＡＣＫ）が入力されることによりＣＰＵ１はアクセス動 作を終了する。３はＣＰＵ１からのアドレスが入力され、これを解読して指定さ れたメモリを呼び出す信号を出力するアドレスデコーダである。４はアドレスデ コーダ３によって決定されたアクセス先に対し、ＣＰＵ１からの読み出し書き込 み信号（Ｒ／Ｗ）とストローブ信号（ＤＳ）とを受けて、読み出し信号（ＲＤ） と書き込み信号（ＷＴ）とを出力するメモリコントローラである。５はＲＯＭ２ に書き込まれているＣＰＵ１を動作させるプログラムをＲＯＭ２から転送されて 書き込まれるＲＡＭ₂ 、６はＣＰＵ１が動作中、ＣＰＵ１からデータの書き込み が行われ、又、書き込まれたデータがＣＰＵ１によって読み出されるＲＡＭ₁ で ある。

【００１１】 ７はＲＯＭ２に書き込まれているＣＰＵ１が実行するプログラムのＲＯＭ２に おける最終アドレスが格納されているプログラム最終アドレス格納レジスタ（以 下最終アドレスレジスタという）である。８はＣＰＵ１から出力されるアドレス と最終アドレスレジスタ７に格納されているアドレスとを比較して等しくなった 時にプログラム転送終了を示すＥＱ信号を出力するアドレス比較器である。９は 電源スイッチを入れた時に出力されるリセット信号（ＲＥＳＥＴ）によりリセッ トされてプログラム転送状態を示す“Ｌ”レベルのエンド信号を出力し、アドレ ス比較器８からのＥＱ信号によりプログラム転送終了を示す“Ｈ”レベルのエン ド信号を出力するＤフリップフロップから成るプログラム転送切替回路である。 １０はプログラム転送切替回路９からの“Ｌ”レベルのエンド信号によりプログ ラム転送状態にある時は、ＣＰＵ１がＲＯＭ２内のデータを読み込む時に同時に ＲＯＭ２からＲＡＭ₂ ５にデータを書き込ませるためにＲＯＭ２を選択する信号 のＣＳＲＯＭ信号をＲＡＭ₂ ５のＣＳ（チップセレクト）端子に出力してＲＡＭ ₂ ５を選択し、読み出し信号ＲＤを書き込み信号ＷＴ′に変換してＲＡＭ₂ ５の ＷＥ （ライトイネーブル）端子に出力し、“Ｈ”レベルのエンド信号によりプロ グラム転送終了状態にある時はＲＡＭ₂ ５を不動作状態とし、ＲＯＭアドレス入 力と共にアドレスデコーダ３の出力のＣＳＲＡＭ ₂ 信号をＲＡＭ₂ ５のＣＳ端子 に、メモリコントローラ４の出力のＲＤ信号をＯＥ（アウトプットイネーブル） 端子に出力するＲＡＭアクセス制御回路で、不論理のオア回路５個と不論理のア ンド回路２個で構成されている。

【００１２】 １１はアドレスデコーダ３の出力のチップセレクト信号（ＣＳ）と、メモリコ ントローラ４のＲＤ又はＷＴ信号が入力された時に応答信号（ＤＴＡＣＫ）を生 成するアクノリッジ生成回路である。この時、ＲＯＭ２のアクセス速度はＲＡＭ に比べて遅いので、ＣＰＵ１がＲＯＭ２にアクセスする場合はＲＡＭの場合に比 べ応答信号ＤＴＡＣＫの出力タイミングを遅らせるように制御している。即ちＲ ＯＭにアクセスする時はＲＡＭにアクセスする場合に比べてＤＴＡＣＫの周期を 大きくしている。

【００１３】 次に、上記のように構成された実施例の動作を２図のタイムチャートを参照し て説明する。電源を入れて装置を動作させると、リセット信号ＲＥＳＥＴが入力 されてその立ち下がりでプログラム転送切替回路９の出力のエンド信号が“Ｌ” となる。ＲＥＳＥＴ信号がなくなると、ＣＰＵ１はＲＯＭ２に格納されているプ ログラムのチェックを行う。この時ＣＰＵ１からアドレス信号がアドレスデコー ダ３に出力され、Ｒ／Ｗ信号のうち“Ｈ”レベルの読み出し信号とストローブ信 号ＤＳがメモリコントローラ４に出力される。この信号によりアドレスデコーダ ３はＲＯＭ選択信号ＣＳＲＯＭをＲＯＭ２のＣＳ端子に、メモリコントローラ４ はＲＤ信号をＲＯＭ２のＯＥ端子に出力する。アクノリッジ生成回路１１は“Ｌ ”レベルのエンド信号の入力と相俟って、アドレスデコーダ３からのＣＳＲＯＭ 信号とメモリコントローラ４からのＲＤ信号の入力によりＤＴＡＣＫ信号をＣＰ Ｕ１に出力する。この場合“Ｌ”レベルのエンド信号が入力されているため、Ｄ ＴＡＣＫ 信号はＲＡＭにアクセスする場合に比べてその周期を長くして出力タイ ミングを遅らせ、ＲＯＭ２のアクセス速度の遅さをカバーしている。

【００１４】 ここで、ＲＯＭ２に格納されているプログラムをＲＡＭ₂ ５に転送する動作を 説明する。先に述べたようにアドレスデコーダ３からの選択信号ＣＳＲＯＭによ ってＲＯＭ２が選択され、読み出し信号ＲＤがＲＯＭ２のＯＥ端子に入力されて 、ＣＰＵ１からのアドレス入力により、逐次データを出力する。

【００１５】 一方、ＲＡＭアクセス制御回路１０は以下のように動作してＲＡＭ₂ ５を呼び 出してＲＯＭ２のデータを書き込む。ＲＡＭアクセス制御回路１０に“Ｌ”レベ ルのエンド信号が入力されている場合の回路例とその動作の態様を図３により説 明する。この回路は図示のように論理回路１０１，１０２，１０３，１０４，１ ０５，１０６及び１０７で構成されている。ＣＳＲＯＭ信号、ＣＳＲＡＭ ₂ 信号 及びエンド信号は何れも“Ｌ”レベルなので、論理回路１０１の出力は“Ｌ”、 論理回路１０２の出力は“Ｈ”で論理回路１０６の出力は“Ｌ”となり、ＣＳＲ ＯＭ 信号が通過してＣＳＲＡＭ ₂ ′信号としてＲＡＭ₂ ５のＣＳ端子に入力され て図２に示すようにＲＡＭ₂ ５が選ばれる。又、ＲＤ信号は“Ｌ”、ＷＴ信号は “Ｈ”で、論理回路１０３の出力は“Ｌ”、論理回路１０４の出力は“Ｈ”とな り、論理回路１０７の出力はＲＤ信号により“Ｌ”となって、ＲＤ信号が書き込 み信号ＷＴ′としてＲＡＭ₂ ５のＷＥ（ライトイネーブル）端子に入力されて、 図２に示すように書き込み可能の状態になる。又、ＲＡＭ₂ ５のＯＥ端子には論 理回路１０５の出力の“Ｈ”信号が入っていて不動作状態である。このようにし てエンド信号が“Ｌ”レベルの時ＲＯＭ２からデータが読み出されてＲＡＭ₂ ５ に書き込まれる。この時のＤＴＡＣＫ信号の周期は図２に見られるように大きく て、アクセス速度の遅いＲＯＭ２に適した速度となっている。

【００１６】 プログラム最終アドレスレジスタ７にはＲＯＭ２に格納されているプログラム の最終アドレスｎが格納されており、この最終アドレスデータがアドレス比較器 ８に入力されている。ＣＰＵ１から出力されるＲＯＭ２のアドレスが最終アドレ スｎになった時、アドレス比較器８はＥＱ信号をプログラム転送切替回路９に出 力する。プログラム転送切替回路９はＤフリップフロップで構成されていて、Ｅ Ｑ信号がクロック端子に入力されると、Ｑ端子にはＤ端子の“Ｈ”信号が現れて “Ｈ”レベルのエンド信号がアクノリッジ生成回路１１、アドレスデコーダ３及 びＲＡＭアクセス制御回路１０に入力される。このエンド信号によりアドレスデ コーダ３からのＣＳＲＯＭ信号とＣＳＲＡＭ ₂ 信号は“Ｈ”レベルとなり、ＲＡ Ｍアクセス制御回路において、ＣＳＲＡＭ ₂ 信号が“Ｈ”なので論理回路１０６ の出力のＣＳＲＡＭ ₂ ′信号は“Ｈ”レベルとなり、図２に示すようになる。

【００１７】 次に、ＣＰＵ１からＲＯＭアドレスが出力され、“Ｈ”レベルのエンド信号と 相俟ってアドレスデコーダ３の出力のＣＳＲＡＭ ₂ 信号が図２のタイムチャート に示すように“Ｌ”レベルになる。そのためＲＡＭアクセス制御回路１０は図４ に示すような出力をＲＡＭ₂ ５に供給する。図において、エンド信号とＣＳＲＯ Ｍ 信号が“Ｈ”、ＣＳＲＡＭ ₂ 信号が“Ｌ”なので、論理回路１０１の出力は“ Ｈ”、論理回路１０２の出力は“Ｌ”、従って、論理回路１０６の出力は“Ｌ” となり、ＣＳＲＡＭ ₂ の“Ｌ”信号がＣＳＲＡＭ ₂ ′信号としてＲＡＭ₂ ５のＣ Ｓ 端子に入力される。又、論理回路１０３にはＲＤ信号の“Ｌ”とエンド信号の “Ｈ”が入力されてその出力は“Ｈ”、論理回路１０４にはＷＴの“Ｈ”とエン ド信号の“Ｈ”が入力されてその出力は“Ｈ”となり、論理回路１０７の出力の “Ｈ”信号がＲＡＭ₂ ５のＷＥ端子に入力されて不動作となっている。論理回路 １０５にはＲＤ信号の“Ｌ”とエンド信号の“Ｈ”とが入力されて出力の“Ｌ” 信号がＲＡＭ₂ ５のＯＥ端子に入力され、ＲＤ信号がＲＤ′信号として入力され 、ＲＡＭ₂ ５に格納されているＲＡＭデータがＣＰＵ１からのＲＯＭアドレスに よってＣＰＵ１に読み取られ、プログラムが実行される。

【００１８】 以上の実施例の装置のようにＲＯＭに格納されたプログラムをＲＡＭに転送し 、ＲＡＭ上のプログラムを実行するシステムでは、次のような効果が期待できる 。

【００１９】 （１）ＣＰＵがＲＯＭに格納されているプログラムのチェック（サム値チェッ ク）を行っている間、同時にＲＡＭにプログラムが転送されるため、別途にプロ グラム転送のためのプログラム時間が不要となる。

【００２０】 （２）従来のシステムで必要であったプログラム転送時間が削除されるため、 プログラムを実行するまでの前処理時間の短縮化が実現できる。

【００２１】 この状態を図５に示す。図において、（イ）図は従来のシステムにおける各工 程の時間経過を示す図、（ロ）図は実施例のシステムにおける時間経過を示す図 である。図中、Ｔ₁ はＲＯＭに格納されているプログラムのサム値チェックを行 う時間、Ｔ₂ は転送されるＲＡＭの内容のサム値チェック時間、Ｔ₃ はＲＯＭか らＲＡＭへのプログラムの転送時間、Ｔ₄ はＲＯＭからＲＡＭに転送されたプロ グラムの内容が転送によって誤まりを生じていないかチェックするサム値チェッ ク時間である。この図で明らかなように実施例のシステムではプログラム転送時 間のＴ₃ がＲＯＭチェックと同時に実施できるため、前処理時間がプログラム転 送時間Ｔ₃ だけ短縮される。

【００２２】

【考案の効果】

以上詳細に説明したように本考案によれば、ＲＯＭに格納されているプログラ ムをＲＡＭに転送する処理を自動的に行って、他の処理と並行して実施すること により、プログラム実行前の前処理時間が短縮されて、実用上の効果は大きい。

【図面の簡単な説明】

【図１】本考案の一実施例の装置のブロック図である。

【図２】図１の装置の動作のタイムチャートである。

【図３】ＲＡＭアクセス制御回路のエンド信号“Ｌ”に
おける動作説明図である。

【図４】ＲＡＭアクセス制御回路のエンド信号“Ｈ”に
おける動作説明図である。

【図５】本考案の効果の説明図で、（イ）図は従来の装
置の所要時間の説明図、（ロ）図は本考案の装置の所要
時間の説明図である。

【図６】本考案の実施例の要部を示す図である。

【符号の説明】

１ ＣＰＵ ２ ＲＯＭ ３ アドレスデコーダ ４ メモリコントローラ ５ ＲＡＭ₂ ７ プログラム最終アドレス格納レジスタ ８ アドレス比較器 ９ プログラム転送切替回路 １０ ＲＡＭアクセス制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アクセス速度の遅いＲＯＭに格納されて
   いるプログラムをアクセス速度の速いＲＡＭに転送し
   て、ＣＰＵのプログラムの読み取り時間を短縮させるプ
   ログラム転送制御装置において、 ＲＯＭ（２）に格納されているプログラムの最終アドレ
   スが格納されているプログラム最終アドレス格納レジス
   タ（７）と、 ＣＰＵから入力されるアドレスと前記プログラム最終ア
   ドレス格納レジスタ（７）からの最終アドレスデータと
   が入力され、等しくなった時に信号（ＥＱ）を出力する
   アドレス比較器（８）と、 初期化後該アドレス比較器（８）からの信号（ＥＱ）入
   力がない間はプログラム転送状態を示す信号を出力し、
   前記アドレス比較器（８）からの信号（ＥＱ）入力があ
   ればプログラム転送終了状態を示す信号を出力するプロ
   グラム転送切替回路（９）と、 該プログラム転送切替回路（９）からの信号がプログラ
   ム転送状態の時にはＲＯＭ選択信号（ＣＳＲＯＭ）をＲ
   ＡＭ選択信号（ＣＳＲＡＭ ₂ ′）に、読み出し信号（Ｒ
   Ｄ）を書き込み信号（ＷＴ′）に変換し、プログラム転
   送終了状態の時には不動作状態とし、ＣＰＵ（１）から
   のＲＯＭアドレスが入力されるとＲＡＭ選択信号（ＣＳ
   ＲＡＭ ₂ ）と読み出し信号（ＲＤ）とをそのまま前記Ｒ
   ＡＭ（５）に入力するＲＡＭアクセス制御回路（１０）
   とを具備することを特徴とするプログラム転送制御装
   置。