JPS62118438A - Ｃｐｕｉｄ切替制御方式 - Google Patents
Ｃｐｕｉｄ切替制御方式Info
- Publication number
- JPS62118438A JPS62118438A JP60259283A JP25928385A JPS62118438A JP S62118438 A JPS62118438 A JP S62118438A JP 60259283 A JP60259283 A JP 60259283A JP 25928385 A JP25928385 A JP 25928385A JP S62118438 A JPS62118438 A JP S62118438A
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- Japan
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- cpuid
- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｏ８が必要とするＣＰＵ ＩＤを切替えて
出力するＣＰｔＪＩＤＰｔ側御方式に関する。
出力するＣＰｔＪＩＤＰｔ側御方式に関する。
ＣＰＵ （中央処理装置）はＩＤコードを持っており、
該コードによりそのＣＰＵの機種名及びグレード名が表
わされる。また、Ｑ Ｓ （ＱｐｅｒａｔｉｎｇＳｙｓ
ｔｅｍ）はあるＣ Ｐ Ｕでは動作できるが他のｃｐ
Ｕでは動作できないという特性があり、そして動作でき
るＣＰＵは一般に複数種あるのが普通である。そしてＣ
ＰＵの種類が異なるとその構成、機能も異なるのが普通
であるから、複数種のＣＰＵで動作可能といっても種類
が異なるとＯ８の持っている機能の一部は実行不可能に
なる。そこでＯ８は動作開始時に当該ＣＰＵのＴＤを求
め、自己が動作可能なＣＰ ｔＪか、また動作可能とし
ても自己の機能に実行不可能なものはないか等をチェッ
クする。
該コードによりそのＣＰＵの機種名及びグレード名が表
わされる。また、Ｑ Ｓ （ＱｐｅｒａｔｉｎｇＳｙｓ
ｔｅｍ）はあるＣ Ｐ Ｕでは動作できるが他のｃｐ
Ｕでは動作できないという特性があり、そして動作でき
るＣＰＵは一般に複数種あるのが普通である。そしてＣ
ＰＵの種類が異なるとその構成、機能も異なるのが普通
であるから、複数種のＣＰＵで動作可能といっても種類
が異なるとＯ８の持っている機能の一部は実行不可能に
なる。そこでＯ８は動作開始時に当該ＣＰＵのＴＤを求
め、自己が動作可能なＣＰ ｔＪか、また動作可能とし
ても自己の機能に実行不可能なものはないか等をチェッ
クする。
第２図（ａｌはＣＰＵ ＩＤのフォーマットを示す。
本例ではＣＰＵ ＩＤは６４ビツトからなり、その８
ビツトがバージョンコード、２４ビツトが製造号機、残
りがモデルナンバーなどである。モデルナンバーは機種
名を表わし、バージョンコード（００−ＦＦ）は、その
機種内でのグレードを表わす。機種及びグレードによっ
てサポートしている機能が異なるため、Ｏ８はＣＰＵＴ
Ｄを読み取って機種及びグレードを調べる。
ビツトがバージョンコード、２４ビツトが製造号機、残
りがモデルナンバーなどである。モデルナンバーは機種
名を表わし、バージョンコード（００−ＦＦ）は、その
機種内でのグレードを表わす。機種及びグレードによっ
てサポートしている機能が異なるため、Ｏ８はＣＰＵＴ
Ｄを読み取って機種及びグレードを調べる。
このＣＰＵ ＴＤの読■ｖりに用いる命令は、第２図
山）に示すフォーマントを持つストアＣＰ ｔＪＩＤで
ある。これはＯ８が発行する。この命令が実行されると
ＣＰ Ｕ Ｉ Ｄ ノＶｌ！ｌ？５ＩＯＮ及びＭＯＤ
ＥＩ。
山）に示すフォーマントを持つストアＣＰ ｔＪＩＤで
ある。これはＯ８が発行する。この命令が実行されると
ＣＰ Ｕ Ｉ Ｄ ノＶｌ！ｌ？５ＩＯＮ及びＭＯＤ
ＥＩ。
Ｎ［ＩＭＢＥＲは、主記憶ＭＥＭのｔＦｔ令したアドレ
スＢ２゜Ｄ２へ格納され、これによりＯ８ば当該ＣＰ
ｔＪの型を知る。
スＢ２゜Ｄ２へ格納され、これによりＯ８ば当該ＣＰ
ｔＪの型を知る。
針算機システムは、ユーザー利便を考えれば互換性のあ
ることが大切である。しかし機種が異なれば同機能のＣ
ＰＵでもＣＰＵ ＩＤは異なるのが普通で、従って上
記の方式をとっていると、当該ＣＰＵ下で動作可能なＯ
Ｓも、ＣＰＵ ＩＤを求めたところ予定のものではな
いから動作不能と判断し停止する恐れがある。
ることが大切である。しかし機種が異なれば同機能のＣ
ＰＵでもＣＰＵ ＩＤは異なるのが普通で、従って上
記の方式をとっていると、当該ＣＰＵ下で動作可能なＯ
Ｓも、ＣＰＵ ＩＤを求めたところ予定のものではな
いから動作不能と判断し停止する恐れがある。
この問題に対しては、何らかの手段によってその互換性
を表示すればよい訳で、その−例を第３図に示す。この
方式では図示のようにサービスプロセッサＳＶＰにＣＰ
Ｕ ＴＤを格納しておく。
を表示すればよい訳で、その−例を第３図に示す。この
方式では図示のようにサービスプロセッサＳＶＰにＣＰ
Ｕ ＴＤを格納しておく。
即ちこのＣＰＵ （ＣＰＵａとする、ＣＰＵ０−ＣＰＵ
ｎは同じ型のものであるから同じＣＰＵａで表わす）は
他の機種のＣＰＵ （ＣＰＵｂ、ＣＰＵｃ。
ｎは同じ型のものであるから同じＣＰＵａで表わす）は
他の機種のＣＰＵ （ＣＰＵｂ、ＣＰＵｃ。
・・・・・・とする）と同じ機能のものとすれば、該Ｃ
ＰＵ ａのＣＰＵＩＤとＣＰ Ｕ ｂ 、 ＣＰ Ｕ
ｃ 、 −・−・−のＣＰＵ ＩＤをＳＶＰに格納し
ておく。図面のｓｖｐ内のＣＰＵ ＩＤＩが例えば前
者、ＣＰＵＩＤｎ等が後者である。ＣＰＵのレジスタに
は、これらのＣＰＵ ＴＤの１つを選択させるデータ
をプログラムによりロードする。即ち走行させるＯ８が
ＣＰＵａを想定したものであればＣＰＵＩＤＩを選択さ
せる、そして該Ｏ８がＣＰＵｂを想定したものであれば
ＣＰＵ ＩＤ２を選択させる各データをレジスタにロ
ードする。上記プログラムはＯ８により起動させ、そし
てレジスタにロードするデータは主記憶などに格納して
おく。
ＰＵ ａのＣＰＵＩＤとＣＰ Ｕ ｂ 、 ＣＰ Ｕ
ｃ 、 −・−・−のＣＰＵ ＩＤをＳＶＰに格納し
ておく。図面のｓｖｐ内のＣＰＵ ＩＤＩが例えば前
者、ＣＰＵＩＤｎ等が後者である。ＣＰＵのレジスタに
は、これらのＣＰＵ ＴＤの１つを選択させるデータ
をプログラムによりロードする。即ち走行させるＯ８が
ＣＰＵａを想定したものであればＣＰＵＩＤＩを選択さ
せる、そして該Ｏ８がＣＰＵｂを想定したものであれば
ＣＰＵ ＩＤ２を選択させる各データをレジスタにロ
ードする。上記プログラムはＯ８により起動させ、そし
てレジスタにロードするデータは主記憶などに格納して
おく。
このようにすれば、そして走行させるＯ８はＣＰＵａ用
とすると、該Ｏ８をｌＰＬＬ、起動すると、該Ｏ８は前
記プログラムを動作させてＣＰＵのレジスタにＣＰＩＪ
［ｒ′）１選択用データをセットさせ、次いで該Ｏ
８は５ＴＯＲ［！ ＣＰＩＩ Ｉｎ命令を発行する。こ
れによりＳｖＰのＣＰ Ｕ Ｉ Ｄ １がｉＡ 出さ
れ、これはＣＰ ｔＪの命令制御部を介して主記憶の当
該番地に書込まれ、こうして該Ｏ８は自己が動作可能で
あること、実行できる機能は××であることを知ること
ができる。走行させるＯ５がＣＰＵｂ用であるときは、
該Ｏ３は前記プログラムを起動させて、ＣＰ ＴＪレジ
スタにＣＰＵ ｒＤ２選択用データをセットさせ、該
Ｏ８が５ＴＯＩＩＥ Ｃ１’Ｕ１０を発行したときｓｖ
ｐのＣＰ ｔＪ Ｉ Ｄ ２が読出され主記憶の当該
番地に書込まれるようにする。
とすると、該Ｏ８をｌＰＬＬ、起動すると、該Ｏ８は前
記プログラムを動作させてＣＰＵのレジスタにＣＰＩＪ
［ｒ′）１選択用データをセットさせ、次いで該Ｏ
８は５ＴＯＲ［！ ＣＰＩＩ Ｉｎ命令を発行する。こ
れによりＳｖＰのＣＰ Ｕ Ｉ Ｄ １がｉＡ 出さ
れ、これはＣＰ ｔＪの命令制御部を介して主記憶の当
該番地に書込まれ、こうして該Ｏ８は自己が動作可能で
あること、実行できる機能は××であることを知ること
ができる。走行させるＯ５がＣＰＵｂ用であるときは、
該Ｏ３は前記プログラムを起動させて、ＣＰ ＴＪレジ
スタにＣＰＵ ｒＤ２選択用データをセットさせ、該
Ｏ８が５ＴＯＩＩＥ Ｃ１’Ｕ１０を発行したときｓｖ
ｐのＣＰ ｔＪ Ｉ Ｄ ２が読出され主記憶の当該
番地に書込まれるようにする。
こうして当該ＣＰＵ下で動作できるＯ８であれば動作し
、ＣＰＵＩｒ）が予定のものでないから動作不能という
事態にはならない。
、ＣＰＵＩｒ）が予定のものでないから動作不能という
事態にはならない。
既存のシステムに適用する場合は、既存システムのＯ８
は前記プログラムスタート命令などは持たないから、Ｃ
Ｐ１月／ジスタにはデータがセットされないことになる
。これに対してはＣＰ Ｕレジスタにデータがセットさ
れていない（クリアされている）状態では当該既存シス
テムでのＣＰＵＩＦ）が選択されるようにしておけばよ
く、このようにすれば該既存システム用のＯ８も、それ
と互換性のあるシステムで動作できる。
は前記プログラムスタート命令などは持たないから、Ｃ
Ｐ１月／ジスタにはデータがセットされないことになる
。これに対してはＣＰ Ｕレジスタにデータがセットさ
れていない（クリアされている）状態では当該既存シス
テムでのＣＰＵＩＦ）が選択されるようにしておけばよ
く、このようにすれば該既存システム用のＯ８も、それ
と互換性のあるシステムで動作できる。
しかしながらこの第３図の方式ではＣＰＵ ＩＤをＳ
ｖＰにお（のでその読出し、主記憶への格納に時間がか
＼す、動作が遅いという問題がある。
ｖＰにお（のでその読出し、主記憶への格納に時間がか
＼す、動作が遅いという問題がある。
本発明はか−る点を改善し、高速動作可能にしようとす
るものである。
るものである。
本発明のＣＰＵ ＩＤ切替制御方式は、中央処理装置
に自己のＣＰＵ ＩＤを含む複数のＣＰＵＩＤを保有
し、またレジスタにセットされたデータにより該ＣＰＵ
１０の１つを選択出力するＣＰＵ ＩＤ選択回路
を設け、オペレーティングシステムの走行時に、該レジ
スタにデータをセットしまたは非セットとして、該オペ
レーティングシステムに属するタイプのＣＰＵ ＴＤ
を前記選択回路に出力させることを特徴とするものであ
る。
に自己のＣＰＵ ＩＤを含む複数のＣＰＵＩＤを保有
し、またレジスタにセットされたデータにより該ＣＰＵ
１０の１つを選択出力するＣＰＵ ＩＤ選択回路
を設け、オペレーティングシステムの走行時に、該レジ
スタにデータをセットしまたは非セットとして、該オペ
レーティングシステムに属するタイプのＣＰＵ ＴＤ
を前記選択回路に出力させることを特徴とするものであ
る。
ＣＰＵ Ｔｌ）を自己の分と、等価な他のＣＰ ＩＪＯ
分を持ち、す１替Ｉｌｌ力できるようにすると、ｏｓが
ＣＰＵ ＩＦ’）は予定のものでないとして、実際は
動作できるＣ Ｐ ｔＪであるのに動作停止］−に追い
込まれることがなくなり、Ｏ８のθＬ用性を高めること
ができる。またかかるＣ Ｉ） ［Ｊ Ｉ ｒ）をＣ
Ｐ ｔＪに格納しておくと、ＳＶＰなどにこれを格納し
ておく７７）ニ比：て、ｃｐｏ ｔｒ）確認動作を速
めることができる。
分を持ち、す１替Ｉｌｌ力できるようにすると、ｏｓが
ＣＰＵ ＩＦ’）は予定のものでないとして、実際は
動作できるＣ Ｐ ｔＪであるのに動作停止］−に追い
込まれることがなくなり、Ｏ８のθＬ用性を高めること
ができる。またかかるＣ Ｉ） ［Ｊ Ｉ ｒ）をＣ
Ｐ ｔＪに格納しておくと、ＳＶＰなどにこれを格納し
ておく７７）ニ比：て、ｃｐｏ ｔｒ）確認動作を速
めることができる。
第１図で説明すると、図示のように各ＣＰ ｔＪに対す
る複数のＣＰ ＩＪ Ｉ Ｄ Ｌ；ｌ：各ＣＰ Ｕに
持たせておき、プログラムがセットしたレジスタＲのデ
ータで該ＣＰＩＪ １１”１１１７）１つを選択する
ＣＰ［Ｊ ＴＤ選択回路ＳもＣＰ Ｕに設けておく。
る複数のＣＰ ＩＪ Ｉ Ｄ Ｌ；ｌ：各ＣＰ Ｕに
持たせておき、プログラムがセットしたレジスタＲのデ
ータで該ＣＰＩＪ １１”１１１７）１つを選択する
ＣＰ［Ｊ ＴＤ選択回路ＳもＣＰ Ｕに設けておく。
ＣＰＴＪＴＤは第２図で説明した前述のフォーマットを
持ち、これはＣＰＵのＲＯＭなどのメモリＭに格納して
おく。
持ち、これはＣＰＵのＲＯＭなどのメモリＭに格納して
おく。
このようにすれば、走行するｏｓがＣＰ Ｕ ａを想定
したものであれば、該ＯＳ走行時に前記プログラムによ
りＣＰＵ ＩＤＩ選択用データがレジスタＲにセット
され、か−る状態でＯ８が５ＴＯＲＢＣＰＵ Ｉｌｌ命
令を発行し、ＣＰＵより直ちにＣＰＵＩＤ１が読み出さ
れ、図示しない主記憶の所定番地にロードされる。これ
は、ＳＶＰ経由のものより迅速に行なえる。
したものであれば、該ＯＳ走行時に前記プログラムによ
りＣＰＵ ＩＤＩ選択用データがレジスタＲにセット
され、か−る状態でＯ８が５ＴＯＲＢＣＰＵ Ｉｌｌ命
令を発行し、ＣＰＵより直ちにＣＰＵＩＤ１が読み出さ
れ、図示しない主記憶の所定番地にロードされる。これ
は、ＳＶＰ経由のものより迅速に行なえる。
勿論、走行するＯ８がＣＰＵｂを想定したものであれば
、それ用のＣＰＵ ＩＤ（本例では図示しないＣＰＵ
ＩＴ’）２）を選択するデータがレジスタＲにセッ
トされ、か＼る状態でＯ８は５ＴＯＩ？ＥＣＰＩＩ Ｔ
ｒｉ命令を発行する。この結果ＣＰＵ ＩＤ２がＣＰ
ＬＪより出力され、主記憶にロードされる。
、それ用のＣＰＵ ＩＤ（本例では図示しないＣＰＵ
ＩＴ’）２）を選択するデータがレジスタＲにセッ
トされ、か＼る状態でＯ８は５ＴＯＩ？ＥＣＰＩＩ Ｔ
ｒｉ命令を発行する。この結果ＣＰＵ ＩＤ２がＣＰ
ＬＪより出力され、主記憶にロードされる。
メモリＭに格納しておくＣＰＵ ＴＤは、当該ＣＰ
ｔＪのＩＩ’）と、それと互換性のある（Ｏ３を共用で
きる）ＣＰＵのＩＤである。レジスタＲにセットするデ
ータはメモリＭのアドレスであって、勿論、該アドレス
に格納されているデータ（ＣＰＵＩＤ）ではない。従っ
てＯ８が起動したプログラムによりデータがレジスタＲ
にセットされ、該レジスタのデータに従う選択がなされ
て選択回路ＳよりＣＰ ［Ｊ Ｉ ＩＤが読出されて
も、該ｏｓは該ＩＤのＣＰ ＩＪでは動作不可能となる
こともある。
ｔＪのＩＩ’）と、それと互換性のある（Ｏ３を共用で
きる）ＣＰＵのＩＤである。レジスタＲにセットするデ
ータはメモリＭのアドレスであって、勿論、該アドレス
に格納されているデータ（ＣＰＵＩＤ）ではない。従っ
てＯ８が起動したプログラムによりデータがレジスタＲ
にセットされ、該レジスタのデータに従う選択がなされ
て選択回路ＳよりＣＰ ［Ｊ Ｉ ＩＤが読出されて
も、該ｏｓは該ＩＤのＣＰ ＩＪでは動作不可能となる
こともある。
また動作は可能であるが、機能の一部は制限されること
もある。
もある。
既存システムで慟らくｏｓにはＣＰＵ ＴＤ切替機能
がない（前記プログラム起動命令を持たない）ものもあ
るが、これに対処すべくレジスタにデータがセットされ
ない（クリヤ状Ｓ＞なら、当該ＣＰＵと等価な既存シス
テムのＣＰＵのＴＤが読出される。
がない（前記プログラム起動命令を持たない）ものもあ
るが、これに対処すべくレジスタにデータがセットされ
ない（クリヤ状Ｓ＞なら、当該ＣＰＵと等価な既存シス
テムのＣＰＵのＴＤが読出される。
この第１図でもＣＰ Ｕはｎ個あるが、いずれも同じ型
、従ってＣＰ［ＪＩＤは同じである。計算機システムは
１つ又は複数個のＣＰＵの他に、共通バス、主記憶、Ｓ
ＶＰ、チャネルプロセッサなどを備えるが、図面ではこ
れらは省略しである。
、従ってＣＰ［ＪＩＤは同じである。計算機システムは
１つ又は複数個のＣＰＵの他に、共通バス、主記憶、Ｓ
ＶＰ、チャネルプロセッサなどを備えるが、図面ではこ
れらは省略しである。
以上の説明から明らかなように、本発明ではＣＰＵに自
己のＣＰＩＪ Ｉｆ）を含む複数のＣＰ ＬＪＴＤを
保有し、Ｏ８が走行するとき当該Ｏ８が属するタイプの
ＣＰＵＩＤを迅速に出方できるより うにしたので、等価であるから動作できるＣＰＵをｒＤ
が予定のものでないからという理由でＯ８が動作不可能
と判断することを阻止でき、１台の計算機上で色々なＯ
８を動作させることができて、Ｏ８の汎用性を高めるこ
とができる。
己のＣＰＩＪ Ｉｆ）を含む複数のＣＰ ＬＪＴＤを
保有し、Ｏ８が走行するとき当該Ｏ８が属するタイプの
ＣＰＵＩＤを迅速に出方できるより うにしたので、等価であるから動作できるＣＰＵをｒＤ
が予定のものでないからという理由でＯ８が動作不可能
と判断することを阻止でき、１台の計算機上で色々なＯ
８を動作させることができて、Ｏ８の汎用性を高めるこ
とができる。
第１図は本発明の実施例を示すブロック図、第２図はＣ
ＰＵ ＩＤとそのストア命令のフォーマットの説明図
、第３図はＣＰＵ ＩＤ切替制御を説明するブロック
図である。 図面でＭはＣＰＵ ＴＤを格納するメモリ、Ｓは選択
回路、Ｒはレジスタである。
ＰＵ ＩＤとそのストア命令のフォーマットの説明図
、第３図はＣＰＵ ＩＤ切替制御を説明するブロック
図である。 図面でＭはＣＰＵ ＴＤを格納するメモリ、Ｓは選択
回路、Ｒはレジスタである。
Claims (1)
- 【特許請求の範囲】 中央処理装置に自己のＣＰＵ ＩＤを含む複数のＣＰＵ
ＩＤを保有し、またレジスタにセットされたデータに
より該ＣＰＵ ＩＤの１つを選択出力するＣＰＵ ＩＤ
選択回路を設け、 オペレーティングシステムの走行時に、該レジスタにデ
ータをセットしまたは非セットとして、該オペレーティ
ングシステムに属するタイプのＣＰＵ ＩＤを前記選択
回路に出力させることを特徴とするＣＰＵ ＩＤ切替制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259283A JPS62118438A (ja) | 1985-11-19 | 1985-11-19 | Ｃｐｕｉｄ切替制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259283A JPS62118438A (ja) | 1985-11-19 | 1985-11-19 | Ｃｐｕｉｄ切替制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118438A true JPS62118438A (ja) | 1987-05-29 |
Family
ID=17331935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259283A Pending JPS62118438A (ja) | 1985-11-19 | 1985-11-19 | Ｃｐｕｉｄ切替制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091972A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | バスシステム及び半導体集積回路 |
-
1985
- 1985-11-19 JP JP60259283A patent/JPS62118438A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091972A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | バスシステム及び半導体集積回路 |
| JP4587756B2 (ja) * | 2004-09-21 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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