JPH06236223A - Ｃｐｕ制御装置及びｃｐｕ制御方法 - Google Patents
Ｃｐｕ制御装置及びｃｐｕ制御方法Info
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- JPH06236223A JPH06236223A JP5019925A JP1992593A JPH06236223A JP H06236223 A JPH06236223 A JP H06236223A JP 5019925 A JP5019925 A JP 5019925A JP 1992593 A JP1992593 A JP 1992593A JP H06236223 A JPH06236223 A JP H06236223A
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- Japan
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- cpu
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- cpu chip
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Abstract
(57)【要約】
【目的】ＣＰＵチップを交換可能なパーソナルコンピュ
ータにおいて、ＣＰＵチップのタイプ、ＣＰＵチップに
供給される動作クロックの周波数及びＣＰＵチップのキ
ャッシュ機能の有無によって決定されるシステムの処理
速度を自動的に変更可能な、汎用性の高いオペレーティ
ングシステムを提供する。 【構成】ＣＰＵ11に供給される動作クロックの周波数及
び上記ＣＰＵチップのキャッシュ機能の有無を示す情報
を記憶するクロック／キャッシュ情報レジスタ（25ｃ）
と、電源投入時に上記ＣＰＵ11から読出される予め設定
されたＣＰＵのタイプを示すＩＤ情報と上記情報レジス
タ（25ｃ）から読出される動作クロックの周波数及び上
記キャッシュ機能の有無を示す情報とを記憶する第２の
ＲＡＭ（25ｂ）とをキーボードコントローラ25内に備
え、この第２のＲＡＭ（25ｂ）の内容に応じてシステム
の処理速度を判別、設定する。
ータにおいて、ＣＰＵチップのタイプ、ＣＰＵチップに
供給される動作クロックの周波数及びＣＰＵチップのキ
ャッシュ機能の有無によって決定されるシステムの処理
速度を自動的に変更可能な、汎用性の高いオペレーティ
ングシステムを提供する。 【構成】ＣＰＵ11に供給される動作クロックの周波数及
び上記ＣＰＵチップのキャッシュ機能の有無を示す情報
を記憶するクロック／キャッシュ情報レジスタ（25ｃ）
と、電源投入時に上記ＣＰＵ11から読出される予め設定
されたＣＰＵのタイプを示すＩＤ情報と上記情報レジス
タ（25ｃ）から読出される動作クロックの周波数及び上
記キャッシュ機能の有無を示す情報とを記憶する第２の
ＲＡＭ（25ｂ）とをキーボードコントローラ25内に備
え、この第２のＲＡＭ（25ｂ）の内容に応じてシステム
の処理速度を判別、設定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵチップを交換可
能なパーソナルコンピュータに適用されるＣＰＵ制御装
置及びＣＰＵ制御方法に関する。
能なパーソナルコンピュータに適用されるＣＰＵ制御装
置及びＣＰＵ制御方法に関する。
【０００２】
【従来の技術】近年、ラップトップタイプ、デスクトッ
プタイプを含めて多くのパーソナルコンピュータが開発
されている。この種のパーソナルコンピュータにあっ
て、ＣＰＵチップを交換することにより、簡易にデータ
の処理速度を向上可能としたものがある。このようなＣ
ＰＵチップを交換可能なパーソナルコンピュータでは、
ＣＰＵチップのタイプ、ＣＰＵチップに供給される動作
クロックの周波数及びＣＰＵチップのキャッシュ機能の
有無によってそのシステム全体の処理速度が大幅に異な
る。したがって、システムの基本的な入出力制御を行な
うオペレーティングシステム（以下「ＯＳ」と略称す
る）は上記各情報を考慮して内部プログラムを変更しな
ければならない。しかして、一般にＯＳは上記各情報を
直接読出す手段を有しておらず、あえて上記各情報を必
要とする場合には例えば以下の手段を採ることが考えら
れる。
プタイプを含めて多くのパーソナルコンピュータが開発
されている。この種のパーソナルコンピュータにあっ
て、ＣＰＵチップを交換することにより、簡易にデータ
の処理速度を向上可能としたものがある。このようなＣ
ＰＵチップを交換可能なパーソナルコンピュータでは、
ＣＰＵチップのタイプ、ＣＰＵチップに供給される動作
クロックの周波数及びＣＰＵチップのキャッシュ機能の
有無によってそのシステム全体の処理速度が大幅に異な
る。したがって、システムの基本的な入出力制御を行な
うオペレーティングシステム（以下「ＯＳ」と略称す
る）は上記各情報を考慮して内部プログラムを変更しな
ければならない。しかして、一般にＯＳは上記各情報を
直接読出す手段を有しておらず、あえて上記各情報を必
要とする場合には例えば以下の手段を採ることが考えら
れる。
【０００３】すなわち、ＣＰＵのタイプは特定のＣＰＵ
コマンドをいくつか実行してそのステータスを確認する
ことで判別する。また、ＣＰＵの動作クロック周波数は
所定のプログラムループを実行してその処理時間により
判別する。そして、キャッシュ機能の有無を判別する手
段はなかった。
コマンドをいくつか実行してそのステータスを確認する
ことで判別する。また、ＣＰＵの動作クロック周波数は
所定のプログラムループを実行してその処理時間により
判別する。そして、キャッシュ機能の有無を判別する手
段はなかった。
【０００４】
【発明が解決しようとする課題】上記のようにＣＰＵの
タイプ、ＣＰＵの動作クロック周波数を判別するための
処理は複雑でプログラム量が多く、ＯＳはこれらが変更
となる度に判別処理を行ない、得られた判別結果に従っ
た内部プログラムの変更を行なわなければならない。ま
た、上述した如くキャッシュ機能の有無を判別する手段
はない。したがって、実際には上述したような判別処理
は行なわず、ＣＰＵチップを交換する毎に新たなシステ
ムの処理速度に合わせた専用のＯＳに変更し直すという
のが現状である。
タイプ、ＣＰＵの動作クロック周波数を判別するための
処理は複雑でプログラム量が多く、ＯＳはこれらが変更
となる度に判別処理を行ない、得られた判別結果に従っ
た内部プログラムの変更を行なわなければならない。ま
た、上述した如くキャッシュ機能の有無を判別する手段
はない。したがって、実際には上述したような判別処理
は行なわず、ＣＰＵチップを交換する毎に新たなシステ
ムの処理速度に合わせた専用のＯＳに変更し直すという
のが現状である。
【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、ＣＰＵチップのタ
イプ、ＣＰＵチップに供給される動作クロックの周波数
及びＣＰＵチップのキャッシュ機能の有無によって決定
されるシステムの処理速度を自動的に変更可能な、汎用
性の高いオペレーティングシステムを用いたＣＰＵ制御
装置及び方法を提供することにある。
たもので、その目的とするところは、ＣＰＵチップのタ
イプ、ＣＰＵチップに供給される動作クロックの周波数
及びＣＰＵチップのキャッシュ機能の有無によって決定
されるシステムの処理速度を自動的に変更可能な、汎用
性の高いオペレーティングシステムを用いたＣＰＵ制御
装置及び方法を提供することにある。
【０００６】
【課題を解決するための手段】すなわち本発明は、ＣＰ
Ｕチップを交換可能なパーソナルコンピュータにおい
て、電源投入時に上記ＣＰＵチップに予め設定されるＣ
ＰＵのタイプを示すＩＤ情報を読出すと共に、予めメモ
リに記憶された上記ＣＰＵチップに供給される動作クロ
ックの周波数及び上記ＣＰＵチップのキャッシュ機能の
有無の各情報を読出し、読出した上記各情報に応じて上
記パーソナルコンピュータの処理速度を設定するように
したものである。
Ｕチップを交換可能なパーソナルコンピュータにおい
て、電源投入時に上記ＣＰＵチップに予め設定されるＣ
ＰＵのタイプを示すＩＤ情報を読出すと共に、予めメモ
リに記憶された上記ＣＰＵチップに供給される動作クロ
ックの周波数及び上記ＣＰＵチップのキャッシュ機能の
有無の各情報を読出し、読出した上記各情報に応じて上
記パーソナルコンピュータの処理速度を設定するように
したものである。
【０００７】
【作用】上記のようにすれば、ＣＰＵチップを交換する
毎にオペレーティングシステムをも変更し直す必要のな
い、汎用性の高いオペレーティングシステムを用いたパ
ーソナルコンピュータとすることができる。
毎にオペレーティングシステムをも変更し直す必要のな
い、汎用性の高いオペレーティングシステムを用いたパ
ーソナルコンピュータとすることができる。
【０００８】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例によるデスクトッ
プタイプのパーソナルコンピュータの構成を示すブロッ
ク図である。
て説明する。図１は本発明の一実施例によるデスクトッ
プタイプのパーソナルコンピュータの構成を示すブロッ
ク図である。
【０００９】図１において、10Ａはシステムバスであ
り、10Ｂは内部バスである。11乃至27はそれぞれシステ
ムバス10Ａに接続される構成要素（コンポーネント）で
ある。これらコンポーネントのうち、11はシステム全体
の制御を司るＣＰＵ（メインＣＰＵ）であり、ここでは
キャッシュメモリ11ａを有するものとし、電源オン時に
第１のＲＯＭ12をアクセスし、キーボードコントローラ
25のクロック／キャッシュ情報レジスタ25ｃにＣＰＵ11
の動作クロック周波数とキャッシュ機能の有無を示す各
情報を設定する図３、図５に示すような初期設定ルーチ
ンを含む立上げ処理を実行する。
り、10Ｂは内部バスである。11乃至27はそれぞれシステ
ムバス10Ａに接続される構成要素（コンポーネント）で
ある。これらコンポーネントのうち、11はシステム全体
の制御を司るＣＰＵ（メインＣＰＵ）であり、ここでは
キャッシュメモリ11ａを有するものとし、電源オン時に
第１のＲＯＭ12をアクセスし、キーボードコントローラ
25のクロック／キャッシュ情報レジスタ25ｃにＣＰＵ11
の動作クロック周波数とキャッシュ機能の有無を示す各
情報を設定する図３、図５に示すような初期設定ルーチ
ンを含む立上げ処理を実行する。
【００１０】12は固定プログラム等が格納される第１の
ＲＯＭであり、ここでは初期化処理プログラム内に図
３、図５に示すような処理を実行するための処理ルーチ
ンを含む。
ＲＯＭであり、ここでは初期化処理プログラム内に図
３、図５に示すような処理を実行するための処理ルーチ
ンを含む。
【００１１】13は処理対象となるプログラム、データ等
が格納される主メモリを構成する第１のＲＡＭ13であ
り、14はダイレクトメモリアクセス制御を行なうＤＭＡ
コントローラ（ＤＭＡＣ；Direct Memory Access Contr
oller ）である。
が格納される主メモリを構成する第１のＲＡＭ13であ
り、14はダイレクトメモリアクセス制御を行なうＤＭＡ
コントローラ（ＤＭＡＣ；Direct Memory Access Contr
oller ）である。
【００１２】15はメモリリフレッシュのためのリフレッ
シュ信号を生成するリフレッシュ信号生成回路（ＲＳ
Ｇ）であり、リフレッシュ制御レジスタ（ＲＦＲ）のコ
ントロールビット（Ｃ）の内容に従い、システムバス10
Ａまたはまたは内部バス10Ｂに選択的にメモリリフレッ
シュ信号を出力する。
シュ信号を生成するリフレッシュ信号生成回路（ＲＳ
Ｇ）であり、リフレッシュ制御レジスタ（ＲＦＲ）のコ
ントロールビット（Ｃ）の内容に従い、システムバス10
Ａまたはまたは内部バス10Ｂに選択的にメモリリフレッ
シュ信号を出力する。
【００１３】16はプログラムにより設定可能なインター
バルタイマ（ＰＩＴ；ProgrammableInterval Timer ）
であり、ここではプログラムにより設定可能な割込みコ
ントローラ（ＰＩＣ；Programmable Interrupt Control
ler ）を含む構成とする。17は独自の動作用電池をもつ
時計モジュール（ＲＴＣ；Real-Time Clock ）であり、
日付、時間情報の他に、システム制御情報等の常に保存
しておく必要のある情報を記憶している。
バルタイマ（ＰＩＴ；ProgrammableInterval Timer ）
であり、ここではプログラムにより設定可能な割込みコ
ントローラ（ＰＩＣ；Programmable Interrupt Control
ler ）を含む構成とする。17は独自の動作用電池をもつ
時計モジュール（ＲＴＣ；Real-Time Clock ）であり、
日付、時間情報の他に、システム制御情報等の常に保存
しておく必要のある情報を記憶している。
【００１４】18は本体の専用カードスロットに実装され
る増設ＲＡＭ40のタイプに応じてリード／ライトサイク
ルタイムを決定するウェイト時間を切換え、実装増設Ｒ
ＡＭ（メモリカード）40をアクセス制御するウェイトコ
ントローラ（ＷＡＩＴ−ＣＯＮＴ）である。19は商用交
流電源（ＡＣ）を整流・平滑して所定電位の直流動作用
電源を得、他の各回路に動作電源を供給する電源回路で
ある。
る増設ＲＡＭ40のタイプに応じてリード／ライトサイク
ルタイムを決定するウェイト時間を切換え、実装増設Ｒ
ＡＭ（メモリカード）40をアクセス制御するウェイトコ
ントローラ（ＷＡＩＴ−ＣＯＮＴ）である。19は商用交
流電源（ＡＣ）を整流・平滑して所定電位の直流動作用
電源を得、他の各回路に動作電源を供給する電源回路で
ある。
【００１５】20は機能拡張のための拡張バスコネクタ
（ＥＢＣ）であり、ここでは図示しないが例えば拡張メ
モリボード、通信ボード等、各種の拡張用オプション機
器類が接続される。
（ＥＢＣ）であり、ここでは図示しないが例えば拡張メ
モリボード、通信ボード等、各種の拡張用オプション機
器類が接続される。
【００１６】21はパーソナルコンピュータ本体をハード
ディスク（ＨＤＤ）実装タイプ（ＨＤＤ，ＦＤＤを各１
台実装）にシステムアップする際に、本体内に収納され
るハードディスクパックをインターフェイス接続するた
めのハードディスクコントローラ（ＨＤＣ）であり、シ
ステムアップを図る際に、本体内のハードディスク収納
部に設けられた内蔵コネクタを介してハードディスクパ
ック43がインターフェイス接続される。22はフロッピィ
ディスクコントローラ（ＦＤＣ）であり、ここでは１台
のフロッピーディスクドライブ（ＦＤＤ）35を制御対象
としている。
ディスク（ＨＤＤ）実装タイプ（ＨＤＤ，ＦＤＤを各１
台実装）にシステムアップする際に、本体内に収納され
るハードディスクパックをインターフェイス接続するた
めのハードディスクコントローラ（ＨＤＣ）であり、シ
ステムアップを図る際に、本体内のハードディスク収納
部に設けられた内蔵コネクタを介してハードディスクパ
ック43がインターフェイス接続される。22はフロッピィ
ディスクコントローラ（ＦＤＣ）であり、ここでは１台
のフロッピーディスクドライブ（ＦＤＤ）35を制御対象
としている。
【００１７】23はプリンタコントローラ（ＰＲＴ−ＣＯ
ＮＴ）であり、例えば５インチの外部フロッピィディス
クドライブ44、またはプリンタ45等がコネクタを介して
選択的に接続される。24は入出力インターフェイス（Ｕ
ＡＲＴ；Universal Asynchronous Receiver/Transmitte
r ）であり、必要に応じてＲＳ−２３２Ｃインターフェ
イス機器46等が接続される。
ＮＴ）であり、例えば５インチの外部フロッピィディス
クドライブ44、またはプリンタ45等がコネクタを介して
選択的に接続される。24は入出力インターフェイス（Ｕ
ＡＲＴ；Universal Asynchronous Receiver/Transmitte
r ）であり、必要に応じてＲＳ−２３２Ｃインターフェ
イス機器46等が接続される。
【００１８】25はキーボードコントローラ（ＫＢＣ）で
あり、ここではＣＰＵボードを実装した装置本体とは別
体のキーボード（ＫＢ）36と一体に設けられ、このキー
ボード36の入力を制御する一方、図２に示すように第２
のＲＯＭ25ａ、第２のＲＡＭ25ｂ及び上記クロック／キ
ャッシュ情報レジスタ25ｃを備える。
あり、ここではＣＰＵボードを実装した装置本体とは別
体のキーボード（ＫＢ）36と一体に設けられ、このキー
ボード36の入力を制御する一方、図２に示すように第２
のＲＯＭ25ａ、第２のＲＡＭ25ｂ及び上記クロック／キ
ャッシュ情報レジスタ25ｃを備える。
【００１９】第２のＲＯＭ25ａは、ＣＰＵ11の動作クロ
ックの周波数とキャッシュ機能の有無を示す各情報を読
出すための図４に示すプログラムを格納している。第２
のＲＡＭ25ｂは、読出されたＣＰＵ11のタイプ、動作ク
ロックの周波数及びキャッシュ機能の有無を示す各情報
を記憶する。またクロック／キャッシュ情報レジスタ25
ｃは、ＣＰＵ11の動作クロックの周波数とキャッシュ機
能の有無を示す各情報を予め記憶設定しておくものであ
る。
ックの周波数とキャッシュ機能の有無を示す各情報を読
出すための図４に示すプログラムを格納している。第２
のＲＡＭ25ｂは、読出されたＣＰＵ11のタイプ、動作ク
ロックの周波数及びキャッシュ機能の有無を示す各情報
を記憶する。またクロック／キャッシュ情報レジスタ25
ｃは、ＣＰＵ11の動作クロックの周波数とキャッシュ機
能の有無を示す各情報を予め記憶設定しておくものであ
る。
【００２０】26は表示コントローラ（ＤＩＳＰ−ＣＯＮ
Ｔ）であり、ここでは装置本体とは別体にして外部に設
けられた表示部筐体に実装されるＣＲＴ37を表示ドライ
ブ制御する。27はバックアップ電源（ＶBK）が供給され
たビデオＲＡＭ（ＶＲＡＭ）である。次に上記実施例の
動作について説明する。
Ｔ）であり、ここでは装置本体とは別体にして外部に設
けられた表示部筐体に実装されるＣＲＴ37を表示ドライ
ブ制御する。27はバックアップ電源（ＶBK）が供給され
たビデオＲＡＭ（ＶＲＡＭ）である。次に上記実施例の
動作について説明する。
【００２１】図３は電源オン時に第１のＲＯＭ12に格納
されているＯＳに基づいてＣＰＵ11により行なわれる初
期設定ルーチンの一部を示すフローチャートである。そ
の処理当初には、ＣＰＵが自身のタイプをＩＤ番号とし
て一時的に図示しない内部レジスタに退避させた後（ス
テップＡ1 ）、ＣＰＵ11に供給される動作クロックの周
波数とＣＰＵ11のキャッシュ機能の有無を示す情報を図
４に示すプログラムに従って読出す（ステップＡ2 ）。
されているＯＳに基づいてＣＰＵ11により行なわれる初
期設定ルーチンの一部を示すフローチャートである。そ
の処理当初には、ＣＰＵが自身のタイプをＩＤ番号とし
て一時的に図示しない内部レジスタに退避させた後（ス
テップＡ1 ）、ＣＰＵ11に供給される動作クロックの周
波数とＣＰＵ11のキャッシュ機能の有無を示す情報を図
４に示すプログラムに従って読出す（ステップＡ2 ）。
【００２２】すなわち、図４はキーボードコントローラ
25の第２のＲＯＭ25ａに格納されている上記ＯＳのサブ
ルーチンとして機能するプログラムを示すフローチャー
トである。ここでは、まずクロック／キャッシュ情報レ
ジスタ25ｃに予め格納されている、ＣＰＵ11に供給され
ている動作クロックの周波数とＣＰＵ11のキャッシュ機
能の有無を示す各情報を読出し（ステップＢ1 ）、読出
した各情報をＯＳに従って動作しているＣＰＵ11へ返し
て（ステップＢ2 ）、以上でこの図４の処理を終え、図
３の処理に戻る。
25の第２のＲＯＭ25ａに格納されている上記ＯＳのサブ
ルーチンとして機能するプログラムを示すフローチャー
トである。ここでは、まずクロック／キャッシュ情報レ
ジスタ25ｃに予め格納されている、ＣＰＵ11に供給され
ている動作クロックの周波数とＣＰＵ11のキャッシュ機
能の有無を示す各情報を読出し（ステップＢ1 ）、読出
した各情報をＯＳに従って動作しているＣＰＵ11へ返し
て（ステップＢ2 ）、以上でこの図４の処理を終え、図
３の処理に戻る。
【００２３】図３の処理では、次いでＣＰＵ11がＯＳに
従って内部レジスタに退避させていたＣＰＵのタイプを
示すＩＤ番号とクロック／キャッシュ情報レジスタ25ｃ
から読出した動作クロックの周波数、キャッシュ機能の
有無を示す各情報とをキーボードコントローラ25の第２
のＲＡＭ25ｂに書込んでおき（ステップＡ3 ）、以上で
この図３の処理を終える。
従って内部レジスタに退避させていたＣＰＵのタイプを
示すＩＤ番号とクロック／キャッシュ情報レジスタ25ｃ
から読出した動作クロックの周波数、キャッシュ機能の
有無を示す各情報とをキーボードコントローラ25の第２
のＲＡＭ25ｂに書込んでおき（ステップＡ3 ）、以上で
この図３の処理を終える。
【００２４】その後、上記各情報が必要となった時点で
ＯＳに従ってＣＰＵ11が図５に示すサブルーチンをコー
ルすると、第２のＲＡＭ25ｂに書込んだＣＰＵのタイプ
を示すＩＤ番号、動作クロックの周波数及びキャッシュ
機能の有無を示す各情報を読出し（ステップＣ1 ）、読
出した各情報をＣＰＵ11へ返す（ステップＣ2 ）。
ＯＳに従ってＣＰＵ11が図５に示すサブルーチンをコー
ルすると、第２のＲＡＭ25ｂに書込んだＣＰＵのタイプ
を示すＩＤ番号、動作クロックの周波数及びキャッシュ
機能の有無を示す各情報を読出し（ステップＣ1 ）、読
出した各情報をＣＰＵ11へ返す（ステップＣ2 ）。
【００２５】ＣＰＵ11ではこの各情報に対応して、ウェ
イトコントローラ18におけるリード／ライトサイクルタ
イムを決定するウェイト時間など、システム全体でのデ
ータの処理速度を判別して初期設定することができる。
イトコントローラ18におけるリード／ライトサイクルタ
イムを決定するウェイト時間など、システム全体でのデ
ータの処理速度を判別して初期設定することができる。
【００２６】なお、上記実施例ではキーボード36の入力
制御を行なうためのキーボードコントローラ25内に、Ｃ
ＰＵ11に供給される動作クロックの周波数及びＣＰＵ11
のキャッシュ機能の有無を示す情報を読出すプログラム
を格納した第２のＲＯＭ25ａ、電源オン時に読出した各
情報を格納する第２のＲＡＭ25ｂ及び予め動作クロック
の周波数及びキャッシュ機能の有無を示す情報を記憶し
ておくクロック／キャッシュ情報レジスタ25ｃを備える
ようにしたが、別段このキーボードコントローラ25内に
限ることなく、他の部位に備えるようにしてもよいこと
は勿論である。
制御を行なうためのキーボードコントローラ25内に、Ｃ
ＰＵ11に供給される動作クロックの周波数及びＣＰＵ11
のキャッシュ機能の有無を示す情報を読出すプログラム
を格納した第２のＲＯＭ25ａ、電源オン時に読出した各
情報を格納する第２のＲＡＭ25ｂ及び予め動作クロック
の周波数及びキャッシュ機能の有無を示す情報を記憶し
ておくクロック／キャッシュ情報レジスタ25ｃを備える
ようにしたが、別段このキーボードコントローラ25内に
限ることなく、他の部位に備えるようにしてもよいこと
は勿論である。
【００２７】
【発明の効果】以上詳述した如く本発明によれば、ＣＰ
Ｕチップを交換可能なパーソナルコンピュータにおい
て、電源投入時に上記ＣＰＵチップに予め設定されるＣ
ＰＵのタイプを示すＩＤ情報を読出すと共に、予めメモ
リに記憶された上記ＣＰＵチップに供給される動作クロ
ックの周波数及び上記ＣＰＵチップのキャッシュ機能の
有無の各情報を読出し、読出した上記各情報に応じて上
記パーソナルコンピュータの処理速度を設定するように
したので、ＣＰＵチップを交換する毎にオペレーティン
グシステムをも変更し直す必要のない、汎用性の高いオ
ペレーティングシステムを用いたパーソナルコンピュー
タとすることができる。
Ｕチップを交換可能なパーソナルコンピュータにおい
て、電源投入時に上記ＣＰＵチップに予め設定されるＣ
ＰＵのタイプを示すＩＤ情報を読出すと共に、予めメモ
リに記憶された上記ＣＰＵチップに供給される動作クロ
ックの周波数及び上記ＣＰＵチップのキャッシュ機能の
有無の各情報を読出し、読出した上記各情報に応じて上
記パーソナルコンピュータの処理速度を設定するように
したので、ＣＰＵチップを交換する毎にオペレーティン
グシステムをも変更し直す必要のない、汎用性の高いオ
ペレーティングシステムを用いたパーソナルコンピュー
タとすることができる。
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。
ク図。
【図２】図１のキーボードコントローラ（ＫＢＣ）の内
部回路構成を示すブロック図。
部回路構成を示すブロック図。
【図３】同実施例に係る初期設定ルーチンの一部を示す
フローチャート。
フローチャート。
【図４】図３の処理途中でコールされるサブルーチンを
示すフローチャート。
示すフローチャート。
【図５】図３の処理後にコールされるサブルーチンを示
すフローチャート。
すフローチャート。
11…ＣＰＵ、11ａ…キャッシュメモリ、12…第１のＲＯ
Ｍ、13…第１のＲＡＭ、18…ウェイトコントローラ（Ｗ
ＡＩＴ−ＣＯＮＴ）、25…キーボードコントローラ（Ｋ
ＢＣ）、25ａ…第２のＲＯＭ、25ｂ…第２のＲＡＭ、25
ｃ…クロック／キャッシュ情報レジスタ、36…キーボー
ド（ＫＢ）。
Ｍ、13…第１のＲＡＭ、18…ウェイトコントローラ（Ｗ
ＡＩＴ−ＣＯＮＴ）、25…キーボードコントローラ（Ｋ
ＢＣ）、25ａ…第２のＲＯＭ、25ｂ…第２のＲＡＭ、25
ｃ…クロック／キャッシュ情報レジスタ、36…キーボー
ド（ＫＢ）。
Claims (2)
- 【請求項１】 ＣＰＵチップを交換可能なパーソナルコ
ンピュータに適用されるＣＰＵ制御装置において、 上記ＣＰＵチップに供給される動作クロックの周波数及
び上記ＣＰＵチップのキャッシュ機能の有無を示す情報
を記憶する第１の記憶手段と、 電源投入時に上記ＣＰＵチップに予め設定されるＣＰＵ
のタイプを示すＩＤ情報を読出すと共に、上記記憶手段
に記憶された各情報を読出す読出手段と、 この読出手段により読出した各情報を記憶する第２の記
憶手段と、 この第２の記憶手段の内容に応じて上記パーソナルコン
ピュータの処理速度を判別する判別手段とを具備したこ
とを特徴とするＣＰＵ制御装置。 - 【請求項２】 ＣＰＵチップを交換可能なパーソナルコ
ンピュータに適用されるＣＰＵ制御方法において、 電源投入時に上記ＣＰＵチップに予め設定されるＣＰＵ
のタイプを示すＩＤ情報を読出すと共に、予めメモリに
記憶された上記ＣＰＵチップに供給される動作クロック
の周波数及び上記ＣＰＵチップのキャッシュ機能の有無
の各情報を読出し、読出した上記各情報に応じて上記パ
ーソナルコンピュータの処理速度を設定することを特徴
とするＣＰＵ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019925A JPH06236223A (ja) | 1993-02-08 | 1993-02-08 | Ｃｐｕ制御装置及びｃｐｕ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019925A JPH06236223A (ja) | 1993-02-08 | 1993-02-08 | Ｃｐｕ制御装置及びｃｐｕ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236223A true JPH06236223A (ja) | 1994-08-23 |
Family
ID=12012806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019925A Pending JPH06236223A (ja) | 1993-02-08 | 1993-02-08 | Ｃｐｕ制御装置及びｃｐｕ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091972A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | バスシステム及び半導体集積回路 |
-
1993
- 1993-02-08 JP JP5019925A patent/JPH06236223A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091972A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | バスシステム及び半導体集積回路 |
| JP4587756B2 (ja) * | 2004-09-21 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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