JPH10177560A - 記憶装置 - Google Patents

記憶装置

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JPH10177560A
JPH10177560A JP8336638A JP33663896A JPH10177560A JP H10177560 A JPH10177560 A JP H10177560A JP 8336638 A JP8336638 A JP 8336638A JP 33663896 A JP33663896 A JP 33663896A JP H10177560 A JPH10177560 A JP H10177560A
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JP
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memory
atomic operation
bus
space
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JP8336638A
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English (en)
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Teruyuki Maruyama
輝幸 丸山
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Ricoh Co Ltd
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Ricoh Co Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture

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Abstract

(57)【要約】 【課題】 複数のプロセッサ間の同期操作に必要なアト
ミック操作をバスロックせずに実現する。 【解決手段】 マルチプロセッサシステムにスプリット
型のバスを介して接続され、セマフォ／ロック変数を用
いた同期操作に不可欠なアトミック操作が行われる記憶
装置を前提とし、実メモリ空間と重ならないアドレス空
間に実メモリ空間と重複してみえるような疑似メモリ空
間を生成する。バスを介して取り込まれたバスマスタの
メモリアクセス要求が疑似メモリ空間に対するものであ
る場合にはこれをアトミック操作開始アクセス要求と認
識し（Ｓ１）、そのバスマスタの識別子を記憶保持する
（Ｓ７）。続いてメモリアクセス要求をするバスマスタ
の識別子と記憶保持された識別子とが一致すれば（Ｓ１
５，１６）、これをアトミック操作終了アクセス要求と
認識し（Ｓ１７，１８）、一致しなければメモリアクセ
ス要求を受け付けずその再実行を要求する（Ｓ１４）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、結合型のマルチプ
ロセッサシステムにスプリット型のバスを介して接続さ
れ、セマフォ／ロック変数を用いた同期操作に不可欠な
アトミック操作が行われる記憶装置に関する。
【０００２】
【従来の技術】近年、システム内に複数のプロセッサを
用意し、各プロセッサを結合して構成されるマルチプロ
セッサシステムが一般に用いられている。このようなマ
ルチプロセッサシステムは、比較的少数のプロセッサを
密結合することにより構成され、複数の機能を各プロセ
ッサに割り当てることによって各プロセッサの負担を軽
減し、各プロセッサの同時並列動作によって処理能力の
向上を図っている。
【０００３】ここで、各プロセッサを結合する方式には
各種の方式があるが、そのうちの一つに各プロセッサを
バス結合したバス結合方式がある。このようなバス結合
方式では、バス上に各プロセッサが任意にアクセスする
ことができる主記憶が用意され、各プロセッサは主記憶
に対してアクセスするようになっている。ところが、バ
ス結合方式のマルチプロセッサシステムでは、独立して
動作する複数のプロセッサが共有のシステムバスをアク
セスするため、バスアクセスの競合によってトラブルが
発生しないように調停機能（アービトレーション機能）
が一般に設けられている。
【０００４】一方、主記憶を共有する密結合型のマルチ
プロセッサシステムは、各プロセッサ間の同期操作を必
要とする。そこで、このようなマルチプロセッサシステ
ムでは、主記憶上にセマフォ／ロック変数と呼ばれる変
数をおいて各プロセッサ間の同期操作を行っている。例
えば、主記憶のある領域中の数バイトを一続きの意味あ
るデータとして使用している場合、その一部が書き換え
られるとデータは意味をなさなくなるし、そのデータが
他に使用されては具合が悪い。そこで、主記憶上にセマ
フォ／ロック変数という変数をおき、一続きのデータの
書き換えを行おうとするプロセッサはこの変数に対して
アクセスし、一続きのデータが書き換え中でないことを
確認してからセマフォ／ロック変数を書き換えてデータ
書き換え中であることを宣言する。このため、各プロセ
ッサ間の同期操作に際しては、主記憶に格納されたセマ
フォ／ロック変数に対して確認、書き換えという一連の
操作が必要となる。このような一連の操作をアトミック
操作（不可分操作）という。
【０００５】ところが、セマフォ／ロック変数を用いた
各プロセッサ間の同期操作に際して必要となるアトミッ
ク操作では、確認及び書き換えという主記憶に対する２
回の操作の間に同一のセマフォ／ロック変数に対する操
作が行われるとデータの一貫性が崩れる危険性がある。
このため、従来、主記憶に対する２回の操作が不可分の
操作となるような工夫をし、２回の操作の間に他のプロ
セッサの操作が介在しないようにしている。例えば、特
開平３−７４７５９号公報には、主記憶に対する２回の
操作の間はバスをロックし、その間に主記憶に対する他
のプロセッサの操作が発生しないようにした発明が開示
されている。
【０００６】
【発明が解決しようとする課題】近年、密結合型のマル
チプロセッサシステムでは、プロセッサによるバスの占
有率を低減させるために、アドレスとデータとを分離さ
せたスプリット型のバスを用いることが多くなってきて
いる。しかし、同期操作に用いるアトミック操作では、
例えば特開平３−７４７５９号公報に開示されているよ
うに、主記憶に対する２回の操作に間にバスロック等の
手法で他のプロセッサの操作が介在しないようにする必
要がある。このため、アトミック操作中はバスが１つの
プロセッサに占有され、他のプロセッサ等のバス使用が
禁止される。したがって、同期操作が多用されるシステ
ムでは、スプリット型のバスの利点が生かされないとい
う問題がある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
マルチプロセッサシステムにスプリット型のバスを介し
て接続され、セマフォ／ロック変数を用いた同期操作に
不可欠なアトミック操作が行われる記憶装置において、
実メモリ空間と重ならないアドレス空間に実メモリが重
複してみえるようにする疑似メモリ空間を生成するデコ
ード手段と、バスを介して取り込まれたバスマスタから
のメモリアクセス要求が実メモリ空間に対するものか疑
似メモリ空間に対するものかを識別する識別手段と、通
常モード時、メモリアクセス要求が疑似メモリ空間に対
するものと識別された場合にそのメモリアクセス要求を
アトミック操作開始アクセス要求と認識し、アトミック
操作モードに動作モードを移行させる第１の認識手段
と、アトミック操作開始アクセス要求を行ったバスマス
タの識別子を記憶保持する保持手段と、アトミック操作
モード時、メモリアクセス要求をするバスマスタの識別
子が保持手段に保持された識別子と一致する場合にその
メモリアクセス要求をアトミック操作終了アクセス要求
と認識し、動作モードを通常モードに復帰させる第２の
認識手段と、アトミック操作モード時、メモリアクセス
要求が第２の認識手段の認識条件に合致しない場合にメ
モリアクセス要求を受け付けず、アクセス要求の再実行
を要求する禁止手段とを備える。したがって、アトミッ
ク操作開始アクセス要求が認識されて実行されるアトミ
ック操作モード中は、アトミック操作開始アクセス要求
をしたプロセッサ以外のプロセッサやディバイスのメモ
リアクセス要求が拒絶され、アトミック操作が正しく行
われる。この場合、バスがロックされるわけではないの
で、他のプロセッサやプロセッサ以外のバスマスタのバ
ス使用が損なわれることがなく、スプリット型のバスの
利点が十分に生かされる。
【０００８】請求項２記載の発明では、請求項１記載の
発明において、禁止手段は、メモリアクセスを要求する
バスマスタがプロセッサかどうかを判定し、プロセッサ
でないと判定した場合にはメモリアクセスを許容する。
したがって、アトミック操作モード中でもプロセッサ以
外のバスマスタのメモリアクセスが可能となり、効率良
くメモリが使用される。
【０００９】請求項３記載の発明では、請求項１記載の
発明において、禁止手段は、メモリアクセス要求が疑似
メモリ空間に対する場合にのみメモリアクセス要求を受
け付けない。メモリアクセス要求が疑似メモリ空間に対
するものでなければ疑似メモリ空間に記憶保持されたデ
ータが書き換えられないため、そのメモリアクセス要求
を拒絶する必要がない。したがって、アトミック操作モ
ード中でも実メモリ空間に対するメモリアクセスが可能
となり、効率良くメモリが使用される。
【００１０】請求項４記載の発明では、請求項１記載の
発明において、保持手段は、アトミック操作開始アクセ
ス要求のアクセスアドレスに対応する実メモリアドレス
を記憶保持し、禁止手段は、メモリアクセス要求がアト
ミック操作開始アクセス要求のアクセスアドレスに対応
する実メモリアドレスに対する場合にのみメモリアクセ
ス要求を受け付けない。メモリアクセス要求が疑似メモ
リ空間に対するものでなければ疑似メモリ空間に記憶保
持されたデータが書き換えられないため、そのメモリア
クセス要求を拒絶する必要がない。そこで、請求項４記
載の発明では、アトミック操作モード時、疑似メモリ空
間に対するメモリアクセス要求となるようなメモリアク
セス要求、つまり、アトミック操作開始アクセス要求の
アクセスアドレスに対応する実メモリアドレスのメモリ
アクセス要求以外のメモリアクセス要求を許容する。こ
れにより、効率よくメモリが使用される。
【００１１】請求項５記載の発明は、請求項１記載の発
明において、アトミック操作開始アクセス要求がなされ
てからアトミック操作終了アクセス要求がなされるまで
のタイムアウト時間をカウントするタイマ手段と、タイ
ムアウト時間経過後は強制的にアトミック操作モードを
終了させる強制終了手段とを備える。これにより、不適
当なメモリアクセス要求によってアトミック操作が長時
間にわたり不必要に継続されることによって起こりうる
システムのダウンが防止される。
【００１２】請求項６記載の発明は、マルチプロセッサ
システムにスプリット型のバスを介して接続され、セマ
フォ／ロック変数を用いた同期操作に不可欠なアトミッ
ク操作が行われる記憶装置において、実メモリ空間と重
ならないアドレス空間に実メモリが重複してみえるよう
にする疑似メモリ空間を生成するデコード手段と、バス
を介して取り込まれたメモリアクセス要求のアクセスア
ドレス空間を識別し、疑似メモリ空間に対するメモリリ
ードアクセス要求をリード・モディファイ・ライト・ア
クセス要求として識別するアトミック操作識別手段と、
リード・モディファイ・ライト・アクセス要求として識
別されたメモリリードアクセス要求のアクセスアドレス
に対応する実メモリアドレスを読み出し、零以外の数値
を実メモリアドレスに対して書き込むと共に、メモリリ
ードアクセス要求をしたバスマスタにリードデータを返
送する返送手段とを備える。したがって、簡単な処理に
よってメモリに対するテスト・アンド・セットが実行さ
れる。
【００１３】
【発明の実施の形態】本発明の第一の実施の形態を図１
ないし図３に基づいて説明する。
【００１４】図１は、各部の電気的接続のブロック図で
ある。本実施の形態の記憶装置１は、図示しないマルチ
プロセッサシステムにバスとしてスプリット型のシステ
ムバス２を介して接続されている。具体的には、システ
ムバス２に対し、システムバスＩ／Ｆ３を介して情報を
相互通信し、プロセッサ構成の応答制御部４を介して情
報を一方向通信するように接続されている。システムバ
スＩ／Ｆ３は、システムバス２からのアクセス要求を受
け付け、データ、制御情報、アクセスアドレス、及びマ
スタＩＤを記憶装置１内の各部に送信する。ここで、
「データ」というのは、記憶装置１の主要部をなすＲＡ
Ｍ５に記憶保持させる情報であり、「制御情報」という
のは、ＲＡＭ５に対する制御内容を指定する情報であ
り、「アクセスアドレス」というのは、ＲＡＭ５に対す
るアクセス領域を指定するアドレス情報であり、「マス
タＩＤ」というのは、バスマスタの識別子、つまり、同
一性情報である。また、ＲＡＭ５はＤＲＡＭやＳＤＲＡ
Ｍによって構成されている。
【００１５】記憶装置１内にはプロセッサ構成のメモリ
制御部６が設けられている。このメモリ制御部６は、Ｒ
ＡＭ５に対してメモリ制御信号を送信し、これによって
ＲＡＭ５を制御する。つまり、メモリ制御部６は、シス
テムバスＩ／Ｆ３から制御信号とアクセスアドレスとを
受け、これらの信号に基づいてメモリ制御信号を生成
し、これをＲＡＭ５に送信する。この際、システムバス
Ｉ／Ｆ３からのアクセスアドレスは一旦デコード手段と
してのデコーダ７に取り込まれる。このデコーダ７は、
アクセスアドレス信号が実メモリ空間に対するものかＲ
ＡＭ５内の実メモリ空間と重ならないアドレス空間に実
メモリが重複してみえるように生成される疑似メモリ空
間に対するものかを区別してメモリ制御部６に送信する
（図２参照）。つまり、デコーダ７は、システムバス２
を介してシステムバスＩ／Ｆ３より取り込まれたバスマ
スタからのメモリアクセス信号の上位ビットに割り当て
られたアクセス空間情報に応じたデコード信号を実メモ
リ信号又は疑似メモリ信号として出力する。そして、こ
れを受けたメモリ制御部６は、そのメモリアクセス信号
が実メモリ空間に対する信号か疑似メモリ空間に対する
信号かを識別し（識別手段）、各アクセスアドレス信号
に従いＲＡＭ５のアクセスアドレス指定を行う。ここ
で、「疑似メモリ空間」は、アトミック操作を実現する
ためのアドレス空間である。
【００１６】記憶装置１は、また、システムバスＩ／Ｆ
３より出力されたマスタＩＤを一時記憶する保持手段と
しての保持部８と、システムバスＩＦ３より出力された
マスタＩＤと保持部８に一時記憶されたマスタＩＤとを
比較する比較器９と、プロセッサのマスタＩＤを記憶保
持し、システムバスＩＦ３より出力されたマスタＩＤに
基づいてバスマスタがプロセッサかどうかを識別するマ
スタＩＤテーブル１０とを備える。このマスタＩＤテー
ブル１０は、各プロセッサのＩＤコードを格納するテー
ブルと、システムバスＩＦ３より出力されたマスタＩＤ
とテーブルに格納されたＩＤコードとの一致不一致を判
定する回路とによって構成されている。
【００１７】記憶装置１における各部の動作は次の通り
である。記憶装置１は、マスタＩＤテーブル１０からの
プロセッサであることを示す出力信号と実メモリ空間へ
のアクセス要求がなされたことを示すデコーダ７からの
出力信号との論理積をＡＮＤゲートＡでとり、その結果
のアクセス要求信号１を応答制御部４に送信する。つま
り、アクセス要求信号１というのは、プロセッサにより
実メモリアドレスへのアクセス要求がなされた場合に出
力される再アクセス要求信号である。
【００１８】また、記憶装置１は、アトミック操作開始
アクセス要求がなされ、デコーダ７より疑似メモリ空間
用のアクセスアドレス信号が出力された場合、アトミッ
ク操作開始信号を応答制御部４に送信する。これを受
け、プロセッサ構成の応答制御部４は、記憶装置１の動
作モードを通常モードからアトミック操作モードに移行
させる。これにより、第１の認識手段の機能が実行され
る。
【００１９】アトミック操作モードでは、アトミック操
作開始アクセス要求を行ったバスマスタのマスタＩＤが
保持部８に一時記憶され、後にメモリアクセス要求をす
るバスマスタのマスタＩＤは保持部８に一時記憶された
マスタＩＤと比較器９で比較され、メモリアクセス要求
をしているバスマスタがアトミック操作開始アクセス要
求を行ったバスマスタと同一であるという比較結果出力
信号と疑似メモリ空間へのアクセス要求を示すデコーダ
７からの出力信号との論理積がＡＮＤゲートＢでとら
れ、その結果のアトミック操作終了信号が応答制御部４
に送信される。これを受け、応答制御部４は、記憶装置
１の動作モードをアトミック操作モードから通常モード
に復帰させる。これにより、第２の認識手段の機能が実
行される。
【００２０】さらに、比較器９からのバスマスタがアト
ミック操作開始アクセス要求を行ったバスマスタと同一
ではないという比較結果が出力された場合、その出力信
号と疑似メモリ空間へのアクセス要求を示すデコーダ７
からの出力信号との論理積がＡＮＤゲートＣでとられ、
その結果のアクセス要求信号２が応答制御部４に送信さ
れる。つまり、アクセス要求信号２というのは、疑似メ
モリ空間に対してアクセス要求するバスマスタがアトミ
ック操作開始アクセス要求を行ったバスマスタと異なる
場合に出力される再アクセス要求信号である。これによ
り、禁止手段の機能が実行される。
【００２１】このように、本実施の形態の記憶装置１で
は、応答制御部４が各種の信号を受けて各種処理を行
い、これにより、第１の認識手段、第２の認識手段、及
び禁止手段の各機能が実行される。応答制御部４は、
又、各種の信号に応じた応答信号をシステムバス２に出
力する機能も果たす。
【００２２】図３は、記憶装置１における動作の流れを
示すフローチャートである。まず、システムバス２を通
じてバスマスタよりメモリアクセス要求があると、デコ
ーダ７の出力に基づくメモリ制御部６の判断によってア
クセス空間の種類が判定される（ステップ１）。つま
り、アクセス空間が実メモリ空間なのか疑似メモリ空間
なのかそれ以外なのかが判断される。この判断の基礎と
なるデコーダ７への入力情報は、バスマスタからのメモ
リアクセス信号に含まれているアクセスアドレス信号の
上位ビットに割り当てられたアクセス空間情報である。
【００２３】アクセス空間が実メモリ空間でも疑似メモ
リ空間でもない場合にはメモリアクセス要求が無視され
る（ステップ２）。アクセス空間が実メモリ空間である
場合には、メモリ制御部６に実メモリ空間用のアクセス
アドレス信号が出力され、メモリ制御部６の制御動作に
よってメモリ制御が行われる（ステップ３）。この時、
メモリアクセス要求をするのがプロセッサであれば、Ａ
ＮＤゲートＡからのアクセス要求信号１が応答制御部４
に出力されるが、この時の動作モードが通常モードであ
れば応答制御部４は再アクセス要求を出力せずに、メモ
リ制御をしたという応答信号をシステムバス２に流す
（ステップ４）。
【００２４】アクセス空間が疑似メモリ空間である場合
には、アクセス空間が実メモリ空間である場合のステッ
プ３及び４と同様のメモリ制御及び応答の動作が行われ
（ステップ５，６）、同時に、システムバスＩ／Ｆ３か
ら出力されたマスタＩＤが保持部８に一時記憶される
（ステップ７）。このマスタＩＤは、アトミック操作開
始アクセス要求を行ったバスマスタであるプロセッサの
ＩＤである。そして、これらの処理と同時に、デコーダ
７から出力されるアトミック操作開始信号が応答制御部
４に入力され、全体の動作モードがアトミック操作モー
ドに移行する。ここで、バスマスタからのメモリアクセ
ス信号が疑似メモリ空間に対するものであるということ
は、複数のプロセッサの同期操作のために必要なアトミ
ック操作がこれから行われるということを意味する。
【００２５】アトミック操作モードでは、まず、システ
ムバス２を通じてバスマスタよりメモリアクセス要求が
あると（ステップ８）、デコーダ７の出力に基づくメモ
リ制御部６の判断によってアクセス空間の種類が判定さ
れる（ステップ９）。つまり、アクセス空間が実メモリ
空間なのか疑似メモリ空間なのかそれ以外なのかが判断
される。この判断の基礎となるデコーダ７への入力情報
は、バスマスタからのメモリアクセス信号に含まれてい
るアクセスアドレス信号の上位ビットに割り当てられた
アクセス空間情報である。
【００２６】アクセス空間が実メモリ空間でも疑似メモ
リ空間でもない場合にはメモリアクセス要求が無視され
る（ステップ１０）。アクセス空間が実メモリ空間であ
る場合には、メモリアクセス要求をしているバスマスタ
がプロセッサでないことを条件として（ステップ１
１）、メモリ制御部６に実メモリ空間用のアクセスアド
レス信号が出力され、メモリ制御部６の制御動作によっ
てメモリ制御が行われ（ステップ１２）、応答制御部４
によってメモリ制御をしたという応答信号がシステムバ
ス２に流される（ステップ４）。これに対し、ステップ
１１でメモリアクセス要求をするのがプロセッサである
と判定されれば、応答制御部４は再アクセス要求信号、
つまり、リトライ応答をシステムバス２に流す（ステッ
プ１４）。ここで、メモリアクセス要求をするのがプロ
セッサかどうかは、 ＡＮＤゲートＡからのアクセス要
求信号１が応答制御部４に出力されているかどうかで認
識される。つまり、ＡＮＤゲートＡは、プロセッサがメ
モリアクセス要求をする場合にのみアクセス要求信号１
を出力するため、応答制御部４がアクセス要求信号１を
受信すればバスマスタはプロセッサであることになり、
そうでなければバスマスタはプロセッサでないことにな
る。
【００２７】アクセス空間が疑似メモリ空間である場合
には、マスタＩＤが比較される（ステップ１５）。つま
り、疑似メモリ空間に対してアクセス要求するバスマス
タがアトミック操作開始アクセス要求を行ったバスマス
タと同一であるかどうかが判断される。より詳細には、
アトミック操作開始アクセス要求を行ったバスマスタの
マスタＩＤは保持部８に一時記憶されているため、これ
と疑似メモリ空間に対してアクセス要求をするバスマス
タのマスタＩＤとが比較器９で比較され、その結果がＡ
ＮＤゲートＢ又はＣの出力として応答制御部４に送信さ
れ、この応答制御部４でバスマスタの同一性が判定され
る。つまり、マスタＩＤが一致する場合にはＡＮＤゲー
トＢよりアトミック操作終了信号が応答制御部４に出力
され、マスタＩＤが一致しない場合にはＡＮＤゲートＣ
よりアクセス要求信号２が応答制御部４に出力される。
【００２８】ステップ１５でのマスタＩＤの比較処理の
結果、ステップ１６でマスタＩＤが同一でないと判定さ
れた場合には、ＡＮＤゲートＣからのアクセス要求信号
２に応じ、応答制御部４はステップ１４のリトライ応答
処理を行う。これに対し、ステップ１６でマスタＩＤが
同一であると判定された場合には、メモリ制御部６によ
りメモリ制御が行われ（ステップ１７）、応答制御部４
よりその旨の応答がシステムバス２に流される（ステッ
プ１８）。そして、動作モードが通常動作モードに復帰
する。
【００２９】このように、本実施の形態の記憶装置１に
よれば、アトミック操作開始アクセス要求が認識されて
実行されるアトミック操作モード中は、アトミック操作
開始アクセス要求をしたプロセッサ以外のプロセッサや
ディバイスのメモリアクセス要求が拒絶され、アトミッ
ク操作が正しく行われる（ステップ１６参照）。この場
合、システムバス２がロックされるわけではないので、
他のプロセッサやプロセッサ以外のバスマスタのシステ
ムバス２の使用が禁止されず、したがって、スプリット
型のバスの利点が十分に生かされる。また、アトミック
操作モード中でもプロセッサ以外のバスマスタのメモリ
アクセスが可能となり、効率良くメモリ５が使用される
（ステップ１１参照）。
【００３０】本発明の第二の実施の形態を図４及び図５
に基づいて説明する。第一の実施の形態と同一部分は同
一符号で示し説明も省略する（以下、同様）。
【００３１】図４のブロック図に示すように、本実施の
形態では、応答制御部４にタイマ手段としてのタイマ２
１が設けられている。このタイマ２１は、応答制御部４
の制御下におかれ、応答制御部４にアトミック操作開始
信号が入力されてからアトミック操作終了信号が入力さ
れるまでのタイムアウト時間を計測する。そして、タイ
マ２１がタイムアウトした場合には、応答制御部４はア
トミック操作モードを強制終了させ、ここに強制終了手
段の機能が実行される。
【００３２】また、システムバスＩＦ３からデコーダ７
に送信出力されるアクセスアドレスを取り込んで一時記
憶する保持部２２が設けられ、その後にシステムバスＩ
Ｆ３からデコーダ７に送信出力されたアクセスアドレス
と保持部２２に一時記憶されたアクセスアドレスとを比
較する比較器２３が設けられている。そして、ＡＮＤゲ
ートＡは、この比較器２３の出力とデコーダ７より出力
される実メモリ空間のアクセスアドレスとの論理積がア
クセス要求信号１として応答制御部４に送信出力され
る。このため、本実施の形態では、マスタＩＤテーブル
１０が設けられていない。
【００３３】図５は、処理の流れを示すフローチャート
である。図３に示すフローチャートと同一部分は同一の
ステップ数で示し説明も省略する。まず、バスマスタの
メモリアクセス要求におけるアクセス空間が疑似空間へ
のアクセスであると判定された後、メモリ制御（ステッ
プ５）及び応答（ステップ６）に続いて行われるステッ
プ７では、マスタＩＤの保持の他、対応する実メモリア
ドレスの保持が行われる。つまり、疑似メモリアドレス
と解釈されるアクセスアドレスであっても、デコーダ７
に入力されるまでのアクセスアドレスは実メモリアドレ
スであるので、このアドレスが保持部２２に一時記憶さ
れて保持される。
【００３４】続いて、動作モードがアトミック操作モー
ドに移行すると、タイマ２１がタイムアウト時間を計測
し、タイムアウトになるとアトミック操作モードが強制
終了して通常モードに復帰する（ステップ２１）。これ
により、不適当なメモリアクセス要求によってアトミッ
ク操作が長時間にわたり不必要に継続されることによっ
て起こりうるシステムのダウンが防止される。
【００３５】続いて、ステップ９でのアクセス空間の判
断の結果、メモリアクセス要求が実メモリ空間でも擬似
メモリ空間でもない空間に対して行われた場合の処理
（ステップ１０）及び疑似メモリ空間に対して行われた
場合の処理（ステップ１５〜１８）については、第一の
実施の形態と異なる点はないのでその説明は省略する。
これに対し、メモリアクセス要求が実メモリ空間に対し
てなされた場合、その時のアクセスアドレスとステップ
７で保持部２２に一時記憶されたアクセスアドレスとの
比較処理がなされる（ステップ２２）。つまり、その時
のアクセスアドレスとステップ７で保持部２２に一時記
憶されたアクセスアドレスとの比較器２３による比較結
果とデコーダ７より出力される実メモリ空間に対するメ
モリアクセス要求との論理積であるＡＮＤゲートＡから
のアクセス要求信号１が応答制御部４に送信出力される
ことで、応答制御部４による同一非同一の判定がなされ
る（ステップ２３）。ここで、２つのアクセスアドレス
が同一であるということは、アトミック操作モード中に
送信された実メモリアドレス空間に対するメモリアクセ
ス要求は、現在使用中の擬似メモリ空間に対するアクセ
スであるということになる。そこで、２つのアクセスア
ドレスが一致する場合にはリトライ応答（ステップ１
４）、不一致の場合にはメモリ制御（ステップ１２）が
それぞれ行われる。これにより、アトミック操作開始ア
クセス要求のアクセスアドレスに対応する実メモリアド
レスのメモリアクセス要求以外のメモリアクセス要求が
許容され、これにより、効率よくメモリが使用されるこ
とになる。
【００３６】本発明の第三の実施の形態を図６及び図７
に基づいて説明する。本実施の形態は、図６のブロック
図に示すように、システムバス３、応答制御部４、ＲＡ
Ｍ５、メモリ制御部６、及びデコーダ７を備え、これら
の各部の内容及び接続状態は第一の実施の形態と同様で
ある。構成としては、システムバスＩ／Ｆ３からＲＡＭ
５に送信されるデータのデータ線とメモリ制御部６との
間に保持部３１が介在接続され、この保持部３１に零以
外の数値が書き込まれる点で第一の実施の形態とは異な
る。また、本実施の形態の記憶装置１では、メモリ制御
部６が実行する機能として、擬似メモリ空間に対してリ
ードアクセス要求がなされた場合、アクセスアドレスに
対応する実メモリアドレスに対してリード操作し、続い
て、保持部３１に一時記憶された零以外の数値からなる
書き込みデータ、例えば「−１」をもって同アドレスに
ライト操作を行う。
【００３７】図７は、処理の流れを示すフローチャート
である。本実施の形態では、メモリアクセスの受け付け
後、ステップ１〜４については第一の実施の形態と変わ
る点はなく、ＲＡＭ５に対するライト・アンド・セット
が実行される点に特色がある。つまり、ステップ１でメ
モリアクセス要求のアクセス空間が疑似空間であると判
定され、ステップ３１でそのメモリアクセス要求がリー
ド・モディファイ・ライト・アクセス要求であると判定
された場合（アトミック操作識別手段）、そのアクセス
アドレスに対応する実メモリアドレスへの通常のリード
操作を実現させるメモリ制御が行われる（ステップ３
２）。そして、アクセスを要求したバスマスタに応答が
返されて返送手段の機能が実行され（ステップ３３）、
続いて同アドレスへの特定の書き込みデータ、例えば
「−１」のライト操作を実現するメモリ制御が行われる
（ステップ３４）。これに対し、ステップ３１で、メモ
リアクセス要求が擬似メモリ空間に対するライトアクセ
ス要求であると判定されるとエラー処理がなされる（ス
テップ５）。このように、本実施の形態によれば、簡単
な処理によってＲＡＭ５に対するライト・アンド・セッ
トが実行される。
【００３８】
【発明の効果】請求項１記載の発明は、バスを介して取
り込まれたバスマスタからのメモリアクセス要求が実メ
モリ空間に対するものか疑似メモリ空間に対するものか
を識別し、通常モード時、メモリアクセス要求が疑似メ
モリ空間に対するものと識別された場合にそのメモリア
クセス要求をアトミック操作開始アクセス要求と認識
し、アトミック操作開始アクセス要求を行ったバスマス
タの識別子を記憶保持し、アトミック操作モード時、メ
モリアクセス要求をするバスマスタの識別子が記憶保持
された識別子と一致する場合にそのメモリアクセス要求
をアトミック操作終了アクセス要求と認識し、そうでな
い場合にはメモリアクセス要求を受け付けずにアクセス
要求の再実行を要求するようにしたので、アトミック操
作モード中、アトミック操作開始アクセス要求をしたプ
ロセッサ以外のプロセッサやディバイスのメモリアクセ
ス要求を拒絶してアトミック操作を正しく行わせること
ができ、この場合、バスがロックされるわけではないの
で、他のプロセッサやプロセッサ以外のバスマスタのバ
ス使用を確保してスプリット型のバスの利点を十分に生
かすことができる。
【００３９】請求項２記載の発明は、メモリアクセスを
要求するバスマスタがプロセッサかどうかを判定し、プ
ロセッサでないと判定した場合にはメモリアクセスを許
容するようにしたので、アトミック操作モード中でもプ
ロセッサ以外のバスマスタのメモリアクセスが可能とな
り、効率良くメモリを使用することができる。
【００４０】請求項３記載の発明は、メモリアクセス要
求が疑似メモリ空間に対するものでなければ疑似メモリ
空間に記憶保持されたデータが書き換えられないことに
着目し、メモリアクセス要求が疑似メモリ空間に対する
場合にのみメモリアクセス要求を受け付けないようにし
たので、アトミック操作モード中でも実メモリ空間に対
するメモリアクセスが可能となり、効率良くメモリを使
用することができる。
【００４１】請求項４記載の発明は、メモリアクセス要
求が疑似メモリ空間に対するものでなければ疑似メモリ
空間に記憶保持されたデータが書き換えられないことに
着目し、アトミック操作開始アクセス要求のアクセスア
ドレスに対応する実メモリアドレスを記憶保持し、メモ
リアクセス要求がアトミック操作開始アクセス要求のア
クセスアドレスに対応する実メモリアドレスに対する場
合にのみメモリアクセス要求を受け付けないようにした
ので、アトミック操作モード時、疑似メモリ空間に対す
るメモリアクセス要求となるようなメモリアクセス要求
以外のメモリアクセス要求を許容し、これにより、効率
よくメモリを使用することができる。
【００４２】請求項５記載の発明は、アトミック操作開
始アクセス要求がなされてからアトミック操作終了アク
セス要求がなされるまでのタイムアウト時間をカウント
するタイマ手段と、タイムアウト時間経過後は強制的に
アトミック操作モードを終了させる強制終了手段とを備
えるので、不適当なメモリアクセス要求によってアトミ
ック操作が長時間にわたり不必要に継続されることによ
って起こりうるシステムのダウンを防止することができ
る。
【００４３】請求項６記載の発明は、実メモリ空間と重
ならないアドレス空間に実メモリが重複してみえるよう
にする疑似メモリ空間を生成し、バスを介して取り込ま
れたメモリアクセス要求のアクセスアドレス空間を識別
し、疑似メモリ空間に対するメモリリードアクセス要求
をリード・モディファイ・ライト・アクセス要求として
識別し、リード・モディファイ・ライト・アクセス要求
として識別されたメモリリードアクセス要求のアクセス
アドレスに対応する実メモリアドレスを読み出し、零以
外の数値を実メモリアドレスに対して書き込むと共に、
メモリリードアクセス要求をしたバスマスタにリードデ
ータを返送するようにしたので、簡単な処理によってメ
モリに対するテスト・アンド・セットを実行することが
できる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示すブロック図で
ある。
【図２】メモリ空間を概念的に示す模式図である。
【図３】動作の流れを示すフローチャートである。
【図４】本発明の第二の実施の形態を示すブロック図で
ある。
【図５】動作の流れを示すフローチャートである。
【図６】本発明の第三の実施の形態を示すブロック図で
ある。
【図７】動作の流れを示すフローチャートである。
【符号の説明】
１ 記憶装置 ２ バス（システムバス） ７ デコード手段，識別手段 ８ 保持手段（保持部） ２１ タイマ手段（タイマ）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 マルチプロセッサシステムにスプリット
    型のバスを介して接続され、セマフォ／ロック変数を用
    いた同期操作に不可欠なアトミック操作が行われる記憶
    装置において、 実メモリ空間と重ならないアドレス空間に実メモリが重
    複してみえるようにする疑似メモリ空間を生成するデコ
    ード手段と、 バスを介して取り込まれたバスマスタからのメモリアク
    セス要求が実メモリ空間に対するものか疑似メモリ空間
    に対するものかを識別する識別手段と、 通常モード時、メモリアクセス要求が疑似メモリ空間に
    対するものと識別された場合にそのメモリアクセス要求
    をアトミック操作開始アクセス要求と認識し、アトミッ
    ク操作モードに動作モードを移行させる第１の認識手段
    と、 アトミック操作開始アクセス要求を行ったバスマスタの
    識別子を記憶保持する保持手段と、 アトミック操作モード時、メモリアクセス要求をするバ
    スマスタの識別子が保持手段に保持された識別子と一致
    する場合にそのメモリアクセス要求をアトミック操作終
    了アクセス要求と認識し、動作モードを通常モードに復
    帰させる第２の認識手段と、 アトミック操作モード時、メモリアクセス要求が第２の
    認識手段の認識条件に合致しない場合にメモリアクセス
    要求を受け付けず、アクセス要求の再実行を要求する禁
    止手段と、を備えることを特徴とする記憶装置。
  2. 【請求項２】 禁止手段は、メモリアクセスを要求する
    バスマスタがプロセッサかどうかを判定し、プロセッサ
    でないと判定した場合にはメモリアクセスを許容するこ
    とを特徴とする請求項１記載の記憶装置。
  3. 【請求項３】 禁止手段は、メモリアクセス要求が疑似
    メモリ空間に対する場合にのみメモリアクセス要求を受
    け付けないことを特徴とする請求項１記載の記憶装置。
  4. 【請求項４】 保持手段は、アトミック操作開始アクセ
    ス要求のアクセスアドレスに対応する実メモリアドレス
    を記憶保持し、禁止手段は、メモリアクセス要求がアト
    ミック操作開始アクセス要求のアクセスアドレスに対応
    する実メモリアドレスに対する場合にのみメモリアクセ
    ス要求を受け付けないことを特徴とする請求項１記載の
    記憶装置。
  5. 【請求項５】 アトミック操作開始アクセス要求がなさ
    れてからアトミック操作終了アクセス要求がなされるま
    でのタイムアウト時間をカウントするタイマ手段と、 タイムアウト時間経過後は強制的にアトミック操作モー
    ドを終了させる強制終了手段と、を備えることを特徴と
    する請求項１記載の記憶装置。
  6. 【請求項６】 マルチプロセッサシステムにスプリット
    型のバスを介して接続され、セマフォ／ロック変数を用
    いた同期操作に不可欠なアトミック操作が行われる記憶
    装置において、 実メモリ空間と重ならないアドレス空間に実メモリが重
    複してみえるようにする疑似メモリ空間を生成するデコ
    ード手段と、 バスを介して取り込まれたメモリアクセス要求のアクセ
    スアドレス空間を識別し、疑似メモリ空間に対するメモ
    リリードアクセス要求をリード・モディファイ・ライト
    ・アクセス要求として識別するアトミック操作識別手段
    と、 リード・モディファイ・ライト・アクセス要求として識
    別されたメモリリードアクセス要求のアクセスアドレス
    に対応する実メモリアドレスを読み出し、零以外の数値
    を実メモリアドレスに対して書き込むと共に、メモリリ
    ードアクセス要求をしたバスマスタにリードデータを返
    送する返送手段と、を備えることを特徴とする記憶装
    置。
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