JPH04191945A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、高速バッファメモリを有するキャッシュメモ
リの制御方式に関し、 キャッシュアクセス時のエラー処理時間を短縮化して、
結果的にキャッシュアクセスの高速化を図ることを目的
とし、 プロセッサから出力されるアクセス対象のアドレスのタ
グ部に対応する同一のタグアドレスを格納する第１及び
第２のタグメモリ手段と、この第１及び第２のタグメモ
リ手段のそれぞれに対応して設けられて、前記プロセッ
サから出力されるアドレスと前記第１及び第２のタグメ
モリ手段から出力される各タグアドレスのそれぞれとを
比較し、この比較結果が一致している場合にヒツト信号
を出力する第１及び第２のヒツト判定手段と、この第１
及び第２のヒツト判定手段から出力される前記各ヒツト
信号を比較し、この比較結果が不一致の場合にエラー信
号を出力するエラーチェック手段とを具備した構成とす
る。

〔産業上の利用分野〕 本発明は、高速バッファメモリを有するキャッシュメモ
リ制御方式に関する。

コンピュータシステムにおいて、中央処理ユニット（Ｃ
ＰＵ）がメインメモリを高速にアクセスする方式として
、キャッシュメモリ方式が周知である。

この方式では、高速バッファメモリがメインメモリのデ
ータのコピーを保持し、ＣＰＵからのアクセスに応じて
コピーデータを出力する。ＣＰＵ　　　・がメインメモ
リをアクセスすると、キャッシュメモリ制御部は高速バ
ッファメモリを検索し、コピーデータを有する場合には
ヒツト信号を出力する。

ＣＰＵは、ヒツト信号が出力されると高速バッファメモ
リをアクセスし、ヒツト信号が出力しない場合にはメイ
ンメモリをアクセスする。

高速バッファメモリを検索して、ＣＰＵからのアドレス
のデータが格納されているか否かのヒツト判定処理の結
果が得られるまでの時間が、キャッシュメモリ方式のク
リティカルパスになっている。ここで、ヒツト判定処理
時に、信頼性の向上を図るために、タグアドレス（高速
バッファメモリをアクセスするためのアドレス）にパリ
ティビットを付加し、パリティチェック処理を実行して
いる。このパリティチェック処理に要する時間は、ヒツ
ト判定処理の時間よりも長い。このため、キャッシュメ
モリのアクセスの高速化を図るためには、パリティチェ
ック処理をヒツト判定処理の時間内に短縮化することが
必要となる。

〔従来の技術〕

従来、第４図に示すように、キャッシュメモリユニット
４１は、図示しない高速バッファメモリをアクセスする
ためのタグアドレスを格納するタグメモリ４２を有する
。

タグメモリ４２は、ＣＰ−Ｕ４４からアクセスに応じて
出力さ・れるアドレスのタグ部に対応するタグアドレス
を出力する。キャッシュメモリユニット４１は、ＣＰＵ
４４からのアドレスとタグメモリ４２からのタグアドレ
スとを比較し、比較結果が一致した場合にヒツト信号Ｈ
ＩＴを出力するヒツト判定回路４３を備えている。この
ヒツト判定回路４３は、第５図に示すように、例えば８
ビ・ソトのアドレスＡＯ〜Ａ７に対応する各排他的論理
和回路（ＥＸ−オア回路）５０ａ〜５０ｈ及びノア回路
５１からなる。各ＥＸ−オア回路５０ａ〜５０ｈのそれ
ぞれには、ＣＰＵ４４からのアドレスＡＯ−Ａ７とタグ
メモリ４２からのタグアドレスＴｏ−Ｔ７とが入力され
る。

また、キャッシュメモリユニット４１は、タグメモリ４
２から出力されるタグデータ（タグアドレスＴＯ〜Ｔ７
千１ビットのパリティビットＴＰ）のパリティチェック
処理を行なうパリティチエ・ツク回路４０を備えている
。このパリティチェック回路４０は、第６図に示すよう
に、多段のＥＸ−オア回路６０ａ〜６０ｈからなる。こ
こで、ノクリティビットＴＰは、タグアドレスＴＯ〜Ｔ
７の奇数パリティを示すパリティビットである。ノ々リ
ティチェック回路４０は、パリティチェック処理の結果
がエラーであれば、エラー信号ＥをＣＰＵ４４に出力す
る。

〔発明が解決しようとする課題〕

従来のキャッシュメモリユニット４１では、ＣＰＵ４４
からアドレスが出力されると、ヒツト判定回路４３から
ヒツト信号ＨＩＴが出力されて、パリティチェック回路
４０からパリティチェック処理によるエラー信号Ｅが出
力されることになる。

ここで、ＣＰ　Ｕ　４．４からアドレスが出力されてか
ら、ヒツト判定回路４３からヒツト信号ＨＩＴが得られ
るまでの時間が、キャッシュ・アクセスタイムのクリテ
ィカルパスになっている。しかしながら、第６図に示す
ように、パリティチェック回路４０は多段のＥＸ−オア
回路からなるため、通常ではヒツト判定回路４３の処理
時間（入出力のデイレイ時間）より大きくなる。このた
め、キャッシュメモリのアクセスの高速化を図るために
は、パリティチェック処理をヒツト判定処理の時間内に
短縮化することが必要となる。

本発明は、キャッシュメモリ方式において、キャッシュ
アクセス時のエラー処理時間を短縮化して、結果的にキ
ャッシュアクセスの高速化を図ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

本発明は、第１図に示すように、キャッシュメモリユニ
ット１４において、ＣＰＵｌ０から出力されるアクセス
対象のアドレスのタグ部に対応する同一のタグアドレス
を格納する第１及び第２のタグメモリ１１　ａ、　　１
　ｌ　ｂ、この第１及び第２のタグメモリ１１ａ、１１
ｂのそれぞれに対応して設けられる第１及び第２のヒツ
ト判定回路１２ａ。

１２ｂを備えている。第１及び第２のヒツト判定回路１
２ａ、１２ｂは、ＣＰＵｌ０から出力されるアドレスと
第１及び第２のタグメモリ１１ａ。

１１ｂから出力される各タグアドレスのそれぞれとを比
較し、この比較結果が一致している場合にヒツト信号Ｈ
ｒＴ１．ＨＩＴ２を出力する。

さらに、本発明は、第１及び第２のヒツト判定回路１２
ａ、１２ｂから出力される各ヒツト信号ＨＩＴ１．ＨＩ
Ｔ２を比較し、この比較結果が不一致の場合にエラー信
号Ｅを出力するエラーチェック回路１３を備えた構成で
ある。

〔作用〕

本発明では、ＣＰＵｌ０からアドレスが出力されると、
第１及び第２のタグメモリ１１ａ、１１ｂからは同一の
タグアドレスが出力される。第１及び第２のヒツト判定
回路１２ａ、１２ｂは、同時にヒツト判定処理を実行し
、ＣＰＵｌ０がらのアドレスとタグアドレスとが一致し
ていれば、ヒツト信号ＨＩＴ１、ＨＩＴ２を出力する。

ＣＰＵ１０は、例えばヒツト信号ＨｒＴ１を本来のヒツ
ト信号ＨＩＴとして使用する。

また、エラーチェック回路１３は、各ヒツト信号ＨＩＴ
１、ＨＩＴ２を比較し、この比較結果が不一致の場合に
エラー信号Ｅを出力する。ＣＰＵ１０は、エラーチェッ
ク回路１３からのエラー信号Ｅをパリティエラー信号と
して使用する。

〔実施例〕

以下、図面を参照しながら本発明の詳細な説明する。

第２図は本発明の第１の実施例を説明するためのブロッ
ク図である。

キャッシュメモリユニット１４は、ＣＰＵｌ０から出力
されるアクセス対象のアドレスのタグ部　　　　　′に
対応する同一のタグアドレスを格納する第１及び第２の
タグメモリ１１ａ、１１ｂを備えている。

第１のヒツト判定回路１２ａは、ＣＰＵｌ０から出力さ
れるアドレスと第１のタグメモリ１１ａから出力される
タグアドレスとを比較し、この比較結果が一致している
場合にヒツト信号ＨｒＴ１を出力する。同様に、第２の
ヒツト判定回路１２ｂは、ＣＰＵｌ０から出力されるア
ドレスと第２のタグメモリ１１ｂから出力されるタグア
ドレスとを比較し、この比較結果が一致している場合に
ヒツト信号ＨＴＴ２を出力する。

バッフ７メモリ１５は、コンピュータシステムのメイン
メモリ１６のデータのコピーデータを格納している。

エラーチェック回路１３は、ＥＸ−オア回路１３ａ及び
アンド回路１３ｂからなる。ＥＸ−オア回路１３ａは、
第１及び第２の入力端子には各ヒツト信号ＨＩＴ１、）
［Ｔ２が入力されており、それぞれの論理レベルが異な
る場合に論理レベル′Ｈ”のエラー信号Ｅを出力する。

アンド回路１３ｂは、ＣＰＵｌ０のメモリ制御部１８か
らのキャッシュアクセス信号ＣＡにより、ＥＸ−オア回
路１３ａからのエラー信号ＥをＣＰＵｌ０のエラー制御
部１７に出力する。

次に、同実施例の動作を説明する。

まず、ＣＰＵｌ０がメモリアクセス対象のアドレスを出
力すると、キャッシュメモリユニット１４では、第１及
び第２のタグメモリ１１ａ、１１ｂはアドレスのタグ部
に対応するタグアドレスを出力する。第１及び第２のタ
グメモリ１１ａ、１１ｂは予め同一のタグアドレスを格
納している。

さらに、第１及び第２のヒツト判定回路１２ａ。

１２ｂは、同時にヒツト判定処理を実行する。即ち、第
１のヒツト判定回路１２ａは、ＣＰＵｌ０から出力され
るアドレスと第１のタグメモリ１１ａから出力されるタ
グアドレスとを比較し、この比較結果か一致している場
合にヒツト信号ＨＩＴ１を出力する。

同様に、第２のヒツト判定回路１２ｂは、ＣＰＵｌ０か
ら出力されるアドレスと第２のタグメモリ１１ｂから出
力されるタグアドレスとを比較し、この比較結果が一致
している場合にヒツト信号ＨＩＴ２を出力する。

ＣＰＵｌ０では、第１のヒツト判定回路１２ａからのヒ
ツト信号ＨＩＴＩを本来のヒツト信号ＨＩＴとして、メ
モリ制御部１８に入力される。メモリ制御部１８は、有
効なヒツト信号ＨＩＴが入力されると、キャッシュアク
セス信号ＣＡを出力し、キャッシュメモリユニット１４
のバッファメモリ１５をアクセスする制御を実行する。

ヒツト信号ＨｒＴ１が無効（ミスヒツト）の場合には、
メモリ制御部１８は、バッファメモリ１５には格納され
ていないと判定し、メインメモリ１６をアクセスする。

エラーチェック回路１３は、ＥＸ−オア回路１３ａの各
入力端子に入力される各ヒツト信号ＨＩＴｌ、ＨＩＴ２
を比較し、不一致の場合に論理レベル”Ｈ”のエラー信
号Ｅを出力する。ここで、エラー信号Ｅは、アンド回路
１３ｂにより、キャッシュアクセス信号ＣＡの出力時で
あるキャッシュアクセス時に、エラー制御部１７に転送
される。

エラー制御部１７は、キャッシュアクセスを禁止する等
のエラー処理を実行する。

このようにして、従来のキャッシュメモリ方式における
パリティチェック処理の代わりに、各ヒツト信号ＨＩＴ
１．ＨＩＴ２を比較するエラーチェック回路１３により
エラー処理が実行される。

このエラーチェック回路１３は、第２図に示すように、
多段のＥＸ−オア回路を必要とすることなく、ＥＸ−オ
ア回路１３ａ及びアンド回路１３ｂからなる簡単なロジ
ック回路により構成されている。これにより、第１及び
第２のヒツト判定回路１２ａ、１２ｂによるヒツト判定
処理時間に対して、エラー処理時間が特に大きくなるこ
とはなく、結果的にエラー処理時間を短縮化することが
可能となる。

第３図は本発明の第２の実施例を説明するためのブロッ
ク図である。

第２の実施例では、各ヒツト信号ＨＩＴ１、ＨＩＴ２を
ラッチするラッチ回路（フリップフロップ）２０および
アンド回路３０が設けられている。

アンド回路３０は、切換え信号ＳＴにより、前記第２図
に示すようなタグメモリの複数構成方式または従来の単
一構成方式の一方を選択するめたの回路である。切換え
信号ＳＴは、例えば外部からのＤＴＰスイッチにより設
定されるか、または例えばＣＰＵｌ０によりセットされ
るレジスタにより設定される信号である。

第２の実施例では、第１及び第２のタグメモリ１１ａ、
１１ｂのそれぞれに対応して、従来のパリティチェック
回路４０ａ、４０ｂが設けられている。ここで、前記第
１の実施例と同様に、タグメモリの複数構成方式（高速
モード）を選択する場合には、論理レベル“Ｈ”の切換
え信号ＳＴが設定される。これにより、アンド回路３０
は、ラッチ回路２０によりラッチされたヒツト信号ＨＩ
Ｔ１をＥＸ−オア回路１３ａの入力端子に出力する。し
たがって、エラーチェック回路１３は、ＥＸ−オア回路
１３ａの各入力端子に入力される各ヒツト信号ＨＩＴ１
、ＨＩＴ２を比較し、不一致の場合に論理レベル”Ｈ”
のエラー信号Ｅを出力する。

一方、第１のタグメモリ１１ａのみを使用する従来の単
一構成方式（低速モード）を選択する場合には、論理レ
ベル“Ｌ”の切換え信号ＳＴが設定される。これにより
、アンド回路３０は、ヒツト信号ＨＩＴＩの転送を禁止
した状態となる。−方、第２のタグメモリ１１ｂは切り
離された状態であるため、ヒツト信号）（ＪＴ２は出力
禁止の状態である。このヒツト信号ＨＩＴ２の代わりに
、第１のタグメモリ１１ａに対応するパリティチェック
回路４０ａからのパリティエラー信号Ｅがラッチ回路２
０に転送される。パリティチェック処理により、エラー
が発生しなければ、当然ながら、パリティエラー信号Ｅ
は出力されない。パリティエラー信号Ｅが有意の論理レ
ベル″Ｈ″の信号であれば、エラーチェック回路１３に
よりエラー信号Ｅとしてエラー制御部１７に出力される
。ヒツト信号ＨＩＴＩは、本来のヒツト信号ＨＩＴ信号
としてメモリ制御部１８に与えられる。

このようにして、第２の実施例では、本発明のタグメモ
リの複数構成方式である高速モードと従来の単一構成方
式である低速モードとの切換え制御を行なうことができ
る。これにより、タグメモリを複数にするため、多少の
コスト増加となるが、キャッシュアクセスの高速性を要
求する場合と、低速であるがコストを抑制したい場合と
を選択することができる。したがって、キャッシュメモ
リのシステム構成の自由度を高めることが可能となりミ
フレキシブルなシステムの構築を実現することができる
。

〔発明の効果〕

以上説明したように本発明によれば、キャッシュメモリ
方式において、タグメモリの複数構成方式により、キャ
ッシュアクセス時のエラー処理時間を短縮化して、結果
的にキャッシュアクセスの高速化を図ることができる。

したがって、結果的にキャッシュメモリ方式の性能向上
に寄与することができる。

また、タグメモリの複数構成方式である高速モードと従
来の単一構成方式である低速モードとを切り換える手段
により、高速性能の確保またはコスト減少の効果のいず
れかを選択することができる。これにより、キャッシュ
メモリのシステム構成の自由度を高め、フレキシブルな
システムの構築を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の第１の実施例を説明するためのブロッ
ク図、 第３図は本発明の第２の実施例を説明するためのブロッ
ク図、 第４図は従来例のキャッシュメモリ構成の説明図、 第５図は従来例のヒツト判定回路の説明図、第６図は従
来例のパリティチェック回路の説明図である。 １０・・・ＣＰＵ。 １１ａ、１１ｂ・・・第１及び第２のタグメモリ、１２
ａ、１２ｂ・・・第１及び第２のヒツト判定回路、 １３・・・エラーチェック回路、 １３ａ・・・ＥＸ−オア回路、 １３ｂ・・・アンド回路、 ３０・・・アンド回路、 ４０ａ、４０ｂ・・・パリティチェック回路。 図中、同一符号は同−又は相当部分を示す。 本夜明の飛理説明回 イＡ！１【　イタリ ｋｒ　　Ａ　　ｒ−１

Claims (2)

【特許請求の範囲】
1. （１）プロセッサ（１０）から出力されるアクセス対象
   のアドレスのタグ部に対応する同一のタグアドレスを格
   納する第１及び第２のタグメモリ手段（１１ａ、１１ｂ
   ）と、 この第１及び第２のタグメモリ手段（１１ａ、１１ｂ）
   のそれぞれに対応して設けられて、前記プロセッサ（１
   ０）から出力されるアドレスと前記第１及び第２のタグ
   メモリ手段（１１ａ、１１ｂ）から出力される各タグア
   ドレスのそれぞれとを比較し、この比較結果が一致して
   いる場合にヒット信号（ＨＩＴ１、ＨＩＴ２）を出力す
   る第１及び第２のヒット判定手段（１２ａ、１２ｂ）と
   、 この第１及び第２のヒット判定手段（１２ａ、１２ｂ）
   から出力される前記各ヒット信号（ＨＩＴ１、ＨＩＴ２
   ）を比較し、この比較結果が不一致の場合にエラー信号
   （Ｅ）を出力するエラーチェック手段（１３）とを具備
   したことを特徴とするキャッシュメモリ制御方式。
2. （２）前記第１及び第２のヒット判定手段（１２ａ、１
   ２ｂ）から出力される前記各ヒット信号（ＨＩＴ１、Ｈ
   ＩＴ２）の一方を無効にした場合に、他方の有効なヒッ
   ト信号（ＨＩＴ１）を出力する前記第１のヒット判定手
   段（１２ａ）に対応する前記第１のタグメモリ手段（１
   １ａ）から出力されるタグアドレスのパリテイチェック
   を実行するパリテイチェック手段（４０ａ）およびこの
   パリテイチェック手段（４０ａ）から出力されるパリテ
   イエラー信号を前記エラーチェック手段（１３）からの
   前記エラー信号（Ｅ）として出力する出力切換え手段（
   ３０）とを有する請求項１記載のキャッシュメモリ制御
   方式。