JPS60134946A - 計算機システムの記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、計算機システムにおける記憶制御方式に関す
る。

〔発明の背景〕

第１図に計算機システムの全体構成を示す。１０は中央
処理装置、２０は記憶制御装置、３１は主記憶装置、４
０は入出力処理装置、５０は外部記憶装置である。中央
処理装置ｈｏは記憶制御装置２０を介して主記憶装置３
１より命令あるいはデータを入手して処理を実行するが
、主記憶装置３１の容量には限シがあるので、中央処理
装置１０が必要とする命令やデータ（以下、単にデータ
と称す）を外部記憶装置５０に格納しておき、該外部記
憶装置５０から必要とするデータを主記憶装置３１へ転
送し、不要となったデータを主記憶装置３１から外部記
憶装置５０へはき出す方式がとられる。これは主記憶装
置３１の所定ブロック単位に行われる。この場合、入出
力処理装置４０は、記憶制御装置２０経由で主記憶装置
３１にアクセス安来を送出する。　゛ 第２図は従来の記憶制御装置の構成例を示す。

こ＼で、記憶制御装置２０には、アクセス要求スタック
装置２１０　、２１１　、優先順位決定装置２１２〜２
１５が含まれる。アクセス要求スタック装置２１０゜２
１１はそれぞれ入出力処理装置４０、中央処理装ｉ巌１
０からのアクセス要求をスタックする。一方、主記憶装
置３１は独立な複数の記憶単位（ボートと呼ぶことにす
る）から成る。以下では４ポート（０へ一３ボート）か
らなるとする。

優先順位決定装置２１２〜２１５はボートＯ〜３に対応
する。アクセス要求優先順位決定装置２１２は優先順位
決定論理部２１６を持ち、該論理部は、アクセス要求ス
タック装置ｆｌｉｔ２１０　、２１１から送出されるア
クセス懺求間の曖先順位をとって１つを選び、主記憶装
置３１に送出する。ラッチ２１７　、２１８　。

２１９　、２１Ａはそれぞれアクセス要求優先順位決定
装置で選ばれたアクセス要求の指令（読み出しまたは書
き込み）、主記憶アドレス、書き込みデータ、アクセス
要求発生源番号（該アクセス要求が中央処理装置１０、
入出力処理装置４０のいずれから発行されたかを示す番
号）がセットされ、主記憶装置３１へ送出される。ラッ
チ２１Ｂ、２１Ｃには、それぞれ、主記憶装置３１から
読み出されたデータ、該データに対応するアクセス要求
発生源番号がセットされる。変換論理部２１Ｄは、ラッ
チ２１Ｃの内容にしたがって、ラッチ２１Ｂ内のデータ
を猥求尤の装置へ送出する働きをする。変換論理部２１
Ｅは、ラッチ２１７．２１Ａの内容から、アクセス要求
スタック装置２１０，２１１へ、該スタック装置から発
行されたアクセス要求か主記憶装置３１へ発行されたこ
とを示ず信号４１または４２を発行する。例えば、ラッ
チ２１７に有効な値かあり、ラッチ２１Ａにアクセス要
求スタック装置２１０を指す番号があれば、変換論理部
２１Ｅは、アクセス要求スタック装置２１０に信号４１
を発行する。アクセス要求優先順位決定装置２１３〜２
１５は、装置２１２と同一構造である。

アクセス要求スタック装置２１０は、スタック２１０１
、ポインタ２１０２を持つ。ポインタ２１０２０指して
いるスタック２１０１内のアクセス要求が、該アクセス
要求の主記憶アドレスに対応するボートのアクセス要求
優先順位決定装置へ送出される。

アクセス要求が主記憶装置３１へ送出されたことを示す
信号４１を受けとると、ポインタ２１０２を更新し、次
のアクセス要求を送出する。同時に、入出力処理装置４
０に、スタックが１個空いたことを知らせる信号４３を
送出する。入出力処理装置４０は、該信号４３を受け取
ると、新しいアクセス要求を装置２１０に送出する。中
央処理装置１０に対応するアクセス要求スタック装置２
１１も同様である。

次に、入出力処理装置４０がアクセス焚求を主記憶装置
３１に発行する動作を第３図のタイムチャートで説明す
る。仮に入出力処理装置４０からはボート０，１．２・
・−・の順にアクセス要求が発行されるとする。ポイン
タ２１０２が０をさしていると、Ｏスタックのアクセス
要求は、時刻Ｔ１でアクセスを優先順位決定装置２１２
に送出される。該優先順位決定装置２１２で中央処理装
置１０からのアクセス要求との優先１臓位がとられ、時
刻Ｔ２で主記憶装置３１にアクセス要求が発行される。

同時に、信号４１がアクセス要求スタック装置２１０に
送出され、時刻Ｔ３でポインタ２１０２が切シ換わシ、
番号１のスタックからアクセス要求が優先順位決定装置
２１３へ発行される。これと並行して、信号４３が入出
力処理装置４０に発行され（時刻Ｔ２　、　Ｔ４　）、
次のアクセス要求が入出力処理装置４０からアクセス要
求スタック装置２１０に送出される（時刻Ｔ３　、　Ｔ
５　）。

こ＼で注目すべきことは、入出力処理装置４０がアクセ
ス要求を発行するピッチ（以下、スル−プットと呼ぶこ
とにする）は、アクセス要求がアクセス要求スタック装
置２１０から順次主記憶装置３１へ発行されるピッチ（
第３図の場合、１アクセス要求／２サイクル）と同じで
あることである。

この場合、入出力処理装置４０かディスク、磁気テープ
等の比較的低速の外部記憶装置を対象としている間は、
そのスルーブツトはあまｐ問題ではなかった。

しかし、近年の半導体技術の進歩によυ、高速で大容量
の記憶素子か開発され、アクセス時間が主記憶装置とそ
れほど劣らない大容量の外部記憶装置（拡張記憶装置）
が実現可能となった。この拡張記憶装置を入出力処理装
置４０に接続した場合、高いスループットが要求される
。従来の記憶制御方式では、このスループットに見合っ
たピッチで主記憶装置へアクセス要求を発行できない欠
点があった。

〔発明の目的〕

本発明の目的は、入出力動作のスルーブツトの拡大を図
った記憶制御方式を提供することにある。

〔発明の概要〕

従来方式の欠点は、主記憶装置と外部記憶装置の間の入
出力動作を入出力処理装置を通して行ない、かつ、入出
力処理装置から発行されるアクセス要求を、−Ｖに、主
記憶装置の１ポートのみに発行することによる。そこで
、本発明においては、入出力処理装置を介する外部記憶
装置と独立して、主記憶装置と直接データを転送できる
ように外部記憶装置（拡張記憶装置という）を設置し、
しかも、該拡張記憶装置と記憶制御装置の間に複数本の
データバスを用意して、データバス数Ｘ転送ピッチの個
数のデータを受ける同数のスタックを用意し、該スタッ
クと同数の主記憶装置のボートに同時にアクセス要求を
発行できるようにする。

〔発明の実施例〕　′ 第４図は本発明の一実施例の構成図で、第２図の構成に
拡張記憶装置６０と該記憶装置用のアクセス要求スタッ
ク装置２０９を設けたものである。

拡張記憶装置６０からアクセス要求スタック装置２０９
へは、１マシンサイクルに複数のアドレスの連続したア
クセス要求が送られてくる。こ＼では、仮に４つとし、
１アクセス要求は８バイトのデータを扱うとする。した
がって、１マシンサイクルに３２バイトの連続したアド
レスのデータを扱うことができる。

主記憶装置３１は、主記憶アドレスが８バイト異なると
、次のボートに属するようになっているとする。すなわ
ち、ボートＯのアドレスは８バイト×（４×７１．）〜
８バイトｘ（４Ｘ７Ｌ　）＋７　（ｎは整数）を表わし
、ボート１のアドレスは８バイトｘ（４ｘｎ＋１）　〜
８バイトｘ（４ｘａ＋１）＋７を表わす。ボート２．３
も同様にアドレス付けされる。したがって、拡張記憶装
置６０から１度に送られてくる４つのアクセス要求は、
すべて異なるボートに割シ当てられている。

拡張記１諌装置６０から送られてくるアクセス戦求の、
最Ｗの１６バイト（＝２アクセス要求）はパス５０、次
の１６バイトはパス５１にのって送られてくる。該２ア
クセス要求は８バイト（＝１アクセス蛮求）単位に分離
され、最初のアクセス要求がパス５２、次がパス５３、
次がパス５４、次がパス５５にのり、それぞれスタック
２０９Ａ。

２０９Ｂ　、　２０９Ｃ、２０９Ｄ　に入る。該各スタ
ックのアクセス要求のうち、ポインタ２０９Ｅの示す番
号のスタックのアクセス要求が、それぞれ、アクセス要
求送出信号５６が１になると、該アクセス要求のアドレ
スによってアクセス要求優先順位決定装置２１２〜２１
５のいずれかに送出される。すなわち、４つのアクセス
要求が同時に優先順位決定装置２１２〜２１５に発行さ
れる。

ボートＯで、拡張記憶装置６０から送られたアクセス要
求が主記憶装置に発行されると、変換論理部２１Ｅによ
り信号４４が制御部２０９Ｆに送られる。同様に、ボー
ト１では信号４５、ボート２では信号４６、ボート３で
は信号４７が制御部２０９Ｆに送られる。制＃部２０９
Ｆは、該４つのアクセス要求に対する信号４４〜４７が
全て返ってくると、ポインタ２０９Ｅを更新し、次の４
つのアクセス要求を発行する。また同時に拡張記憶装置
６０に対して、４つのアクセス要求が主記憶装置４１に
発行されたことを告げる信号４８を送出する。

拡張記憶装置６０は自分がいくつアクセス要求を送出し
たかをカウントしていて、信号４８を受け取ると、次の
３２バイトを送出するが、装置６０の動作は本発明の主
眼とするところではないので説明を省略する。

第５図はアクセス要求スタック装置２０９内の制御部２
０９Ｆの構成例である。カウンタ２０９Ｇはアクセス要
求優先順位決定装置２１２〜２１５にいくつアクセス要
求を送出しているかを示す。カウント論理部２０９Ｈは
第６図に示す動作を行うもので、信号４８が１、すなわ
ち、アクセス要求優先順位決定装置２１２〜２１５に４
つアクセス要求を送出すると、カウンタ２０９Ｇの値を
＋４する。送出したアクセス要求が主記憶装置に発行さ
れると、ポート０〜３に対応して信号４４〜４７が１に
なる。

カウント論理部２０９Ｈは、該信号４４〜４７のうち１
である個数だけカウンタ２０９Ｇを減じる。このように
制御することによって、カウンタ２０９Ｇは、アクセス
要求スタック装置２０９がいくつアクセス要求をアクセ
ス要求優先順位決定装置２１２〜２１５へ送出している
かを示す。

信号送出論理部２０９■は、信号４９が”０”で（すな
わち、アクセス要求が１つもボートＯ〜３に送出されて
いない）、スタック２０９Ａ’−Ｄ中に有効なアクセス
要求があると、アクセス要求送出信号５６を１にし、ア
クセス要求をボートｏ〜３に送出する。信号送出論理部
２０９Ｊは、信号４４〜４７のうち１つでも１で、カウ
ンタ２０９Ｇが０以外の値から０になるとき、信号４８
を１にする。

第４図及び第５図の動作のタイムチャートを第７図に示
す。時刻Ｔｏで、信号線５ｏを通して１６バイトのデー
タ（アクセス要求０２１）が、信号線５１を通して１６
バイトのデータ（アクセス要求２．３）が送出される。

こ＼で、アクセス要求０〜３は連続した３２バイトであ
り、また、それぞれポートＯ〜３に対応する。該４つの
アクセス要求はそれぞれ信号線５２〜５５全通して、ス
タック２０９Ａ　、　２０９Ｂ　、　２０９Ｃ、２０９
Ｄに時刻Ｔ１でセットされる。ポインタ２０９ＥはＯを
さしておシ、また、カウンタ２０９Ｇは０であるので、
信号５６が１となシ、該４つのアクセス要求はそれぞれ
優先順位決定装置２１２〜２１５へ送出される。時刻Ｔ
２でカウンタ２０９ＧはＯから４になる。また、時刻Ｔ
２では、装置２１２〜２１５で優先順位がとられると、
信号４４〜４７が１になり、カウンタ２０９Ｇは４であ
るので、信号４８が発行され、拡張記憶装置６０は次の
アクセス要求が発行できる。時刻Ｔ２で信号４８が発行
されるので、ポインタ２０９Ｅは時刻Ｔ３で０から１に
切ｐかわる。そのため、アクセス要求４〜７が直ちにポ
ート０〜３に発行される。

前記と則様にして、アクセス要求４〜７は、主記憶装置
３１に発行され（時刻Ｔ４）、ポインタ２０９Ｅは、時
刻Ｔ５で切りかわるので、次の４つのリクエスト８，９
．Ａ、Ｂは時刻Ｔ５でボート０〜３に発行される。今回
は、他装置からのアクセス要求との競合等で、直ちに優
先順位がとられなかったとする。図示のように、時刻Ｔ
６．Ｔ７で１個ずつ、Ｔ８で２個、主記憶装置へ発行さ
れた場合、カウンタ２０９Ｇは順次カウントダウンされ
ていき、時刻Ｔ９で０になる。したがって、時刻Ｔ９で
ようやくポインタ２０９Ｅが切りかわり、次の４つのア
クセス要求が発行される。

第７図かられかる通り、アクセス要求優先順位決定装置
内で他のアクセス要求との競合さえなければ、信号４８
は、２サイクルに１回の割合で出る。したがって、拡張
記憶装置６０は、４アクセス要求／２サイクルのスルー
プットで、アクセス要求を処理できる。したがって、入
出力処理装置を介した場合の４倍のスループットをあげ
ることができる。

〔発明の効果〕

本発明によれば、拡張記憶装置からのアクセス要求を同
時に複数個、主記憶装置へ発行できるので、入出力動作
のスループットを従来よＦｉ％％めることかできる。

【図面の簡単な説明】

第１図は計算機システムの全体構成図、第２図は従来の
記憶制御装置の構成例を示す図、第３図は第２図の動作
を説明するタイミング図、第４図は本発明の一実施例を
示す図、第５図は第４図における制御部２０９　Ｉ’の
詳ｉ？（１１図、第６図は第５図におけるカウント論理
部２０９Ｈの動作内容を示す図、第７図は第４図及び第
５図の動作を説明するタイミング図である。 １０・・・中央処理装置、２Ｏ・・・記憶制御装置、３
１・・・主記憶装置、４０・・・入出力処理装置、５０
・・・外部記憶装置、６０・・・拡張記憶装置、２０９
，２１０゜２１１・・・アクセス要求スタック装置、２
１２，２１３，２１４　。 ２１５・・・アクセス要求優先順位決定装置。 スタγり２１０１　、ｒ−ハー

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置と、主記憶装置と、主記憶装置のア
   クセス要求を制御する記憶制御装置とを具備してなる計
   算機システムにおいて、前記記憶制御装置に外部記憶装
   ！（以下、拡張記憶装置と呼ぶ：を直接接続し、前記拡
   張記憶装置と記憶制御装置の間に複数のデータバスを設
   けると共に記憶制御装置内に複数のアクセス要求スタッ
   クを設け、該複数のアクセス要求スタックと同数の主記
   憶装置の複数ユニットに同時にアクセス要求を発行する
   ことを特徴とする記憶制御方式。