JPS63155352A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの記憶制御方式に関し、詳し
くは複数のアクセス要求制御装置を同期させて並列に動
作させ、目、つ、記憶装置に対して発行されるアクセス
要求間の順序性を保証するのに好適な記憶制御方式に関
する。

〔従来の技術〕

独立にアクセス可能な複数の記憶単位（記憶バンク）で
構成される記憶装置に対して、複数のアクセス要求制御
装置がアクセス要求を発行する場合の従来の記憶制御方
式を第２図により説明する。

第２図において、２０Ａないし２０Ｄはアクセス要求制
御装置であり、アクセス要求を発行する源である。２１
Ａないし２１Ｄはアクセス要求スタック装置であり、そ
れぞれアクセス要求制御装置２ＯＡないし２０Ｄから発
行されるアクセス要求をスタックし、スタックされた順
にアクセス要求を、そのアドレス情報に応じてアクセス
要求優先順位決定装置２２Ａないし２２Ｄのいずれかに
送出する６アクセス要求優先順位決定装置２２Ａないし
２２Ｄは記憶装置２３の各記憶バンク対応にあり、それ
ぞれアクセス要求スタック装置２１Ａないし２ＬＤから
送出されたアクセス要求間の優先順位を決定する。記憶
装置２３は記憶バンク２３Ａないし２３Ｄより成る。

アクセス要求制御装置２ＯＡに関して言えば。

該装置２ＯＡから発行されたアクセス要求は、アクセス
要求スタック装置２１Ａの中のスタック回路２１１にス
タックされ、制御部２１０の指示に従ってアクセス要求
のアドレスが指示する記憶バンクに対応するアクセス要
求優先順位決定装置２２Ａないし２２Ｄに送出される。

アクセス要求優先順位決定装置２２Ａないし２２Ｄは、
各アクセス要求スタック装置２ＬＡないし２１Ｄから送
出されたアクセス要求間の優先順位をとり、どれが一つ
を選んで記憶装置２３の該当記憶バンクに送出する。ア
クセス要求優先順位決定装置２２Ａに関して言えば、該
装置２２Ａに対してアクセス要求スタック装置２１Ａな
いし２ＬＤから送出されたアクセス要求間の優先順位を
優先順位決定論理部２２０でとり、前記アクセス要求中
の−っが選ばれて記憶装置２３のバンク２３Ａに送出さ
れる。

また、アクセス要求選択通知回路２２１により、アクセ
ス要求スタック装置２１Ａないし２１Ｄへ当該アクセス
要求が選択されたことが通知される。

この時、選ばれなかったアクセス要求は、優先順位決定
論理部２２０の入口で待たされる。

アクセス要求は、アクセス要求スタック装置２１Ａのス
タック２１１がいっばいになるまでアクセス要求制御装
置２０Ａから送出される。またアクセス要求スタック装
置２１Ａからは、前のマシンサイクル（システムを構成
する順序回路群が同期して動作する周期的な一定時間間
隔）中に発行されたアクセス要求２１２が選択されたこ
とを示す信号２１３が１例えばアクセス要求優先順位決
定装置２２Ａから返った時点で、後続のアクセス要求２
１２が送出される。これは、アクセス要求制御装置２Ｏ
Ａから発行されたアクセス要求の順で記憶装置２３に対
するデータの読み書きを保証するためである。

なお、この種の記憶制御方式に関連するものとして、例
えば特開昭６０−１３６８４９号公報には、システム全
体の性能を向上させるため、アクセス要求制御装置が発
行するアクセス要求を要求発生順にａ個単位のグループ
に分割して、各ａ個の各アクセス要求にＯ〜（ａ　−１
）のアクセス要求識別子を付加してアクセス要求を発行
し、一方、記憶単位に直結するアクセス要求優先順位決
定装置においては、当該発行アクセス要求が選択された
ことを示すアクセス要求の識別子を発行元のアクセス要
求制御装置に返送することにより、アクセス要求制御装
置は最少ａ個までのアクセス要求を、アクセス要求優先
順位決定装置で選択されたか否かを意識せずに連続して
発行可能とすることが示されている。

〔発明が解決しようとする問題点〕

科学技術計算を高速に処理するためのベクトル処理装置
４では、ベクトルデータを保持するベクトルレジスタと
該データを演算する演算器、記憶装置とベクトルレジス
タ間のデータ転送を司るアクセス要求制御装置を各々複
数個備え、一つのベクトル命令中の要素を同一種の複数
のリソース（ベクトルレジスタ、演算器、アクセス要求
制御装置など）、に同時に割当て並列に処理する、いわ
ゆる要素並列処理方式を採用することが多くなってきて
いる。

この場合、一般的に言って、要素横列処理で同時に動作
している同一種のリソースは、完全に同期して割当てら
れた要素を処理することが望ましい。同期して動作させ
ることにより、並列に動作している同一種のリソース間
で制御回路を共通化することが可能となり、又制御論理
も簡単にすることができる。この時、問題になるのは、
記憶装置を構成する記憶バンクへのアクセス競合による
待時間の発生である。したがって、同一種の複数のリソ
ース間で同期して動作させる為には、前記待時間による
リソース間のずれを吸収し、完全に同期化した記憶装置
アクセスを実現するような記憶処理方式が必要である。

ところが、前述した従来の記憶制御方式は、一つのアク
セス命令を一つのアクセス要求制御装置に割当てＮ処理
することを前提としており、一つのベクトルアクセス命
令中の要素を複数のアクセス要求制御装置に分割して割
当て＼並列に処理する場合については考慮されておらず
、並列動作させる複数のアクセス要求制御装置間で同期
をとってアクセス要求を処理することができないという
問題がある。

本発明の目的は、複数のアクセス要求制御装置に対して
、一つのベクトルアクセス命令の要素を分割し割付けて
処理するベクトル処理装置等において、メモリからデー
タを読み出すロード命令だけでなく、リストベクトルの
ストアのようにメモリのアクセスアドレスがランダムな
命令の時にも順序性を保障し、アクセス要求制御装置間
の同期をとりつへ、高速にアクセス要求の発行を可能と
する記憶制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明は、アクセス要求制御装置から発行されるアクセ
ス要求に、アクセス命令別に異った数のアクセス要求識
別子を付加し、一つのアクセス命令を処理する複数のア
クセス要求制御装置から発行された同一アクセス要求識
別子をもつ全てのアクセス要求が、アクセス要求優先順
位決定装置で選ばれたことを検出し、この信号により、
後続のアクセス要求の発行を許可する手段を設けること
を特徴とする。

〔作　用〕

ベクトルデータの如き一連のデータに対するアクセス動
作を、複数のアクセス要求ｆＩｉ御装置に要素を分割し
割当てＮ処理する際に、各アクセス要求制御装置が発行
するアクセス要求を、該アクセス要求の情報により命令
を識別し、その命令の種類により異った分割数単位に分
割する。例えば、単純ロード命令ならａ個、単純ストア
命令ならし個、リストベクトルのストアなら１個の如く
分割する。そして、各アクセス要求に、単純ロード命令
時にはＮｕｍｂｅｒ　Ｏ〜（ａ　−１）、単純ストア命
令時にはＮｕｍｂｅｒＯ〜（ｂ　　ｌ　）、リストベク
トルノストア命令時にはＮ　ｕｍｂｅｒ　Ｏの如きアク
セス要求識別子をアクセス要求発生順に付加してアクセ
ス要求を発行する。一方、記憶単位に直結するアクセス
要求優先順位決定装置においては、一つのアクセス命令
を分割処理している複数のアクセス要求制御装置が発行
した同一アクセス要求識別子をもつすべてのアクセス要
求が選択されことを示すアクセス要求の識別子を発行元
の複数のアクセス要求制御装置に返す。

アクセス要求制御装置では１例えばリストベクトルのス
トアの時は、全てのアクセス要求が選択されたことを示
す信号が戻っていれば、次のアクセス要求を優先順位決
定装置に送出する。更に単純ベクトルロード命令におい
ては、アクセス要求制御装置から発行されたアクセス要
求が全て優先順位決定装置で選択されたことを示す信号
を待たずに、最大ａ個までのアクセス要求を連続して発
行することが可能となる。又、単純ベクトルストア命令
においては、メモリ上の同一アドレスをアクセスするこ
とはあり得ないため、アクセス要求制御装置から発行さ
れたアクセス要求が全て優先順位決定装置で選択された
ことを示す信号を待たずに、最大す個までのアクセス要
求を連続して発行することが可能となる。

これにより、一つの命令を分割処理する複数のアクセス
要求制御装置が発行したアクセス要求を要素の順序性を
保証しつＮ、並列に送出することか可能となる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第３図に本発明を採用した計算機システムの主要部の構
成例を示す。こ＼で計算機システムは、複数（本実施例
では４とする）の演算装置３０Ａないし３００．該演算
装置３０と記憶装置３５間のデータバッファの役割をも
つベクトルレジスタ装置３１Ａないし３１Ｄ、アクセス
要求制御装置３２Ａないし３２Ｄ、記憶制御装置３３及
び記憶装置３５を備えている。記憶装置３５は、各々独
立にアクセス可能な複数（本実施例では４とする）の記
憶バンク３５Ａないし３５Ｄから成り、記憶制御装置３
３においてアクセス要求に伴うアドレス情報をデコード
した結果、どの記憶バンクにアクセスするかが決定され
る。記憶制御装置３３はアクセス要求制御装置対応のア
クセス要求スタック回路３３Ａないし３３Ｄ、記憶バン
ク対応のアクセス要求優先順位決定回路３４Ａないし３
４Ｄから成る。

第３図に示す計算機システムにおいて、要素並列処理方
式を適用した場合の演算、書き込みの動作概要について
説明する。

すでにベクトルレジスタ３１Ａないし３１Ｄに格納され
たデータを演算する場合、ベクトルの各要素を以下のよ
うに演算装置３０Ａないし３０Ｄに割当て＼演算処理を
行い、演算結果を再びベクトルレジスタに格納するもの
とする。

この演算動作では、４個の演算装置３０Ａないし３０Ｄ
は完全に同期して演算が行われ、例えば、第０．ｌ、２
．３要素の演算結果は同時に求められ、同時刻でベクト
ルレジスタ３１Ａないし３１Ｄに格納される。ベクトル
レジスタ３１Ａないし３１Ｄに格納される各要素の割当
てを以下に示す。

次にベクトルレジスタ３１Ａないし３１０に格納された
データを記憶装置３５に書き込む場合も、各要素をアク
セス要求制御装置３２Ａないし３２Ｄに のように割当てられ、４個の要素、例えば第０゜１．２
．３要素が、記憶制御装置３３の対応するアクセス要求
スタック回路３３Ａないし３３Ｄに送出される。該各ス
タック回路では、アクセス要求のアドレス情報に基づき
、目的の優先順位決定回路３４Ａないし３４Ｄのいずれ
かに送出する。

各優先順位決定回路では、複数のアクセス要求が競合し
た時、所定の優先順位に従って一つのアクラス要求を選
択し、それぞれに対応する記憶バンク３５Ａなしい３５
Ｄに送出する。

以上述べたように、各々４個の演算装置３０Ａないし３
０Ｄ、ベクトルレジスタ３１Ａないし３１Ｄ、アクセス
要求制御装置３２Ａないし３２Ｄは、同期して各要素を
処理する。従って、同期して動作させる要素並列処理方
式では、一つの制御系論理で各々４個の演算装置３０Ａ
ないし３０Ｄ、ベクトルレジスタ３１Ａないし３１Ｄ、
アクセス要求制御装置３２Ａないし３２Ｄを制御するよ
うな論理構成をとることができる。

ところが、記憶制御装置３３では、アクセスする記憶バ
ンクの状態（先行アクセス要求による使用中等）や他の
アクセスとの競合の為に、アクセス要求制御装置３２Ａ
ないし３２Ｄが同期して同時に送出した４個の各アクセ
ス要求が同時に処理されず、記憶バング３５Ａないし３
５Ｄへのアクセス要求に時間的なずれが生じることがあ
る。そのため、その時間的なずれを吸収して送出する制
御方式が必要となる。

以下、記憶制御装置３３における本発明による同期制御
方式について第１図と第４図を用いて説明する。第１図
及び第４図は本発明の一実施例のブロック図で、第１図
は記憶制御装置３３内の各アクセス要求スタック回路３
３Ａないし３３Ｄの構成例を示し、第４図はアクセス要
求スタック回路３３Ａないし３３Ｄと優先順位決定回路
３４Ａないし３４Ｄとの接続関係を示す。

アクセス要求制御装置３２Ａないし３２Ｄがら発行され
た４個のアクセス要求は、それぞれの要素の対応する記
憶制御装置内のアクセス要求スタック回路３３Ａないし
３３Ｄに到着する。例えばアクセス要求スタック回路３
３Ａに到着したアクセス要求は、スタック入力制御回路
１１が示すスタックＳｏ　（ＩＯＡ）、ＳＬ　（ＩＯＢ
）、Ｓ２　（ＩＱＣ）、Ｓ３　（ＩＯＤ）のいずれか、
例えば５Ｏ（ＩＯＡ）にセットされる。スタック入力制
御回路１１は、アクセス要求を格納すべきスタック位置
５ｏ−５３をスタックに対して制御信号１１ａで指示す
る回路で、アクセス要求が１個スタックされるごとに、
次に格納すべきスタック位置を示す信号１１ａをＳ　Ｏ
−＊Ｓ　１−＋Ｓ　２−＋Ｓ　３−＋Ｓ　０（１）よう
に送出する。

一方、スタックＳＯないしＳ３に格納されたアクセス要
求は、スタック出力制御回路１２が示すスタック位置１
例えばスタックＳｏからアクセス要求送出制御回路１５
に送られ、それと同時に命令識別回路１３へ送られる。

こ＼でスタック出力制御回路１２は、アクセス要求を取
出すべきスタック位置がＳＯ→Ｓ３の値を信％　１２　
ａで指示し。

スタック入力制御回路１１と同様にＳＯ−＋Ｓ１→Ｓ２
→Ｓ３→ＳＯのように、アクセス要求送出制御回路１５
がアクセス要求を優先順位決定回路３４Ａないし３４Ｄ
に出力する毎にその値を変える。

命令識別回路１３は、スタック回路１０ＡないしＩＯＤ
から取り出したアクセス要求情報により、単純ロード命
令、単純ストア命令、リストベクトルのストア命令のい
ずれであるかを識別し、単純ロード命令であるならば、
単純ロード命令をスタック回路から取り出した事を示す
信号を単純ロード命令用出力制御回路１４Ａに送り、単
純ストア命令であるならば、単純ストア命令をスタック
回路から取り出した事を示す信号を単純ストア命令用出
力制御回路１４Ｂに送り、又、リストベクトルのストア
命令なら、リストベクトルのストア命令をスタック回路
から取り出したことを示す信号をリストベクトルのスト
ア川出力制御回路１４ｃに送出する。

単純ロード命令用出力制御回路１４ＡはＯ〜（ａ　−１
）までの値をもつカウンタと、０〜（ａ−１）のビット
対応のフリップフロップから構成されている。単純スト
ア命令用出力制御回路１４日はＯ〜（ｂ−１）までの値
をもつカウンタと。

０〜（ｂ−４）のビット対応のフリップフロップから構
成され、リストベクトルのストア命令用出力制御回路１
４ｃは、１ビツトのフリップフロップから構成されてい
る。アクセス要求送出制御回路１５は、スタックＩＯＡ
ないしＩＯＤから取り出したアクセス要求を優先順位決
定回路３４Ａないし３４Ｄに送出してよいか否かを制御
する回路で、スタックＩＯＡないし１０Ｄから取り出し
たアクセス要求信号と、命令別出力制御回路１４Ａない
し１４Ｇから送出される送出可能信号１７とのＡＮＤゲ
ートで構成されており１両者の信号が論理的に１１１１
１の時、アクセス要求が優先順位決定回路３４Ａないし
３４Ｄに送出される。

リストベクトルのストア命令について説明すると、リス
トベクトルのストア命令のアクセス要求がアクセス要求
制御装置３２Ａないし３２Ｄから発行され、アクセス要
求スタック回路３３Ａないし３３Ｄ内のスタックＩＯＡ
ないしＩＯＤにスタックされる。二Ｎで、第１図はアク
セス要求スタック回路３３Ａであるとする。今、仮にス
タック入力制御回路１１によるスタック位置指示がＳ　
Ｏであれば、アクセス要求制御装置３２Ａのアクセス要
求は５ｏ（ＩＯＡ）にスタックされる。スタック入力制
御回路１１は、スタックされると同時のスタック位置指
示を８１に更新する。アクセス要求制御装置３２Ａから
次のアクセス要求が到着すると、スタック入力制御回路
１１はアクセス要求をＳＬ　（ＩＯＢ）にスタックし、
スタック位置指示を８２にする。アクセス要求制御装置
３２Ａは、スタックＩＯＡ〜ＩＯＤがいっばいになるま
でアクセス要求を発行する。

一方、スタック出力制御回路１２が指示するスタック位
置ＳＯから取り出されたアクセス要求は。

命令識別回路１３でリストベクトルのストア命令だとＬ
ＬＩＩされると、リストベクトルのストア命令用出力制
御回路１４ｃに入力される。リストベクトルのストア命
令用出力制御回路１４Ｃ内には送出制御用フリップフロ
ップがあり、その初期状−は１１０”である。該フリッ
プフロップはアクセス要求送出を抑止するフリップフロ
ップで、９０″なら送出可能を意味する。初期状態とし
て該フリップフロップはＩＩ　Ｏ１１であるので、アク
セス要求送出制御回路１５に送出可能信号１７を＃（Ｉ
　ＩＩにして送出する。アクセス要求送出制御回路１５
は。

該送出可能信号１７と、スタックＳＯから取り出された
アクセス要求信号とＡＮＤを取り、両者とも１１１　Ｉ
Ｉであるので、アクセス要求を記憶バンク対応の優先順
位決定回路３４Ａないし３４Ｄに送出する。送出した時
点で、リストベクトルのストア命令用出力制御回路１４
Ｃ内のフリップフロップをＩｔ　Ｉ　１１にセットし、
後続のリストベクトルのストアのアクセス要求送出を抑
止する。

記憶バンク対応の優先順位決定回路３４Ａないし３４Ｄ
に到着したアクセス要求は、所定の優先順位（例えば３
３Ａ＞３３Ｂ＞３３Ｇ＞３３Ｄ）に従いアクセス要求を
選択し、アクセス要求スタック回路３３Ａないし３３Ｄ
から送出されたアクセス要求が全て選択されたことを検
出回路４０Ａないし４０Ｄで検出すると、検出信号１６
を１″にする。該検出信号１６が１′″になった時点で
。

上記リストベクトルのストア命令用出力制御回路１４ｃ
内のフリップフロップを′０′″にリセットする。

リストベクトルのストア命令のようにアドレスがランダ
ムで、アドレス情報により同一記憶バンクの優先順位決
定回路３４Ａないし３４Ｄに複数のアクセス要求が送出
される場合もあるが、優先順位決定回路で全てのアクセ
ス要求が選択されたことを検出する信号が、アクセス要
求が全て記憶バンクに送出されるまで“１″にならない
ため、上記フリップフロップは“０”にリセットされな
く、後続のアクセス要求はアクセス要求スタック装置か
ら送出されない。このようにしてリストベクトルのスト
ア命令の順序性が保証される。

次に単純ロードおよびストア命令の処理について説明す
る。以下の説明でカッコ内がストア命令に該当する。

アクセス要求制御装置３２Ａないし３２Ｄから単純ロー
ド（ストア）命令のアクセス要求が発行され、アクセス
要求スタック回路３３Ａないし３３Ｄにスタックされる
。スタック制御はリストベクトルのストアの場合と同様
である。スタック回路から取り出されたアクセス要求は
命令識別回路１３に人力され、単純ロード（ストア）命
令であると認識される。単純ロード（ストア）送出制御
回路１４Ａ　（１４Ｂ）は、Ｏ〜ａ　−１ビツト（０〜
ｂ−１ビツト）のカウンタと０〜ａ−１（０〜ｂ−１）
に対応するフリップフロップを有する。

今、単純ロード（ストア）命令のアクセス要求がスタッ
ク回路ＳＯから取り出されて、単純ロード（ストア）送
出制御回路ＬＡ　（１４Ｂ）に入力され、同時にアクセ
ス要求制御回路１５に入力されたとする。単純ロード（
ストア）送出制御回路１４Ａ　（１４Ｂ）では、アクセ
ス要求が該回路に入力された時のカウンタ値が示す値の
フリップフロップの状態を見て、該フリップフロップが
′０″なら送出可能、ｌ（Ｉ　ＩＩなら送出を抑止する
ように、送出可能信号１７を制御する。初期状態を考え
ると、単純ロード（ストア）送出制御回路内のカウンタ
値は１１１　ＩＩであり、Ｏ〜ａ−１（０”ｂ−１）に
対応するフリップフロップの全ての値が“０″である。

従って、単純ロード（ストア）命令のアクセス要求が単
純ロード（ストア）送出制御回路１４Ａ　（１４Ｂ）に
入力された時のカウンタ値が０”で、０に対応するフリ
ップフロップが１１０１＋であるため、送出可能信号１
７を“１″にする。

アクセス要求送出制御回路１５では、送出可能信号１７
が“１”であるため、アクセス要求をアドレス情報に応
じてアクセス要求優先順位決定回路３４Ａないし３４Ｄ
に送出する。アクセス要求が優先順位決定回路３４Ａな
いし３４Ｄに送出された時点で、単純ロード（ストア）
送出制御回路１４Ａ　（１４Ｂ）のカウンタがカウント
アツプされ“１”になる。それと同時に“０″に対応す
るフリップフロップを′１″にする。次に単純ロード（
ストア）のアクセス要求がスタック回路１０Ｂから取り
出されると、１１１１１に対応するフリップフロップが
“０″であるため、該アクセス要求は上記と同じように
アクセス要求優先順位決定回路３４Ａないし３４Ｄのい
ずれかにアドレス情報により送出される。以下、アクセ
ス要求制御装置３２Ａないし３２Ｄから発行されるアク
セス要求を順次同様に処理する。

このようにして、アクセス要求を優先順位決定回路３４
Ａないし３４Ｄで選択されたことを待たずに最大“ａ　
　１　ｕ　　（“ｂ　−１”　）まで送出できる。アク
セス要求順位決定回路３４Ａないし３４Ｄでは、同じア
クセス要求識別子を持つアクセス要求が全て選択された
ことを返し、そのアクセス要求識別子の値に対応するフ
リップフロップを１１０１１にリセットしてやる。例え
ば前述した０″′のアクセス要求識別子をもつアクセス
要求が全て選択されたことを検出し、それを返して、単
純ロード（ストア）送出制御回路１４Ａ　（１４Ｂ）の
カウンタ値が“０″に対応するフリップフロップを“０
″にリセットする。これにより、カウンタが一周して１
１０１１をさした時に、アクセス要求識別子１１０　Ｉ
ｔを付加するアクセス要求を再び送出することか可能と
なる。

〔発明の効果〕

本発明によれば、複数のアクセス要求制御装置に対して
、一つのペクトルア゛クセス命令の要素を分割して割付
けて同時に処理する要素並列処理方式において、各アク
セス要求制御装置のアクセス要求を命令別に異なる分割
数に分割し、処理することにより、記憶制御装置のアク
セス要求処理能力の大幅な向上に効果がある。

更に、要素並列処理において、要素間の同期動作を乱す
主原因である記憶装置アクセスに伴うアクセス要求処理
時刻のばらつきを記憶制御装置内で完全に抑えることが
でき、要素並列処理方式の実現容易性の向上に大きな効
果がある。

【図面の簡単な説明】

第１図は本発明の記憶制御装置内のアクセス要求スタッ
ク回路の一実施例を示す図、第２図は従来の記憶制御方
式を説明するための図、第３図は本発明で対象とする計
算機システムの構成例を示す図、第４図は第１図のアク
セス要求スタック回路と優先順位決定回路の接続関係を
示す図である。 １０Ａ〜ＩＯＤ・・・スタック回路。 １１・・・スタック入力制御回路。 １２・・・スタック出力制御回路、 １３・・・命令識別回路、 １４Ａ〜１４Ｇ・・・命令別送比制御回路、１５・・・
アクセス要求送出制御回路、３２・・・アクセス要求制
御装置、 ３３・・・記憶制御装置、 ３３Ａ〜３３Ｄ・・・アクセス要求スタック回路、３４
Ａ〜３４Ｄ・・・優先順位決定回路、３５・・・記憶装
置。 代理人弁理士　　鈴　木　　　Ｄと・［立・・う′ ５４Ａ〜シρへ 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）独立にアクセス可能な複数の記憶単位で構成され
   る記憶装置と、前記記憶装置に対してアクセス要求を発
   行する複数のアクセス要求制御装置と、複数のアクセス
   要求制御装置が発行するアクセス要求間の優先順位を決
   定し、選択したアクセス要求を該当記憶単位に送出する
   記憶制御装置を有する計算機システムにおいて、前記記
   憶制御装置に、前記複数のアクセス要求制御装置が発行
   するアクセス要求の命令を識別する手段と、前記識別し
   た命令の種類によりアクセス要求をグループ分けして、
   その各々のアクセス要求に対し、アクセス要求発行順に
   アクセス要求識別子を付加してアクセス要求優先順位決
   定手段に送出する手段と、複数のアクセス要求制御装置
   から送出された同一のアクセス要求識別子を付加した全
   てのアクセス要求が優先順位決定手段で選択されたこと
   を検出し、この情報を該アクセス要求を発行した複数の
   アクセス要求制御装置に返す手段を設けたことを特徴と
   する記憶制御方式。