JPH0430253A - 計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、計算機システムに関し、特に、ベクトルデー
タの、主記憶アクセスの順序性を保証する技術に関する
ものである。

［従来の技術］ 計算機システムにおける、従来の、ベクトル・データの
ベクトル要素間の順序性を保証する記憶制御技術として
は、特開昭６３−１５５３５２号公報に記載された技術
が知られている。

この技術は、ベクトル・データ処理装置から主記憶への
ベクトルデータアクセスの各ベクトル要素についてアク
セス要求の主記憶への優先制御を行う優先制御回路にお
いて、ベクトル要素間の順序性保証を実現するものであ
り、この技術において、ベクトル・データ処理装置は、
ベクトルアクセスに対応して、該ベクトルを構成する複
数のベクトル要素に対する。アクセス要求を並列に処理
し、同時に発行する。

一方、優先制御回路は、ベクトル・データ処理装置が並
列に処理するアクセス要求と同数のスタックを備え、発
行された複数個のアクセス要求をそれぞれのスタックに
取込む。

続いて、優先制御回路は、並列にスタックからアクセス
要求を取比し、要素番号の小さいベクトル要素のアクセ
ス要求から順に選択し、主記憶装置へ送出する。

そして、優先制御回路は、並列にスタックから取出した
アクセス要求がすべて送出されると、その後に後続する
アクセス要求の優先制御を行ない、主記憶装置へ送出す
るという処理を繰り返す。

このようにして、ベクトル・データのベクトル要素間の
順序性を保証している。

また、ベクトル・データ間の順序性を保証するためのベ
クトル命令間の同期化の技術としては。

次の技術が知られている。

すなわち、ベクトル・データ処理装置は、主記憶参照の
順序性を保証するための同期化要素を、同期化を図りた
いベクトルアクセス命令の対応するアクセス要求間に挿
入して発行する。

優先制御回路は、各スタックの８口で同期用要素を検出
すると、後続のアクセス要求の主記憶装置への送出を停
止する。ベクトル・データ処理装置が発行したすべての
同期用要素が各スタックの出口で検出され、先行するア
クセス要求がすべて主記憶装置へ送出された後で、後続
のアクセス要求の送出を再開する。このようにして、ベ
クトル・データ間の順序性を保証している。

［発明が解決しようとする課題］ 近年、高速処理の要請下、計算機システムにおいて、ベ
クトル・データ処理装置のマルチプロセッサ化が進んで
いるが、この場合、シングルプロセッサ構成の場合に比
べてベクトル・データ処理装置が主記憶をアクセスする
頻度が高くなるため、高速処理性を保持するためには、
各ベクトル・データ処理装置が同時に処理し、発行する
アクセス要求数を増加する必要がある。また、シングル
プロセッサ構成の場合においても、ベクトル・データ処
理装置が同時に処理し、発行するアクセス要求数を増加
することが、その高速化のためには、望ましい。

しかし、この場合、単純に優先制御を行おうとすれば、
優先制御回路への入力数が増加し、また、論理が複雑に
なるため、ピン数の制限等よりも、これを、集積回路化
するのは困難となる。

また、マルチプロセッサ構成の場合、プロセッサ間のア
クセス要求の優先制御を行う必要もある。

そこで、これらを解決するために、優先制御回路を多段
構成とすることが考えられる。

すなわち、たとえば、１６個のアクセス要求を４等分し
て、それぞれ４個のアクセス要求について優先制御を行
い、さらに、４個のアクセス要求から、それぞれ選ばれ
た４個のアクセス要求間で優先制御を行う２段階の構成
によれば、論理が単純となり、また、各優先制御処理部
をそれぞれ集積回路化すれば、各集積回路のピン数は、
さほど。

増加することはない。

また、このような多段構成は、もっとアクセス要求が増
加した場合でも、更に段階を増やすことに対応できるメ
リットもある。

ここで、この多段構成の優先制御回路において、前記従
来技術を適用し、順序性保証を行おうとした場合、ベク
トル・データのベクトル要素間の順序性を保証するにあ
たって、各段の優先制御回路は、ベクトル・データ処理
装置が同時に発行した複数個のアクセス要求がすへて主
記憶装置へ送出され、送出されたことを示す信号を受取
るまで後続するアクセス要求を送出できないため、優先
制御回路が多段階になると主記憶装置へのアクセスの待
時間が増大し、性能の低下を招くという問題が生じる。

一方、ベクトル・データ間の順序性を保証するにあたっ
て、前記従来技術を適用すれば、各段の優先制御回路は
ベクトル・データ処理装置が発行したすべての同期用要
素がスタックの８口で検出され、先行するアクセス要求
がすべて主記憶装置へ送出されたことを示す信号を受取
るまで後続するベクトル・データのアクセス要求を送出
できないので、優先制御回路が多段階になると、後続の
アクセス要求の処理の開始が遅くなり性能の低下を招く
という問題が生じる。

そこで、本発明は、ベクトル・データ処理装置が同時に
発行するアクセス要求数が増大した場合にも、ベクトル
・データのベクトル要素間の順序性を保証する処理を、
高速に実行可能な計算機システムを提供することを第１
の目的とする。

また、ベクトル・データ処理装置が同時に発行するアク
セス要求数が増大した場合にも、ベクトル・データ間の
順序性を保証する処理を高速に実行可能な計算機システ
ムを提供することを第２の目的とする。

［課題を解決するための手段］ 前記第１の目的達成のために、本発明は、複数のバンク
より構成される主記憶装置と、ベクトル・データを構成
する各ベクトル要素に対する、複数個の主記憶アクセス
要求を同時に発行する、１以上のベクトルデータ処理装
置と、 ベクトル・データ処理装置が発行する主記憶アクセス要
求の、各バンクについての優先制御を段階的に行う、各
段について複数の優先制御回路よりなる優先制御部を備
え、 ベクトル・データを構成するベクトル要素間の順序性を
保証して、主記憶アクセスを行う場合に、優先制御部に
おいて、第１段階の優先制御を行う各優先制御回路は１
分担して受け付けたバク１−ル・データ処理装置よりの
主記憶アクセス要求を、ベクトル要素についての順序性
を保証して、それぞれ、次段の、アクセス先のバンクに
応じた優先制御回路に送出し、第ｎ（ｎ）１）段の各優
先制御回路は、複数の第ｎ−１段の優先制御回路よりの
主記憶アクセス要求を、各第ｎ−１段の優先制御回路に
ついての順序性を保証して送出することを特徴とする計
算機システムを提供する。

また、本発明は、複数のバンクより構成される主記憶装
置と、ベクトル・データを構成する各ベクトル要素に対
する、複数個の主記憶アクセス要求を同時に発行する、
１以上のベクトルデータ処理装置と、ベクトル・データ
を構成するベクトル要素の順序に従って、主記憶アクセ
ス要求を、それぞれ２以上のベクトル要素について分担
して受け付け、受け付けた主記憶アクセス要求間の優先
制御を行い、そのアクセス先のバンクに対応して設けら
れた第２優先制御回路に送出する、複数の第１優先制御
回路と、自身が対応するバンクへの、各第１優先制御回
路よりの主記憶アクセス要求を受け付け、受け付けた主
記憶アクセス要求間の優先制御を行う、前記複数のバン
クに対応して設けられた複数の第２優先制御回路とを備
え、ベクトル・データを構成するベクトル要素間の順序
性を保証して、主記憶アクセスを行う場合に、各第１優
先制御回路は、同時に受け付けた主記憶アクセス要求間
の順序性を保証して、そのアクセス先のバンクに対応し
た第２優先制御回路に送出し、 第２優先制御回路は、各第１優先制御回路について、受
け付けた主記憶アクセス要求の順序性を保証することに
より、対応するバンクについての、主記憶アクセスを、
ベクトル・データを構成するベクトル要素の順序に従っ
て行うことを特徴とする第２の計算機システムを提供す
る。

なお、この第２の計算機システムにおいては、ベクトル
・データを構成するベクトル要素間の順序性を保証して
、主記憶アクセスを行う場合に、前記ベクトルデータ処
理装置は、ベクトル要素の主記憶アクセス要求を、順序
性保証アクセス要求として発行し、 前記各第１優先制御回路は、順序性保証アクセス要求を
受け付けた場合に、各回毎に、順序性保証要素を全ての
第２優先制御回路に送出し、その後、同時に受け付けた
２以上の順序性保証アクセス要求を、ベクトル要素の順
序でそのアクセス先のバンクに対応した第２優先制御回
路に送出することにより、同時に受け付けた主記憶アク
セス要求間の順序性を保証し、 第２優先制御回路は、各第１優先制御回路よりの順序性
保証要素を用いて、各第１優先制御回路よりの順序性保
証アクセス要求間の同期を取り、順次、分担するベクト
ル要素の順序に従った第１優先制御回路の順序で、各第
１優先制御回路より受け付けた順序性保証アクセス要求
に応じた主記憶アクセス要求を送出することにより、各
第１優先制御回路について、受け付けた主記憶アクセス
要求の順序性を保証するようにしても良い。

また、ベクトル・データを構成するベクトル要素間の順
序性を保証して、主記憶アクセスを行う場合に、 前記ベクトルデータ処理装置は、順序性を保証する、最
終ベクトルデータのベクトル順序性保証アクセス要求を
最終順序性保証アクセス要求として発行し、前記第１優
先制御回路は、該最終アクセス要求の処理後に最終同期
用要素を全ての第２優先制御回路に送出し、 第２優先制御回路は、各第１優先制御回路について、最
終同期用要素に先行して受け付けた主記憶アクセス要求
の順序性を保証するようにしても良い。

また、本発明は前記第２の目的達成のために、複数のバ
ンクより構成される主記憶装置と、ベクトル・データを
構成する各ベクトル要素に対する、複数個の主記憶アク
セス要求を同時に発行する、１以上のベクトルデータ処
理装置と、ベクトル・データを構成するベクトル要素の
順序に従って、主記憶アクセス要求を、それぞれ２以上
のベクトル要素について分担して受け付け、受け付けた
主記憶アクセス要求間の優先制御を行い、そのアクセス
先のバンクに対応して設けられた第２優先制御回路に送
出する、複数の第１優先制御回路と、自身が対応するバ
ンクへの、各第１優先制御回路よりの主記憶アクセス要
求を受け付け、受け付けた主記憶アクセス要求間の優先
制御を行う、前記複数のバンクに対応して設けられた複
数の第２優先制御回路とを備え、 ベクトルデータ間の順序性を保証して、主記憶アクセス
を行う場合に、 前記ベクトルデータ処理装置は、先行するベクトルデー
タに対する主記憶アクセス要求の発行後、ベクトルデー
タを構成するベクトル要素に対する各主記憶アクセス要
求に対応して、それぞれ第１同期用要素を発行し、次に
、後続するベクトルデータのベクトル要素に対する主記
憶アクセス要求を発行し、 前記各第１優先制御回路は、受け付けた第１同期用要素
に先行して受け付けた主記憶アクセス要求の送出後しこ
、第２同期用要素を全ての第２優先制御回路に送出し、
次に、後続するベクトルデータに対する主記憶アクセス
要求をアクセス先のバンクに対応した第２優先制御回路
に送出し、第２優先制御回路は、順次、各第１優先制御
回路よりの第２同期用要素を用いて同期をとりつつ、同
一ベクトルデータのベクトル要素に対する主記憶アクセ
ス要求を送出することを特徴とする第３の計算機システ
ムを提供する。

また、本発明は、前記第１および第２の目的達成のため
に、前記第２の計算機システムであって、ベクトルデー
タ間の順序性を保証して、主記憶アクセスを行う場合に
、 前記ベクトルデータ処理装置は、先行するベクトルデー
タに対する主記憶アクセス要求の発行後、ベクトルデー
タを構成するベクトル要素に対する各主記憶アクセス要
求に対応して、それぞれ第１同期用要素を発行し、次に
、後続するベクトルデータのベクトル要素に対する主記
憶アクセス要求を発行し、 前記各第１優先制御回路は、受け付けた第１同期用要素
に先行して受け付けた主記憶アクセス要求の送出後に、
第２同期用要素を全ての第２優先制御回路に送出し、次
に、後続するベクトルデータに対する主記憶アクセス要
求をアクセス先のバンクに対応した第２優先制御回路に
送出し。

第２優先制御回路は、順次、各第１優先制御回路よりの
第２同期用要素を用いて同期をとりつつ。

同一ベクトルデータのベクトル要素に対する主記憶アク
セス要求を送出することを特徴とする計算機システムを
も提供する。

また、本発明は、前記第１の目的達成のために。

複数のバンクより構成される主記憶装置と、ベクトル・
データを構成する各ベクトル要素に対する。

複数個の主記憶アクセス要求を同時に発行する。

１以上のベクトルデータ処理装置とを備えた計算機シス
テムにおいて、 ベクトル・データ処理装置が同時に発行する複数の主記
憶アクセス要求を複数のグループに分割し。

第１ステップにおいて、各グループ内における、主記憶
アクセス要求の、ベクトル要素についての順序性を保証
し、 第２ステップにおいて、第１ステップにおけるグループ
間について、各バンクについての主記憶アクセス要求の
順序性を保証することにより、主記憶アクセス要求のベ
クトル要素間の順序性を保証することを特徴とする記憶
制御方式を提供する。

［作　用］ 本発明に係る第１の計算機システムによれば、ベクトル
・データを構成するベクトル要素間の順序性を保証して
、主記憶アクセスを行う場合に、優先制御部において、
第１段階の優先制御を行う各優先制御回路は、分担して
受け付けたベクトル・データ処理装置よりの主記憶アク
セス要求を。

ベクトル要素についての順序性を保証して、それぞれ１
次段の、アクセス先のバンクに応じた優先制御回路に送
出し、第ｎ（ｎ）１）段の各優先制御回路は、複数の第
ｎ−１段の優先制御回路よりの主記憶アクセス要求を、
各第ｎ−１段の優先制御回路についての順序性を保証し
て送出することにより、各バンクについての、ベクトル
・データを構成するベクトル要素間のアクセスの順序性
を保証する。

また、本発明に係る第２の計算機システムによれば、 ベクトル・データを構成するベクトル要素間の順序性を
保証して、主記憶アクセスを行う場合に、各第１優先制
御回路は、同時に受け付けた主記憶アクセス要求間の順
序性を保証して、そのアクセス先のバンクに対応した第
２優先制御回路に送出し、 第２優先制御回路は、各第１優先制御回路について、受
け付けた主記憶アクセス要求の順序性を保証することに
より、対応するバンクについての、主記憶アクセスを、
ベクトル・データを構成するベクトル要素の順序に従っ
て行う。

このように、第２の計算機システムにおいて、第１優先
制御回路は、ベクトル・データ処理装置が同時に発行し
た複数個のアクセス要求が主記憶装置へ送出されていな
くても、第２優先制御回路へ送出されていれば、次に、
ベクトル・データ処理装置が同時に発行した複数個のア
クセス要求の処理を行うことができる。

すなわち、第１優先制御回路は、第２優先制御回路とは
独立して処理を行なうことができるため、高速にベクト
ル・データのベクトル要素間の順序性を保証する処理を
実現することができる。

また、本発明に係る第３の計算機システムによれば、 ベクトルデータ間の順序性を保証して、主記憶アクセス
を行う場合に、 前記ベクトルデータ処理装置は、先行するベクトルデー
タに対する主記憶アクセス要求の発行後、ベクトルデー
タを構成するベクトル要素に対する各主記憶アクセス要
求に対応して、それぞれ第１同期用要素を発行し、次に
、後続するベクトルブタのベクトル要素に対する主記憶
アクセス要求を発行し、 前記各第１優先制御回路は、受け付けた第１同期用要素
に先行して受け付けた主記憶アクセス要求の送出後に、
第２同期用要素を全ての第２優先制御回路に送出し、次
に、後続するベクトルデータに対する主記憶アクセス要
求をアクセス先のバンクに対応した第２優先制御回路に
送出し、第２優先制御回路は、順次、各第１優先制御回
路よりの第２同期用要素を用いて同期をとりつつ。

同一ベクトルデータのベクトル要素に対する主記憶アク
セス要求を送出する。

このように、第１優先制御回路は、第１の同期用要素に
先行するアクセス要求が主記憶装置へ送出されていなく
ても、処理を続行することができ、第２優先制御回路が
同期化の処理を行なっている時にも、独立して処理を行
うことができるため、高速にベクトル・データ間の順序
性を保証する処理を実現することができる。

また、本発明に係る記憶制御方式によれば、第１ステッ
プにおいて、各グループ内における。主記憶アクセス要
求の、ベクトル要素についての順序性を保証し、第２ス
テップにおいて、第１ステップにおけるグループ間につ
いて、各バンクについての主記憶アクセス要求の順序性
を保証することにより、主記憶アクセス要求のベクトル
要素間の順序性を保証するので、各ステップにおける各
順序性保証処理の負担を、ベクトルデータ処理装置が同
時に発行する主記憶アクセス要求に応じて適正化するこ
とができる。

（以下余白） ［実施例コ 以下、本発明の一実施例について説明する。

第１図に、本実施例に係る計算機システムの構成を示す
。

図中、１００Ａ、１００Ｂはベクトル・データ処理装置
を示し、図示するように、それぞれ、ベクトル・データ
処理装置は、複数のベクトル演算器１００Ａ１ａ〜１０
０Ａ１ｄ　（総称する場合１００ＡＩという）　、　１
００Ｂ１ｅ〜１００Ｂ１ｈ　（総称する場合１００ＢＩ
という）、ベクトルレジスタ１００Ａ２ａ〜１００Ａ２
ｄ　（総称する場合１００Ａ２という）　、１００Ｂ２
ｅ　〜１００Ｂ２ｈ　（総称する場合１００Ｂ２という
）、アクセス要求を生成、発行しアドレス計算を行なう
アクセス要求制御装置１００Ａ３ａ〜１００Ａ３ｄ　（
総称する場合１００Ａ３という）　、１００８３ｅ〜１
００Ｂ３ｈ　（総称する場合１００Ｂ３という）を備え
ている。

２００Ａ〜２００Ｄは、ベクトル・データ処理装置から
のアクセス要求とそのアクセス要求に付加されているア
ドレス情報等をスタックし、アドレス情報をデコードし
対応する記憶バンクグループ対応にアクセス要求を送出
する第一の優先制御回路を示し、３００Ａ〜３００Ｈは
、第一の優先制御回路から送出されたアクセス要求をス
タックするアクセス要求保持手段を示し、４００Ａ、４
００Ｂは、スタックされたアクセス要求の優先順位を決
定し該当記憶バンクに選択したアクセス要求を送出する
第二の優先制御回路を示す。

また、５００は、アクセス要求を受付け、処理を行い、
読み呂し時には読み出しデータを返送する主記憶装置を
示し、６００ａ〜６００ｈ　（総称する場合６００とい
う）は、主記憶装置の各記憶バンクグループ５００Ａ、
５００Ｂから読み出されたデータを各々アクセス要求発
行のベクトル・データ処理装置に対応するようデータの
並び換えを行なうデータバッファ６００８〜６００ｈ　
（総称する場合６００という）を示す。

次に、主記憶装置からの読み呂し演算、書き込み動作を
例にとり、この計算機システムにおける動作の概要を説
明する。

まず、主記憶装置５００から、ベクトルデータを読み呂
し、ベクトルレジスタ１００Ａ２または１００Ｂ２に格
納する動作の場合、ベクトルの各要素を、各アクセス要
求制御装置に。

１００Ａ３ａ／　１００Ｂ３ｅ−第Ｏ１４，８、・・・
、４ｎ　　要素１００ａ３ｂ／　１００Ｂ３ｆ・−第１
．５．９．−・・、４ｎ＋１要素１００Ａ３ｃ／　１０
１０Ｏ８３第２，６．１０、・・・、４ｎ＋２要素１０
０Ａ３ｄ／１００Ｂ３ｈ−・・第３．７．１１．−・・
、４ｎ＋３要素（ｎは０または正の整数） のように、割り当てアクセス要求を生成させる。

アクセス要求制御装置１００Ａ３ａ〜１００Ａ３ｄまた
は１００Ｂ３ｅ〜１ＯＯＢ３ｈは同時に発行されるアク
セス要求のアドレスを計算し、対応する第一の優先制御
回路２００Ａ〜２００Ｂまたは２００Ｃ〜２００Ｄにア
クセス要求を送出する。

各々の第一の優先制御回路２００Ａ〜２００Ｂまたは２
０００〜２００Ｄは、アクセス要求に付加されたアドレ
スに基づき、アクセス要求を目的のアクセス要求保持手
段３００Ａ〜３００Ｈに送出する。

アクセス要求保持手段３００Ａ〜３００Ｈはアクセス要
求を第二の優先制御回路４００Ａ〜４００Ｂに送出する
。

各々の第二の優先制御回路４００Ａ〜４００Ｂは、複数
のアクセス要求が競合した場合、所定の優先順位に従っ
て一つのアクセス要求を選択し、それぞれ対応する記憶
バンクグループ５００Ａ〜５００Ｂに対してアクセス要
求を送出する。

各々の記憶バンクグループ５００Ａ〜５００Ｂに送出し
たアクセス要求に対応する読み出しデータは、固定時間
（通常、主記憶装置を構成するＲＡＭのアクセス時間に
相当）後にデータバッファ装置６００に送出され、それ
ぞれアクセス要求制御装置１００Ａ３ａ　〜１００Ａ３
ｄまたは１００Ｂ３ｅ　〜１００Ｂ３ｈに対応した読み
出しデータバッファ６００８〜６００ｈにセットされる
。

この読み出しデータは、アクセス要求制御装置１００Ａ
３ａ　〜１００Ａ３ｄまたは１００Ｂ３ｅ　”　１００
Ｂ３ｈが同時に発行した４個のアクセス要求のデータが
全て読み出された時点で、発行順に各々ベクトルレジス
タ１００Ａｈａ　”　１００Ａ２ｄまたは１００Ｂ２ｅ
　〜１００Ｂ２ｈに格納される。

ベクトルレジスタ１００Ａ２ａ　〜１００Ａ２ｄまたは
１００Ｂ２ｅ〜１００Ｂ２ｈと各要素の割り当てを次に
示す。

ベクトルレジスタ １００Ａ２ａ／　１０１００Ｂ２第Ｏ１４，８、・・・
、４ｎ　　要素１００Ａ２ｂ／１００Ｂ２ｆ−・・第１
．５．９、・・・、４ｎ＋１要素１００Ａ２ｃ／　１０
１００Ｂ２第２．６．１ｏ、・・・、４ｎヰ２要素１０
０Ａ２ｄ／１００Ｂ２ｈ−・・第３．７．１１、・・・
、４ｎ＋３要素次に、ベクトルレジスタ１００Ａ２ａ〜
１００Ａ２ｄまたは１００Ｂ２ｅ〜１００Ｂ２ｈに格納
されたデータを演算する場合、ベクトルの各要素を次の
ようにベクトル演算器１００Ａ１ａ　〜１００Ａ１ｄま
たは１００Ｂ１ｅ　〜１００Ｂ１ｈに割り当て、演算結
果を再びベクトルレジスタに格納する。

ベクトル演算器 １００Ａ１ａ／　１０１００Ｂ１第０．４．８、・・・
、４ｎ　　要素１００Ａ１ｂ／１００Ｂ１ｆ＝−・第１
．５．９、・・・、４ｎ＋１要素１００Ａ１ｃ／　１０
１０Ｏ８１第２．６．１ｏ、・・・、４ｎ＋２要素１０
０Ａｌｄ／１００Ｂ１ｈ＝・・第３．７．１１、・・・
、４ｎ＋３要素この演算動作では、４個のベクトル演算
器Ｌ（ｌＯＡｌａ　−ＬＯＯＡｌｄまたは１（ｌＯＢＩ
ｅ　〜１（ｌＯＢｌｈは、完全に同期して演算を実行し
、同時刻に演算結果がベクトルレジスタ１００Ａ２ａ　
〜１００Ａ２ｄまたは１００Ｂ２ｅ　〜１００Ｂ２ｈに
格納される。

最後に、ベクトルレジスタ１００Ａ２ａ〜１００Ａ２ｄ
または１００Ｂ２ｅ　−１００Ｂ２ｈに格納さｔたデー
タを主記憶装置５００に書き込む場合、前述した読み出
し動作と同様に要素を分割してアクセス要求制御装置１
００Ａ３ａ−１００Ａ３ｄまたは１００Ｂ３ｅ〜１００
Ｂ３ｈに割り当て、対応する第一の優先制御回路２００
Ａ〜２００Ｂまたは２００Ｃ〜２００Ｄにアドレス情報
と共にアクセス要求が送出される。以降の主記憶装置ｊ
５００へのアクセス要求送出までの処理は、読み出し動
作と同様である。

ここで、第２図に、第一の優先制御回路２０ＯＡの構成
を示す。

図示するように、第１の優先制御回路２００Ａは、アク
セス要求スタック回路２５０ａおよび２５０ｂ、スタッ
ク入力制御回路２０８ａおよび２０８ｂ、スタック呂力
制御回路２１０ａおよび２１０ｂ、第１の同期用要素検
出回路２１２ａおよび２１２ｂ、順序性保証アクセス要
求検出回路２１４ａおよび２１４ｂ、送出制御回路２１
６ａおよび２１６ｂ、第１の同期用要素制御回路２１８
、順序性保証アクセス要求制御回路２２０、バンク選択
回路２２２ａおよび２２２ｂ、第２の同期用要素発行手
段２２４ａおよび２２４ｅ、第１のアクセス要求優先制
御回路２２６ａおよび２２６ｅ、順序性保証要素発行手
段２２８ａおよび２２８ｅから成る。

第１の優先制御回路２００Ｂ〜２００Ｄも同様の構成で
ある。

次に、第３図に、アクセス要求保持手段３０ＯＡおよび
３００Ｂと第二の優先制御回路４００Ａの構成を示す。

図示するように、アクセス要求保持手段３００Ａは、ア
クセス要求スタック回路３５０ａ、スタック入力制御回
路３０８ａ、スタック出方制御回路３１０ａから成る。

アクセス要求保持手段３００Ｂ〜３００Ｈも同様の構成
である。

以下、本実施例に係るデータ処理装置における順序性保
証について説明する。

まず、ベクトル要素間の順序性保証について説明する。

（１）ベクトル要素間の順序性保証。

Ａ、ベクトル要素間の順序性保証動作の概要。

第１図において、ベクトル・データ処理装置１００Ａお
よび１００Ｂは、各々同時に４個ずつベクトル・データ
のアクセス要求を発行する。

すなわち、たとえば、ベクトル・データ処理装置１００
Ａは、第０要素から第３要素のアクセス要求を同時に発
行し、第Ｏ要素および第１要素のアクセス要求を線１８
ａおよび１８ｂを通して第１の優先制御回路２００Ａへ
、第２要素および第３要素のアクセス要求を線１８ｃお
よび１８ｄを通して第１の優先制御回路２００Ｂへ送出
する。

そして、その後に、ベクトル・データ処理装置１００Ａ
は、第４要素から第７要素のアクセス要求を同時に発行
し、第４要素および第５要素のアクセス要求を線１８ａ
および１８ｂを通して第１の優先制御回路２００Ａへ、
第６要素および第７要素のアクセス要求を線１８ｃおよ
び１８ｄを通して第１の優先制御回路２００Ｂへ送出す
る。

以下、同様にアクセス要求を要素番号の順番に発行し、
第１の優先制御回路２００Ａまたは２００Ｂへ送出する
。

ここで、ベクトル・データ処理装置１１００Ａがベクト
ル要素をか順序性を守ってアクセスしたい場合、それら
のベクトル要素へのアクセス要求は順序性保証アクセス
要求として発行される。ただし、順序性を守ってアクセ
スしたい最後の要素については、最終順序性保証アクセ
ス要求として発行される。

なお、後述するように、先行ベクトル命令と後続ベクト
ル命令の主記憶参照順序の保証を望む場合は、ベクトル
・データ処理装置１００Ａは、ベクトル・データへのア
クセス要求間に、ベクトル・データ間の同期をとる第１
の同期用要素を発行し。

線１８ａないし１８ｄを通して第１の優先制御回路２０
０Ａないし２００Ｂへ送出する。

ここで、第４図に、このベクトル・データ処理装置が第
１の優先制御回路に発行する命令種と、第１の優先制御
回路が、アクセス要求保持手段を介して第２の優先制御
回路に発行する命令種を示す。

第４図Ａが、ベクトル・データ処理装置１００Ａおよび
１００Ｂが発行するアクセス要求を示す。

図中、ビット０はアクセス要求が有効が無効かを示すｖ
ビットで、ビット１．２は命令の種類を示すコードであ
る。

命令はアクセス要求はビット０が′１′のとき有効で、
′０′のとき無効である。

命令の種類はビット１．２がｔｏｏ・のとき通常アクセ
ス要求、ビット１．２が′ｏ１′のとき順序性保証アク
セス要求、ビット１．２が１０′のとき第１の同期用要
素、ビット１．２が′１１′のとき最終順序性保証アク
セス要求であることを示す。

なお、アクセス要求には、アクセス先を示すアドレスと
ストアすべきデータがオペランドとして付加されるが、
第１の同期要素には付加されない。

第４図Ｂは、第１の優先制御回路２０ＯＡないし２００
Ｄから発行または送出される命令で、図中、ビットＯは
アクセス要求が有効か無効かを示すＶビットで、ビット
１．３は命令の種類を示すコードである。

命令は、ビットＯが′１′のとき有効で、′Ｏ′のとき
無効である。アクセス要求の種頭はビット１〜３が’ｏ
　ｏ　ｏ’のとき通常アクセス要求、ビット１〜３が０
０１’のとき順序性保証アクセス要求、ビット１〜３が
’０１０’のとき第２の同期用要素、ビット１〜３が０
１１’のとき順序性保証要素、ビット１〜３が′１０１
″のとき最終順序性保証要素である。

たとえば、ベクトル処理装置１００ａより、同一ベクト
ルデータを構成する第１要素および第２要素に対する２
つの順序性保証アクセス要求を受け取った第１の優先制
御回路２００ａは、アクセス要求保持手段３００ａおよ
び３００ｂに、順序性保証要素を、それぞれ格納し、そ
の後に、対象とする要素番号の小さいものより順序性保
証アクセス要求を、そのアクセス先に応じてアクセス要
求保持手段３００ａまたは３００ｂに格納する。

以下以降のベクトルデータに対する順序性保証アクセス
要求に対しても同様に処理を行う。

第１の優先制御回路２００ｂも同様に処理を行い、アク
セス要求保持手段３００ｂ、３００ｆに順序性保証要素
、第３．４の要素に対する順序性保証アクセス要求を格
納する。

第２の優先制御回路４００ａにおいては、アクセス要求
保持手段３００ａ、３００ｂに格納されたアクセス要求
を、順次、記憶バンク５００ａに送出するが、順序性保
証要素を検品すると、アクセス要求保持手段３００ａ、
３００ｂの両方に順序性保証要素がそろうのを待つ、こ
のとき、３００ａの順序性保証要素は第１．２の順序性
保証アクセス要求に対応するものであり、アクセス要求
保持手段３００ｂの順序性保証要素は第１．２の順序性
保証アクセス要求に対応するものである。

アクセス要求保持手段３００ａ、３００ｂの両方に順序
性保証要素がそろったら、先行するアクセス要求が主記
憶装置に送出されたことを確認した後、アクセス要求保
持手段３００ａより、次の順序性保証要素までの間の順
序性保証アクセス要求およびアクセス要求を送出し、次
に、アクセス要求保持手段３００ｂより、次の順序性保
証要素までの間の順序性保証アクセス要求およびアクセ
ス要求を送出する。

その後は、最終順序性保証要素が検品されるまで同様の
処理を行う。

結果、第２優先制御回路より主記憶装置へは、まず、ア
クセス要求保持手段３００ａよりの第１．２要素への順
序性保証アクセス要求のうちのバンク０に対するものが
送られ、次に、アクセス要求保持手段３００ｂよりの第
３．４要素への順序性保証アクセス要求のうちのバンク
０に対するものが送られることになり、その順序性が保
証される。

（以下余白） Ｂ、第１優先制御回路の詳細について（第２図参照）。

第１優先制御回路の詳細について説明する。

まず、通常時の動作について説明する。

ベクトル・データ処理装置ｆｌｏＯＡは、アクセス要求
を発行し、線１８ａおよび１８ｂを通してアクセス要求
をアクセス要求スタック回路２５０ａおよび２５０ｂへ
送品する。

アクセス要求スタック回路２５０ａは、スタック入力制
御回路２０８ａが示すスタック５Ｏ（２５０ａＡ）　　
、　Ｓｌ　　（２５０ａＡ）　　、　　５２（２５０ａ
Ｃ）　　、　Ｓ３　　（２５０ａＤ）　　、　５４（２
５０ａＥ）のいづれか、たとえば５Ｏ（２５０ａＡ）へ
ベクトル・データ処理装置１００Ａからのアクセス要求
を保持する。

スタック入力制御回路２０８ａは、アクセス要求を格納
すべきスタック位置ＳＯ〜Ｓ４をスタックに対して線２
０ａを通して指示する回路で、アクセス要求が１個格納
されるごとに、次に格納すべきスタック位置を示す信号
を、線２０ａを通してｓＯ−＋Ｓ１−＋Ｓ２→Ｓ３−＋
Ｓ４−＋ＳＯのように送る。

アクセス要求スタック回路２５０ａは、スタックＳＯな
いしＳ４に格納されたアクセス要求を。

スタック出力制御回路２１０ａが示すスタック位置、例
えばスタックＳｏから送品制御回路２１６ａの制御に従
い、バンク選択回路２２２ａへ線３２ａを通して送出す
る。

スタック出力制御回路２１０ａは、アクセス要求を取出
すべきスタック位置ｓＯ〜ｓ４をスタックニ対シて線２
１ａを通して指示する回路で、アクセス要求が１個取出
されると、次に取出すべきスタック位置を示す信号を、
送出制御回路２１６ａの制御により線２１ａを通してｓ
ｏ→Ｓ１→Ｓ２→Ｓ３→Ｓ４→ｓｏのように送る。アク
セス要求スタック回路２５０ｂ、スタック入力制御装置
２０８ｂ、スタック出方制御装置２１０ｂについても同
様である。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
送品制御回路２１６ａおよび２１６ｂから線２４ａおよ
び２４ｂを通して送出抑止信号が送られている間は、ア
クセス要求の送出を停止し、線２５ａおよび２５ｂを通
して送出許可信号が送られている間は、アクセス要求を
送出する。

バンク選択回路２２２ａおよび２２２ｂは、アクセス要
求のアドレスがバンクＯの場合にはアクセス要求を、第
１のアクセス要求優先制御回路２２６ａへ送出し、アド
レスがバンク１の場合にはアクセス要求を、第１のアク
セス要求優先制御回路２２６ｅへ送出する。

第１のアクセス要求優先制御回路２２６ａおよび２２６
ｅは、バンク選択回路２２２ａおよび２２２ｂから送ら
れてくるアクセス要求の優先制御を行ない、アクセス要
求を１つずつ順に線２７ａおよび２７ｅを通して送出す
る。

この時、第１のアクセス要求優先制御回路２２６ａある
いは２２６ｅのどちらか一方で、バンク選択回路２２２
ａおよび２２２ｂの両方からアクセス要求が競合した場
合は、バンク選択回路２２２ａからのアクセス要求を優
先させる。

第１のアクセス要求優先制御回路２２６ａおよび２２６
ｅは、アクセス要求を線２７ａおよび２７ｅを通して送
出したことを示す信号を送出制御回路２１６ａおよび２
１６ｂへ線２８ａおよび２８ｅを通して送る。

送出制御回路２１６ａおよび２１６ｂは信号を受取ると
、スタック出力制御回路２１０ａおよび２１０ｂに対し
て、次に取出すべきアクセス要求を保持するスタック位
置を、スタックに通知するよう指示する信号を線２２ａ
および２２ｂを通して送る。

スタック出力制御回路２１０ａおよび２１０ｂは、次に
アクセス要求を取出すべきスタック位置を示す信号を線
２１ａおよび２１ｂを通してスタックへ送る。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
送出制御回路２１６ａおよび２１６ｂからアクセス要求
を送出させる信号を線２５ａおよび２５ｂより受取って
いる間は、スタック出力制御回路２１０ａおよび２１０
ｂの示すスタックからアクセス要求を送出する。

次に、ベクトル要素間の順序性保証時の動作について、
第Ｏ要素から第１５要素の１６個の要素から成るベクト
ル・データの要素間の順序性を保証する場合を例にとっ
て説明する。

この場合には、１６個の順序性保証アクセス要求のうち
、線１８ａおよび１８ｂを通してベクトル・データ処理
装置１００Ａよりアクセス要求スタック回路２５０ａお
よび２５０ｂへ送出されるのは以下の順序性保証アクセ
ス要求である。

線１８ａを通してアクセス要求スタック回路２５０ａへ
送出される順序性保証アクセス要求・・第０．４．８．
１２要素。

線１８ｂを通してアクセス要求スタック回路２５０ｂへ
送出される順序性保証アクセス要求・・・第１．５．９
．１３要素。

この場合、第１の優先制御回路において、順序性保証ア
クセス要求検出回路２１４ａおよび２１４ｂは、アクセ
ス要求スタック回路２５０ａおよび２５０ｂの、スタッ
ク出力制御回路２１０ａおよび２１０ｂの示すスタック
に保持されたアクセス要求を、線１９ａおよび１９ｂを
通して受取り、これが順序性保証アクセス要求であるか
どうかを検査する。

つまり、アクセス要求のビット１．２が′ｏ１′である
かどうかを検査する。

今、順序性保証アクセス要求検出回路２１４ａは、アク
セス要求スタック回路２５０ａにおいて、スタック出力
制御回路２１０ａの示すスタックに保持されたアクセス
要求が順序性保証アクセス要求（第○要素）であること
を検出すると、送出制御回路２１６ａと、順序性保証ア
クセス要求制御回路２２０に対して順序性保証アクセス
要求が現われたことを示す信号を線２３ａを通して送る
。

送出制御回路２１６ａは信号を受取ると、アクセス要求
スタック回路２５０ａに対してアクセス要求の送出を停
止させる信号を線２４ａを通して送る。

次に、順序性保証アクセス要求検出回路２１４ｂは、ア
クセス要求スタック回路２５０ｂにおいて、スタック出
力制御回路２１０ｂの示すスタックに保持されたアクセ
ス要求が順序性保証アクセス要求（第１要素）であるこ
とを検出すると、送出制御回路２１６ｂと順序性保証ア
クセス要求制御回路２２０に対して、順序性保証アクセ
ス要求が現われたことを示す信号を線２３ｂを通して送
る。

送出制御回路２１６ｂは、信号を受取るとアクセス要求
スタック回路２５０ｂに対してアクセス要求の送出を停
止させる信号を線２４ｂを通して送る。

順序性保証アクセス要求制御回路２２０は、線２３ａお
よび２３ｂの両方の順序性保証アクセス要求が現われた
ことを示す信号を受取ると、順序性保証要素発行手段２
２８ａおよび２２８ｅに対して、順序性保証要素を発行
させる信号を線２９を通して送る。

順序性保証要素発行手段２２８ａおよび２２８ｅは順序
性保証要素を発行する信号を受取ると、順序性保証要素
を発行し線２７ａおよび２７ｅを通して送出する。その
際、順序性保証要素であることを示すコード’０１１’
を付加する。

順序性保証要素発行手段２２８ａおよび２２８ｅは、順
序性保証要素を線２７ａおよび２７ｅを通して送出する
と、順序性保証アクセス要求制御回路２２０に対して順
序性保証要素を送出したことを示す信号を線３０ａおよ
び３０ｅを通して送る。

順序性保証アクセス要求制御回路２２０は、順序性保証
要素発行手段２２８ａおよび２２８ｂが順序性保証要素
を送出したことを示す信号を両方とも受取ると、送出制
御回路２１６ａおよび２１６ｂに対して、アクセス要求
スタック回路からアクセス要求の送出を再開させる信号
を発行させる信号を線２６を通して送る。

送出制御回路２１６ａおよび２１６ｂは、信号を受取る
とアクセス要求スタック回路２５０ａおよび２５０ｂに
対してアクセス要求の送出を再開させる信号を線２５ａ
および２５ｂを通して送る。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
送出制御回路２１６ａおよび２１６ｂから信号を受取る
と、スタック出力制御回路２１０ａおよび２１０ｂが示
すスタックからアクセス要求（第０要素および第１要素
の順序性保証アクセス要求）を、バンク選択回路２２２
ａおよび２２２ｂへ線３２ａおよび３２ｂを通して送出
する・。

バンク選択回路２２２ａおよび２２２ｂは、アクセス要
求のアドレスに従い、第１のアクセス要求優先制御回路
２２６ａまたは２２６ｅヘアクセス要求を送出する。

第１のアクセス要求優先制御回路２２６ａまたは２２６
ｅはアクセス要求の優先制御を行い、アクセス要求を線
２７ａまたは２７ｅを通して送出する。

このとき、第Ｏ要素の順序性保証アクセス要求と第１要
素の順序性保証アクセス要求のアドレスが同一のバンク
、たとえば、バンク０ならば、共に、第１のアクセス要
求優先制御回路２２６ａへ送出されるが、第１のアクセ
ス要求優先制御回路２２６ａでは、前述したように、バ
ンク選択回路２２２ａからのアクセス要求が優先される
ので第０要素の順序性保証アクセス要求から先に送出さ
れ、次に第１要素の順序性保証アクセス要求が送出され
ることになる。

そして、第１のアクセス要求優先制御回路２２６ａまた
は２２６ｅはアクセス要求を送出すると、その旨を示す
信号を送出制御回路２１６ａおよび２１６ｂへ線２８ａ
および２８ｂを通して送る。

送出制御回路２１６ａおよび２１６ｂは信号を受取ると
、スタック出力制御回路２１０ａおよび２１０ｂに対し
て、次に取出すべきアクセス要求を保持するスタック位
置を示す信号を線２１ａおよび２１ｂを通してスタック
へ送らせる信号を線２２ａおよび２２ｂを通して送る。

スタック出力制御回路２１０ａおよび２１０ｂは、信号
を受取ると次にアクセス要求を取出すべきスタック位置
を示す信号を線２１ａおよび２１ｂを通してスタックへ
送る。

そして、順序性保証アクセス要求検出回路２１４ａまた
は２１４ｂは、スタック出力制御回路２１０ａおよび２
１０ｂの示すスタックに保持されたアクセス要求（第４
要素および第５要素）が順序性保証アクセス要求である
かどうかを検出し、検出したならば、以上の処理を繰り
返す。

今、順序性保証アクセス要求検出回路２１４ａが、アク
セス要求スタック回路２５０ａにおいて、スタック出力
制御回路２１０ａの示すスタックに保持されたアクセス
要求が最終順序性保証アクセス要求（第１２要素）であ
ることを検出すると。

順序性保証アクセス要求検品回路２１４ａは、送出制御
回路２１６ａと順序性保証アクセス要求制御回路２２０
に対して最終順序性保証アクセス要求（第１２要素）に
現れたことを示す信号を３１ａを通して送る。

送出制御回路２１６ａは、信号を受取るとアクセス要求
スタック回路２５０ａに対してアクセス要求の送出を停
止させる信号を線２４ａを通して送る。

次に、順序性保証アクセス要求検品回路２１４ｂは、ア
クセス要求スタック回路２５０ｂにおいて、スタック出
力制御回路２１０ｂの示すスタックに保持されたアクセ
ス要求が最終順序性保証アクセス要求（第１３要素）で
あることを検出すると、送出制御回路２１６ｂと順序性
保証アクセス要求制御回路２２０に対して最終順序性保
証アクセス要求（第１３要素）が現れたことを示す信号
を線３１ｂを通して送る。

送出制御回路２１６ｂは、信号を受取るとアクセス要求
スタック回路２５０ｂに対してアクセス要求の送出を停
止させる信号を線２４ｂを通して送る。

順序性保証アクセス要求制御回路２２０は、線３１ａお
よび３１ｂの両方より、最終順序性保証アクセス要求（
第１２要素および第１３要素）が現れたことを示す信号
を受取ると、順序性保証要素発行手段２２８ａおよび２
２８ｅに対して、順序性保証要素を発行させる信号を線
２７を通して送る。

順序性保証要素発行手段２２８ａおよび２２８ｅは、順
序性保証要素を発行する信号を受取ると、順序性保証要
素を発行し線２７ａおよび２７ｅを通して送出する。ま
た、その際、順序性保証要素であることを示すコード’
０１１’　を付加する。

順序性保証要素発行手段２２８ａおよび２２８ｅは、順
序性保証要素を発行し線２７ａおよび２７ｅを通して送
出すると、順序性保証アクセス要求制御回路２２０に対
して順序性保証要素を送出したことを示す信号を線３０
ａおよび３０ｅを通して送る。

順序性保証アクセス要求制御回路２２０は、順序性保証
要素発行手段２２８ａおよび２２８ｂが順序性保証要素
を送出したことを示す信号を両方とも受取ると、送出制
御回路２１６ａおよび２１６ｂに対して、アクセス要求
スタック回路からアクセス要求の送出を再開させる信号
を発行させる信号を線２６を通して送る。

送出制御回路２１６ａおよび２１６ｂは、信号を受取る
とアクセス要求スタック回路２５０ａおよび２５０ｂに
対してアクセス要求の送出を再開させる信号を線２５ａ
および２５ｂを通して送る。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
送出制御回路２１６ａおよび２１６ｂから信号を受取る
とスタック出力制御回路２１０ａおよび２１０ｂが示す
スタックからアクセス要求（第１２要素および第１３要
素の順序性保証アクセス要求）をバンク選択回路２２２
ａおよび２２２ｂへ線３２ａおよび３２ｂを通して送出
する。

バンク選択回路２２２ａおよび２２２ｂは、アクセス要
求のアドレスに従い第１のアクセス要求優先制御回路２
２６ａまたは２２６ｅヘアクセス要求を送出する。

第１のアクセス要求優先制御回路２２６ａまたは２２６
ｅはアクセス要求の優先制御を行い、アクセス要求を線
２７ａまたは２７ｅを通して送出する。

なお、前記したように、第１２要素の順序性保証アクセ
ス要求と第１３要素の順序性保証アクセス要求のアドレ
スが同一のバンク例えばバンク０ならば、共に第１のア
クセス要求優先制御回路２２６ａへ送出されるが、第１
のアクセス要求優先制御回路２２６ａではバンク選択回
路２２２ａからのアクセス要求が優先されるので第１２
要素の順序性保証アクセス要求から先に送出され、次に
第１３要素の順序性保証アクセス要求が送出される。

第１のアクセス要求優先制御回路２２６ａまたは２２６
ｅは、アクセス要求を送出したら、その旨を示す信号を
送出制御回路２１６ａおよび２１６ｂへ線２８ａおよび
２８ｂを通して送る。

送出制御回路２１６ａおよび２１６ｂは、第１のアクセ
ス要求優先制御回路２２６ａまたは２２６ｅがアクセス
要求を送出したことを示す信号を受取ると、アクセス要
求スタック回路２５０ａおよび２５０ｂへ次のアクセス
要求の送出を停止させる信号を線２４ａおよび２４ｂを
通して送出し、また順序性保証アクセス要求制御回路２
２０に対して、第１のアクセス要求優先制御回路２２６
ａまたは２２６ｅから信号を受取ったことを示す信号を
線３９ａおよび３９ｂを通して送る。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
信号を受取ると次のアクセス要求の送出を停止し、順序
性保証アクセス要求制御回路２２０は、送出制御回路２
１６ａおよび２１６ｂの両方から信号を受取ると、順序
性保証要素発行手段２２８ａおよび２２８ｅに対して最
終順序性保証要素を発行させる信号を線３３を通して送
る。

順序性保証要素発行手段２２８ａおよび２２８ｅは、信
号を受取ると、最終順序性保証要素を線２７ａおよび２
７ｂを通して送出する。また、その際、最終順序性保証
要素であることを示すコード’１０１’　を付加する。

そして、また、順序性保証アクセス要求制御回路２２０
に対して最終順序性保証要素を送出したことを示す信号
を線３４ａおよび３．４　ｅを通して送る。

順序性保証アクセス要求制御回路２２０は、順序性保証
要素発行手段２２８ａ、２２８ｂが最終順序性保証要素
を送出したことを示す信号を両方とも受取ると、送出制
御回路２１６ａおよび２１６ｂに対して、アクセス要求
スタック回路からアクセス要求の送出を再開させる信号
を発行させる信号を線２６を通して送る。

送出制御回路２１６ａおよび２１６ｂは、信号を受取る
とスタック出力制御回路２１０ａおよび２１０ｂに対し
て、次にアクセス要求を取呂すべきスタック位置を示す
信号を送らせる信号を線２２ａおよび２２ｂを通して送
り、かつアクセス要求スタック回路２５０ａおよび２５
０ｂに対してアクセス要求の送出を再開させる信号を線
２５ａおよび２５ｂを通して送る。

スタック出方制御回路２１０ａおよび２１０ｂは、信号
を受取ると次にアクセス要求を取呂すべきスタック位置
を示す信号を線２１ａおよび２１ｂを通してスタックへ
送る。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
送出制御回路２１６ａおよび２１６ｂから信号を受取る
とスタック出方制御回路２１０ａおよび２１０ｂが示す
スタックからアクセス要求をバンク選択回路２２２ａお
よび２２２ｂへ線３２ａおよび３２ｂを通して送出する
。

以下、順序性保証アクセス要求が検出されるまで、通常
の処理を繰り返す。

なお、これらの処理においてアクセス要求スタック回路
２５０ａおよび２５０ｂのどちらへ先に順序性保証アク
セス要求が現れても、第１優先制御回路より送出される
命令は同様となる。また、こにことは、第１図に示す、
他の第１の優先制御回路２００Ｂないし２００Ｄにおい
ても同様である。

ここで、第５図に前記送出制御回路２１６ａの詳細論理
回路を示す。

５００Ａ〜５００Ｄはリセット優先のフリップ・フロッ
プであり、Ｓ入力に′１′が与えられると１′を保持し
、Ｒ入力に１′が与えられると保持している値は０′に
なる。同時にＳ入力とＲ入力に１′が与えられた時は、
リセット優先で１０′になる。

なお、図中の出力端子に附されたＯ印は反転出力を意味
する。

５００Ｅ、５００Ｇ、５００Ｈ１５０ＯＮはＯＲゲート
であり、５００Ｆ、５００Ｊ〜５００ＭはＡＮＤゲート
である。

なお、送出制御回路２１６ｂの回路構成も同様である。

次に、第７図に順序性保証アクセス要求制御回路２２０
の詳細論理回路を示す。

図中、７００Ａ、７００Ｂ、７００Ｄ、７００Ｅ、７０
０ＧはＡＮＤゲートであり、７００Ｃ１７００ＦはＯＲ
ゲートである。

（以下余白） Ｃ５第１の優先制御回路以降の詳細について（第３図参
照）。

次に、第１の優先制御回路以降の動作について説明する
。

まず、通常時の動作を説明する。

第１図において、第１の優先制御回路２０ＯＡより線２
７ａを通して送出される順序性保証要素およびアクセス
要求は、アクセス要求保持手段３００Ａで保持され、線
２７ｅを通して送出される順序性保証要素およびアクセ
ス要求は、アクセス要求保持手段３００Ｅで保持される
。

第１の優先制御回路２００Ｂより線２７ｂを通して送出
される順序性保証要素およびアクセス要求は、アクセス
要求保持手段３００Ｅで保持され、線２７ｆを通して送
出される順序性保証要素およびアクセス要求は、アクセ
ス要求保持手段３００Ｆで保持される。

第１の優先制御回路２００Ｃより線２７Ｃを通して送出
される順序性保証要素およびアクセス要求は、アクセス
要求保持手段３００Ｃで保持され、ｇ２７ｇを通して送
出される順序性保証要素およびアクセス要求は、アクセ
ス要求保持手段３００Ｇで保持される。

第１の優先制御回路２００Ｄより線２７ｄを通して送出
される順序性保証要素およびアクセス要求は、アクセス
要求保持手段３００Ｄで保持され、線２７ｈを通して送
出される順序性保証要素およびアクセス要求は、アクセ
ス要求保持手段３００Ｈで保持される。

したがい、線２７ａから２７ｄを通して送られてくるア
クセス要求は、アクセス要求スタック回路３５０ａから
３４０ｄで保持される。

アクセス要求スタック回路３５０ａは、スタック入力制
御回路３０８ａが示すスタックＴ。

（３５ＱａＡ）　　、　ＴＩ　　（３５０ａＢ）　　、
　　Ｔ２（３５０ａＣ）、Ｔ　３　（３５０ａＤ）、Ｔ
　４　（３５０’ａＥ）のいずれかにアクセス要求を保
持する。

スタック入力制御回路３０８ａは、アクセス要求を格納
すべきスタック位置Ｔｏ−Ｔ４を、スタックに対して線
４０ａを通して指示する回路で。

アクセス要求が１個格納されるごとに、次に格納すべき
スタック位置を示す信号を線４１ａを通しテＴ　Ｏ−＋
　Ｔ　１−＋　Ｔ　２４　Ｔ　３−＋　Ｔ　４−＋　Ｔ
　Ｏ（７）ように送る。

アクセス要求スタック回路３５０ａは、スタックＴｏか
らＴ４に格納されたアクセス要求を、スタック出力制御
回路３１０ａが示すスタック位置、たとえば、スタック
Ｔｏから送出制御回路４１６ａの制御に従い、アクセス
要求優先制御回路４４０へ、線５２ａを通して送出する
。

スタック出力制御回路３１０ａは、アクセス要求を取出
すべきスタック位置ＴＯ〜Ｔ４をスタックに対して線４
１ａを通して指示する回路で、アクセス要求が１個取呂
されると、次に取呂すべきスタック位置を示す信号を送
出制御回路４１６ａの制御により線４１ａを通してＴＯ
→Ｔ１→Ｔ２→Ｔ３→Ｔ４→ＴＯのように送る。

アクセス要求スタック回路３５０ｂ、スタック入力制御
装置３０８ｂ、スタック出力制御装置３１０ｂについて
も同様である。

第２のアクセス要求優先制御回路４４０は、アクセス要
求スタック回路３５０ａないし３５０ｂから送出された
アクセス要求を、早く到着した順に主記憶装置５００Ａ
へ送出する。

このとき、第２のアクセス要求優先制御回路４４０へ同
時にアクセス要求が到着した場合は、アクセス要求スタ
ック回路３５０ａ、３５０ｂ、３５０ｃ、３５０ｄから
送出されたアクセス要求の順に主記憶装置５００Ａへ送
出する６また、第２のアクセス要求優先制御回路４４０
は、たとえば、アクセス要求スタック回路３５０ａから
送出されたアクセス要求を主記憶装置１５００Ａへ送出
すると、送出制御回路４１６ａに対してアクセス要求を
主記憶装置５００Ａへ送出したことを示す信号を線４８
ａを通して送る。

送出制御回路４１６ａは信号を受取ると、スタック出力
制御回路３１０ａに対して、次に取出すべきアクセス要
求を保持するスタック位置を示す信号を線４１ａを通し
てスタックへ送らせる信号を線４２ａを通して送る。

スタック出力制御回路３１０ａは、次にアクセス要求を
取出すべきスタック位置を示す信号を線４１ａを通して
スタックへ送る。

アクセス要求スタック回路３５０ａは送出制御回路４１
６ａからの線４５ａを通してのアクセス要求の送出する
信号と、線４４ａを通してのアクセス要求の送出を停止
する信号との、どちらかを受取ると、受け取った信号に
応じて、アクセス要求を、送出あるいは停止する。

同様に、アクセス要求スタック回路３５０ｂから送出さ
れたアクセス要求を主記憶装置５００Ａへ送出すると、
送出制御回路４１６ｂに対してアクセス要求を主記憶装
置５００Ａへ送出したことを示す信号線４８ｂを通して
送る。

そして、同様の処理を繰りかえす。

以下、要素間順序性保証時の動作について説明する。

第３図において、アクセス要求保持手段３００Ａおよび
３００Ｂは、線２７ａおよび２７ｂを通して第１の優先
制御回路２０ＯＡおよび２００Ｂから送出されてきたア
クセス要求をアクセス要求スタック回路３５０ａおよび
３５０ｂを保持する。

順序性保証要素検出回路４１４ａおよび４１４ｂは、ア
クセス要求スタック回路３５０ａおよび３５０ｂのスタ
ック出力制御回路３１０ａおよび３１０ｂの示すスタッ
クに保持されたアクセス要求を、線５９ａおよび５９ｂ
を通して受取り、順序性保証要素であるかどうかを検査
する。

すなわち、アクセス要求のビット１．２．３が“Ｏ１１
′であるかどうかを検査する。

今、アクセス要求スタック回路３５０ａにおいて、スタ
ック出力制御回路３１０ａの示すスタックに保持された
アクセス要求が順序性保証要素であることを検出すると
、順序性保証要素検出回路４１４ａは、送出制御回路４
１６ａおよび４１６ｂに対して順序性保証要素が現れた
ことを示す信号を線４３ａを通して送る。

送出制御回路４１６ａは、信号を受取るとアクセス要求
スタック回ｇ　３５０　ａに対してアクセス要求の送出
を停止させる信号を線４４ａを通しで送る。

次に、アクセス要求スタック回路３５０ｂにおいて、ス
タック出力制御回路３１０ｂの示すスタックに保持され
たアクセス要求が順序性保証要素であることを検出する
と、順序性保証要素検出回路４１４ｂは、送出制御回路
４１６ａおよび４１６ｂに対して順序性保証要素が現れ
たことを示す信号を線４３ｂを通して送る。

送出制御回路４１６ｂは、アクセス要求スタック回路３
５０ｅに対してアクセス要求の送出を停止させる信号を
線４４ｂを通して送る。

送出制御回路４１６ａおよび４１６ｂは、線４３ａと４
３ｂの両方から信号を受取り、順序性保証要素がそろっ
たことを検出すると、スタック出力制御回路３１０ａお
よび３１０ｂに対してアクセス要求を取出すべきスタッ
ク位置を更新させる信号を線４２ａおよび４２ｂを通し
て送る。

スタック出力制御回路３１０ａおよび３１０ｂは、スタ
ック位置を更新する信号を線４１ａおよび４１ｂを通し
てスタックへ送る。

以下の処理は、アクセス要求スタック回路３５０ａおよ
び３５０ｂの、スタック出力制御回路３１０ａおよび３
１０ｂの示すスタックに保持されたアクセス要求の種類
によって異なる。

（ａ）　　アクセス要求スタック回路３５０ａのスタッ
ク呂力制御回ｗｉ３１０　ａの示すスタックに保持され
たアクセス要求が順序性保証アクセス要求の場合。

送出制御回路４１６ａは、第２のアクセス要求優先制御
回路４４０から、先行するアクセス要求を主記憶装置５
００Ａへ送出したことを示す信号を線４８ａおよび４８
ｂを通して受取ると、アクセス要求スタック回路３５０
ａヘアクセス要求の送出を再開する信号を４！　４５　
ａを通して送る。

アクセス要求スタック回路３５０ａは、これを受け、送
出制御回路４１６ａからアクセス要求の送出を停止させ
る信号が線４４ａを通して送られてくるまで、スタック
位置が更新される毎にアクセス要求を送出する。

順序性保証要素検出回路４１４ａは、次の順序性保証要
素を横比すると、送出制御回路４１６ａおよび４１６ｂ
へ、次の順序性保証要素が現れたことを示す信号を線４
３ａを通して送る。

送出制御回路４１６ａは、信号を受取るとアクセス要求
スタック回路３５０ａに対してアクセス要求の送出を停
止する信号を１９４４　ａを通して送る。

一方、送出制御回路４１６ｂは、アクセス要求スタック
回路３５０ｂのスタック出力制御回路３１０ｂの示すス
タックに保持されたアクセス要求の種類によって異なる
処理を行う。

（ａ、ｉ）　　アクセス要求スタック回路３５０ｂのス
タック出力制御回路３１０ｂ の示すスタックに保持されたアクセ ス要求が順序性保証アクセス要求の 場合。

送出制御回路４１６ｂは、順序性保証要素検出回路４１
４ａから信号を受取ると、アクセス要求スタック回路３
５０ｂに対してアクセス要求の送出を再開する信号を線
４５ｂを通して送る。

アクセス要求スタック回路３５０ｂは、送出制御回路４
１６ｂからアクセス要求の送出を停止させる信号が線４
４ｂを通して送られてくるまでアクセス要求を送出する
。

順序性保証要素検出回路４１４ｂは、次の順序性保証要
素を検出すると、送出制御回路４１６ａおよび４１６ｂ
へ、次の順序性保証要素が現れたことを示す信号を線４
３ｂを通して送る。

送出制御回路４１６ｂは、信号を受取るとアクセス要求
スタック回路３５０ｂに対してアクセス要求の送出を停
止する信号を線４４ｂを通して送り、さらにスタック出
力制御回路３１０ｂに対してアクセス要求を取出すべき
スタック位置を更新させる信号を線４２ｂを通して送る
。

また、送出制御回路４１６ａは、信号を受取るとスタッ
ク呂力制＃回路３１０ａに対して、アクセス要求を取出
すべきスタック位置を更新させる信号を線４２ａを通し
て送る。

スタック出力制御回路３１０ａおよび ３１０ｂは、スタック位置を更新する信号を線４１ａお
よび４１ｂを通してスタックへ送る。

（ａ、ｉｉ）　　　アクセス要求スタック回路３５０ｂ
のスタック出力制御回路 ３１０ｂの示すスタックに保持された アクセス要求が順序性保証要素の場 合。

この場合は、順序性保証アクセス要求の場合と異なり、
スタック出力制御回路３１０ｂが、スタック位置を更新
するとすぐに順序性保証要素検出回路４１４ｂが、次の
順序性保証要素であることを検出する。

したがい、アクセス要求スタック回路 ３５０ｂは、アクセス要求の送出を再開しない。

また、順序性保証要素検出回路４１４ｂは、送出制御回
路４１６ａおよび４１６ｂへ、次の順序性保証要素が現
れたことを示す信号を線４３ｂを通して送る。

送出制御回路４１６ａおよび４１６ｂは、信号を受取る
とスタック出力制御回路 ３１０ａおよび３１０ｂに対して、アクセス要求を取出
すべきスタック位置を更新させる信号を線４２ａおよび
４２ｂを通して送る。

スタック出力制御回路３１０ａおよび ３１０ｂは、スタック位置を更新する信号を線４１ａお
よび４１ｂを通してスタックへ送る。

（ｂ）　アクセス要求スタック回路３５０ａのスタック
出力制御回路３１０ａの示すスタックに保持されたアク
セス要求が順序性保証要素の場合。

この場合は、（ａ）の順序性保証アクセス要求の場合と
異なり、スタック出力制御回路３１０ａのスタック位置
を更新するとすぐに順序性保証要素検出回路４１４ａが
順序性保証要素であることを検出する。

したがい、アクセス要求スタック回路 ３５０ａからアクセス要求を送出しない。

また、順序性保証要素検出回路４１４ａは、送出制御回
路４１６ａおよび４１６ｂへ次の順序性保証要素が現れ
たことを示す信号を線４３ａを通して送る。

送出制御回路４１６ａは信号を受取ると、アクセス要求
スタック回路３５０ａに対して、そのままアクセス要求
の送出を停止する信号を線４４ａを通して送り続ける。

以下の処理は、前記（ａ）の場合と全く同様であるので
説明を省略する。

以上の処理を、順序性保証要素検出回路４１４ａで最終
順序性保証要素を検出するまで、繰り返すが、最終順序
性保証要素を検出されると、順序性保証要素検出回路４
１４ａは、送出制御回路４１６ａおよび４１６ｂに最終
順序性保証要素が現れたことを示す信号を線４９ｂを通
して送る。

送出制御回路４１６ａは、信号を受取るとアクセス要求
スタック回路３５０ａに対してアクセス要求の送出を停
止する信号を＄　４４　ａを通して送る。

送出制御回路４１６ｂは、アクセス要求スタック回路３
５０ｂのスタック出力制御回路４１０ｂの示すスタック
に保持されたアクセス要求が順序性保証アクセス要求な
らば、順序性保証要素検出回路４１４ａからの検品信号
を受取るとアクセス要求スタック回路３５０ｂに対して
アクセス要求の送出を再開する信号を４５ｂを通して送
る。

アクセス要求スタック回路３５０ｂは、送出制御回路４
１６ｂからアクセス要求の送出を停止させる信号が線４
４ｂを通して送られてくるまでアクセス要求を送出する
。

順序性保証要素検出回路４４ｂが、最終順序性保証要素
を検出した場合は、送出制御回路４１６ａおよび４１６
ｂへ最終順序性保証要素が現れたことを示す信号を線４
９ｂを通して送る。

送出制御回路４１６ｂは、信号を受取るとアクセス要求
スタック回路３５０ｂに対してアクセス要求の送出を停
止する信号を１ｌｊ４４ｂを通して送り、さらにスタッ
ク出力制御回路３１０ｂに対してアクセス要求を取出す
べきスタック位置を更新させる信号を線４２ｂを通して
送る。

送出制御回路４１６ａも、信号を受取るとスタック出力
制御回路３１０ａに対してアクセス要求を取出すべきス
タック位置を更新させる信号を線４２ａを通して送る。

スタック出力制御回路３１０ａおよび３１０ｂは、スタ
ック位置を更新する信号を線４１ａおよび４２ｂを通し
てそれぞれアクセス要求スタック回路３５０ａおよび３
５０ｂへ送る。

送出制御回路４１６ａおよび４１６ｂは、第２のアクセ
ス要求優先制御回路４４０から先行するアクセス要求を
主記憶装置５００Ａへ送出したことを示す信号をＭＡ　
４８　ａおよび４８ｂから受取ると、アクセス要求スタ
ック回路３５０ａおよび３５０ｂに対してアクセス要求
の送出を再開させる信号を線４５ａおよび４５ｂを通し
て送る。

アクセス要求スタック回路３５０ａおよび３５０ｂは、
信号を受取るとアクセス要求の送出を再開し通常の処理
に戻る。

以上の処理は、アクセス要求保持手段３００Ｃおよび３
００Ｄとアクセス要求送出制御手段４３０ｂにおいても
同様であり、またアクセス要求保持手段３００Ｅないし
３００Ｈと第２の優先制御回路４００Ｂにおいても同様
である。

ここで、以上の第１の優先制御回路以降の処理の動作の
具体的な例を示す。

ベクトル・データ処理装［１００Ａが発行する第Ｏ要素
から第１５要素の順序性保証アクセス要求が以下のよう
に第１の優先制御回路２００Ａおよび２００Ｂから送出
されアクセス要求保持手段３００Ａおよび３００Ｂおよ
び３００Ｅ、３００Ｆで保持されるとする。

３００Ａ・・・第Ｏ１１，８，１２要素３００Ｂ・・・
第２，３．６．１４要素３００Ｅ・・・第４．５．９．
１３要素３００Ｆ・・・第７．１０．１ユ、１５要素こ
の場合、第１の優先制御回路により、アクセス要求スタ
ック回路３５０ａには、順序性保証要素、第０要素の順
序性保証アクセス要求、第１要素の順序性保証アクセス
要求、順序性保証要素、順序性保証要素、第８要素の順
序性保証アクセス要求、順序性保証要素、第１２要素の
順序性保証アクセス要求、最終順序性保証要素の順にス
タックされていく。

アクセス要求スタック回路３５０ｂには順序性保証要素
、第２要素の順序性保証アクセス要求、第３要素の順序
性保証アクセス要求、順序性保証要素、第６要素の順序
性保証アクセス要求、順序性保証要素、順序性保証要素
、第１４要素の順序性保証アクセス要求、最終順序性保
証要素の順にスタックされていく。

結果、アクセス要求スタック回路３００Ａ、３００Ｂに
は、 ３００Ａ　・Ｓｙｌ、０．１、ｓｙｌ、８、ｓｙｌ、１
２要素、５ｙ２ ３００Ｂ　・・・Ｓｙｌ、　２、３、　Ｓｙｌ、　６、
　Ｓｙｌ、Ｓｙｌ、　１４．Ｓｙ２ のように格納されていく。ここで、Ｓｙｌは順序性保証
要素を、Ｓｙ２は最終保証要素を示す。

第２の優先制御回路４００Ａでは、最初の順序性保証要
素がそろい、先行するアクセス要求が主記憶装［５００
Ａへ送出されると、第０要素の順序性保証アクセス要求
が送出され、次に第１要素の順序性保証アクセス要求が
送出される。

この時、第０要素が主記憶装置１５００Ａへ送出された
ことを示す信号が線４８ａを通して送られてから第１要
素を送出するので、必ず第０要素の方が第１要素より先
に主記憶をアクセスする。

また１次にアクセス要求スタック回路３５０ａから取出
すべきアクセス要求は、順序性保証要素であるので送出
は停止され、アクセス要求スタック回路３５０ｂから第
２要素、そして第３要素が順に送出される。

この場合も、同じく第２要素の方が第３要素より先に主
記憶をアクセスする。

また、先に述べたように、第２のアクセス要求優先制御
回路４４０は、早く到着した順にアクセス要求を主記憶
装置！１５００Ａへ送出する。したがって、第１要素が
第２要素より先にアクセス要求優先制御回路４４０に送
出されているため、第１要素の方が先に主記憶をアクセ
スする。

以下、同様に前に述べたように、順序性保証要素で同期
をとりながら、かつ、アクセス要求スタック回路３５０
ａよりの送出を優先させることにより、第Ｏ１１，２，
３，６，８，１２，１４要素の順に主記憶をアクセスす
る。

アクセス要求保持手段３００Ｅおよび３００Ｆへ送出さ
れたアクセス要求も同様に、第４．５．７．９．１０．
１１．１３．１５要素の順に主記憶をアクセスする。

このように、本実施例によれば、ベクトル要素間の順序
性を守って主記憶をアクセスしなければならないベクト
ル・データのアクセス要求は、アクセス要求間に順序性
保証要素を発行し、優先制御を行うことにより実現され
る。

二二で、第８図に、送８制御回路４１６ａの回路を示す
。

図中、８００Ａ、８００Ｂはリセット優先のフリップ・
フロップである。５ｏｏｃ、８００Ｄ。

８００Ｆ〜８００ＨはＯＲゲートであり、８００Ｅ、８
００ＪはＡＮＤゲートテアル。

第９図には、送出制御回路４１６ｂの詳細論理回路を示
す。

図中、９００Ａはセット優先のフリップ・フロップであ
る。Ｓ入力とＲ入力に同時に′１′が与えられると、フ
リップ・フロップの９０ＯＡの出力は′１′　となる。

９００Ｂ、９００Ｃはリセット優先のフリップ・フロッ
プである９００Ｄ、９００Ｅ、９００に〜９００ＭはＯ
Ｒゲート、９００Ｆ−Ｈ，９００Ｊ、９０ＯＮはＡＮＤ
ゲートである。

（以下余白） （２）ベクトル・データ間の順序性保証について。

先行するベクトル・データと後続するベクトル・データ
の間で主記憶へのアクセス順序を保証する場合には、ベ
クトル・データ処理装置１００Ａは（第１図参照）、ベ
クトル・データ間の同期をとる第１の同期用要素を同時
に４個発行し線１８ａないし１８ｄを通して、第１の優
先制御回路２０ＯＡおよび２００Ｂへ送出する。

ベクトル・データ処理装置１００Ａが発行した４個の第
１の同期用要素のうち２個は、線１８ａおよび１８ｂを
通してアクセス要求スタック回路２５０ａおよび２５０
ｂへ送出される（第２図参照）。

アクセス要求スタック回路２５０ａおよび２５０ｂにお
いて、第１の同期用要素検出回路２１２ａおよび２１２
ｂは、スタック出力制御回路２１０ａおよび２１０ｂの
示すスタックに保持されたアクセス要求が第１の同期用
要素であるかどうかを検査する。

つまり、アクセス要求のビット１，２が′１ｏ′である
かどうかを検査する。

今、第１の同期用要素検出回路２１２ａは、アクセス要
求スタック回路２５０ａのスタック出力制御回路２１０
ａの示すスタックに保持されたアクセス要求が第１の同
期用要素であることを検出すると、送出制御回路２１６
ａと第１の同期用要素制御回路２１８に対して、第１の
同期用要素が現れたことを示す信号を線３５ａを通して
送る。

送出制御回路２１６ａは、信号を受取るとアクセス要求
スタック回路２５０ａに対してアクセス要求の送出を停
止させる信号を線２４ａを通して送る。

次に第１の同期用要素検出回路２１２ｂは、アクセス要
求スタック回路２５０ｂにおいてスタック出力制御回路
２１０ｂの示すスタックに保持されたアクセス要求が第
１の同期用要素であることを検出すると、送出制御回路
２１６ｂおよび第１の同期用要素制御回路２１８に対し
て第１の同期用要素が現れたことを示す信号を線３５ｂ
を通して送る。

送出制御回路２１６ｂは、信号を受取ると、アクセス要
求スタック回路２５０ｂに対して、アクセス要求の送出
を停止させる信号を線２４ｂを通して送る。

第１の同期用要素制御回路２１８は、線３５ａおよび３
５ｂの両方から、第１の同期用要素が現れたことを示す
信号を受取り、さらに第１のアクセス要求優先制御回路
２２６ａおよび２２６ｅがら、先行するアクセス要求を
すべて線２７　ａ　オヨび２７ｅを通して送出したこと
を示す信号を線２８ａおよび２８ｂを通して受取ると、
第２の同期用要素発行手段２２４ａおよび２２４ｂに対
して第２の同期用要素を発行させる信号を線３６を通し
て送る。

第２の同期用要素発行手段２２４ａおよび２２４ｂは、
信号を受取ると第２の同期用要素を発行し線２７ａおよ
び２７ｅを通して送出する。

そして送出したことを示す信号を線３７ａおよび３７ｅ
を通して第１の同期用要素制御回路２１８へ送る。

第１の同期用要素制御回路２１８は、線３７ａおよび３
７ｅの両方から信号を受取ると送出制御回路２１６ａお
よび２１６ｂに対して、後続するアクセス要求の処理を
再開させることを示す信号を線３８を通して送る。

送出制御回路２１６ａおよび２１６ｂは、スタック出力
制御回路２１０ａおよび２１０ｂに対してアクセス要求
を取出すべきスタック位置を更新させる信号を線２２ａ
および２２ｂを通して送る。

スタック出力制御回路２１０ａおよび２１０ｂは、スタ
ック位置を更新する信号を線２１ａおよび２１ｂを通し
てスタックへ送る。

さらに、送出制御装置２１６ａおよび２１６ｂは、アク
セス要求スタック回路２５０ａおよび２５０ｂに対して
アクセス要求を送出させる信号を線２５ａおよび２５ｂ
を通して送る。

アクセス要求スタック回路２５０ａおよび２５０ｂは、
アクセス要求を送出し通常の処理に戻る。

第３図において、アクセス要求保持手段３００Ａおよび
３００Ｂでは、第１の優先制御回路２００Ａおよび２０
０Ｂから線２７ａおよび２７ｂを通して送出されてきた
第２の同期用要素とアクセス要求をアクセス要求スタッ
ク回路３５０ａおよび３５０ｂで保持する。

今、第２の同期用要素検出回路４１２ａは、アクセス要
求スタック回路３５０ａにおいて、スタック出力制御回
路３１０ａの示すスタックに保持されたアクセス要求が
第２の同期用要素であることを検出すると、送出制御回
路４１６ａと第２の同期用要素制御回路４１８に対して
第２の同期用要素が現れたことを示す信号を線５５ａを
通して送る。

送出制御回路４１６ａは、信号を受取るとアクセス要求
スタック回路３５０ａに対してアクセス要求の送出を停
止させる信号を＠　４４　ａを通して送る。

次に第２の同期用要素検出回路４１２ｂは、アクセス要
求スタック回路３５０ｂにおいてスタック出力制御回路
３１０ｂの示すスタックに保持されたアクセス要求が第
２の同期用要素であることを検品すると、送出制御回路
４１６ｂおよび第２の同期用要素制御回路４１８に対し
て第２の同期用要素が現れたことを示す信号を線５５ｂ
を通して送る。

送出制御回路４１６ｂは、信号を受取るとアクセス要求
スタック回路３５０ｂに対してアクセス要求の送出を停
止させる信号を線４４ｂを通して送る。

第２の同期用要素制御回路４１８は、ｌ１Ａ５５ａおよ
び５５ｂの両方を通して第２の同期用要素が現れたこと
を示す信号を受取り、さらに第２のアクセス要求優先制
御回路４４０から、先行するアクセス要求を、すべて線
４７を通して主記憶装置５００Ａへ送出したことを示す
信号を線４８ａおよび４８ｂを通して受取ると、送出制
御回路４１６ａおよび４１６ｂに対して、後続するアク
セス要求の処理を再開させることを示す信号を線５８を
通して送る。

送出制御回路４１６ａおよび４１６ｂは、スタック出力
制御回路３１０ａおよび３１０ｂに対してアクセス要求
を取出すべきスタック位置を更新させる信号を線４２ａ
および４２ｂを通して送る。

スタック出力制御回路３１０ａおよび３１０ｂは、スタ
ック位置を更新する信号を線４１ａおよび４１ｂを通し
てスタックへ送る。

さらに送出制御回路４１６ａおよび４１６ｂは、アクセ
ス要求スタック回ｉ８３５０　ａおよび３５０ｂに対し
て、アクセス要求を送出させる信号を線４５ａおよび４
５ｂを通して送る。アクセス要求スタック回路３５０ａ
および３５０ｂは、アクセス要求を送出し通常の処理に
戻る。

このように、本実施例によれば、多段階で主記憶アクセ
スの優先制御を行う構成において、たとえば、第１図に
おいてアクセス要求が第１の優先制御回路２００Ａから
アクセス要求保持手段３００Ａを通って第２の優先制御
回路４００Ａへ送出される時、第２の同期用要素を発行
することによって、第１および第２の優先制御回路２０
０Ａおよび４００Ａがそれぞれ独立に動作できるため、
ベクトル・データ間のアクセス順序の高速処理が実現で
きる。

すなわち、第１の優先制御回路２００Ａは、第２の優先
制御回路４００Ａから第２の同期用要素に先行するアク
セス要求が主記憶装置５００Ａへ送出されるのを待たず
に、第２の同期用要素に後続するアクセス要求の処理が
でき、第２の優先制御回路４００Ａも第２の同期用要素
に後続するアクセス要求がアクセス要求保持手段３００
Ａへ送出されているので、すぐに処理を再開できる。

ここで、第６図に第１の同期用要素制御回路２１８の詳
細論理回路を示す。６００Ａは入力に反転機能が付いた
ＡＮＤゲート、６００Ｂ。

６００ＣはＡＮＤゲートである。

第１０図に、第２の同期用要素制御回路４１８の詳細論
理回路を示す。１００ＯＡは入力反転機能付ＡＮＤゲー
ト、１００ＯＢはＡＮＤゲートである。

なお、以上の実施例は、ベクトル・データ処理装置１０
０Ａが、同時に同一のベクトル・データに対するアクセ
ス要求を発行する場合における同期化の処理について説
明したが、ベクトル・データ処理装Ｗ１００Ａが、同時
に異なる２つのベクトル・データに対するアクセス要求
を発行する場合におけるベクトル・データ間の順序性を
保証処理に対しても、本実施例は適用することができる
。

すなわち、第１図において、ベクトル・データ処理装置
１００Ａが、１つのベクトル・データのアクセス要求を
２個ずつ線１８ａおよび１８ｂを通して順次発行し、別
のベクトル・データのアクセス要求を２個ずつ線１８ｃ
および１８ｄを通して順次発行する場合、第１の優先制
御回路２００Ａおよび２００Ｂは、それぞれ独立して各
々のベクトル命令の同期化の処理を上述した方法によっ
て行う。また、第２の優先制御回路４００Ａは線２７ａ
および２７ｂを通して送られてきたアクセス要求の処理
を上述した方法によって行う。

これによって、ベクトル・データ間の順序性を保証する
ためのベクトル命令間の同期化の処理が同様に実現でき
る。

［発明の効果］ 以上のように、本発明によれば、ベクトル・データ処理
装置が同時に発行するアクセス要求数が増大した場合に
も、ベクトル・データのベクトル要素間の順序性を保証
する処理を、高速に実行可能な計算機システムを提供す
ることができる。

また、本発明によれば、ベクトル・データ処理装置が同
時に発行するアクセス要求数が増大した場合にも、ベク
トル・データ間の順序性を保証する処理を高速に実行可
能な計算機システムを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る計算機システムの構成
を示すブロック図、第２図は第１の優先制御回路の構成
例を示すブロック図、第３図は第１図のアクセス要求保
持手段および第２の優先制御回路の構成を示すブロック
図、第４図は命令の構成を示す説明図、第５図は第１の
優先制御回路中の送出制御回路の構成を回路図、第６図
は第１の同期用要素制御回路の構成示す回路図、第７図
は順序性保証アクセス要求制御回路の構成を示す回路図
、第８図および９図は第２の優先制御回路中の送出制御
回路の構成を示す回路図、第１０図は第２の同期用要素
制御回路の構成を示す回路図である。 １００Ａ〜１００Ｂ・・ベクトル・データ処理装置、２
５０ａ〜２５０ｂ　　・アクセス要求スタック回路、２
１８・・・第１の同期用要素制御回路。 ２２０・・・順序性保証アクセス要求制御回路、２２４
ａ、２２４ｅ・・第２の同期用要素発行手段。 ２２６ａ、２２６ｅ・・・第１のアクセス要求優先制御
回路、２２８ａ、２２８ｅ・・順序性保証要素発行手段
、４１８・・第２の同期用要素制御回路、４２０・・・
順序性保証要素制御回路、４４０・・・第２のアクセス
要求優先制御回路、５００Ａ〜５００Ｂ・・・主記憶装
置。 呂願大　株式会社　日　立　製　作　所代理人　弁理士
　　富　１）和子 修　　　　区 腑　　　　や 区　　　　ぐ 区　　　　　　解 １％　や　緘　　　　島 第 図 第 ア 図 ４ａ ５ａ 第 図 １Ｑ

Claims (1)

1. 【特許請求の範囲】 １、複数のバンクより構成される主記憶装置と、ベクト
   ル・データを構成する各ベクトル要素に対する、複数個
   の主記憶アクセス要求を同時に発行する、１以上のベク
   トルデータ処理装置と、ベクトル・データ処理装置が発
   行する主記憶アクセス要求の、各バンクについての優先
   制御を段階的に行う、各段について複数の優先制御回路
   よりなる優先制御部を備え、 ベクトル・データを構成するベクトル要素間の順序性を
   保証して、主記憶アクセスを行う場合に、 優先制御部において、第１段階の優先制御を行う各優先
   制御回路は、分担して受け付けたベクトル・データ処理
   装置よりの主記憶アクセス要求を、ベクトル要素につい
   ての順序性を保証して、それぞれ、次段の、アクセス先
   のバンクに応じた優先制御回路に送出し、第ｎ（ｎ＞１
   ）段の各優先制御回路は、複数の第ｎ−１段の優先制御
   回路よりの主記憶アクセス要求を、各第ｎ−１段の優先
   制御回路についての順序性を保証して送出することを特
   徴とする計算機システム。 ２、複数のバンクより構成される主記憶装置と、ベクト
   ル・データを構成する各ベクトル要素に対する、複数個
   の主記憶アクセス要求を同時に発行する、１以上のベク
   トルデータ処理装置と、ベクトル・データを構成するベ
   クトル要素の順序に従って、主記憶アクセス要求を、そ
   れぞれ２以上のベクトル要素について分担して受け付け
   、受け付けた主記憶アクセス要求間の優先制御を行い、
   そのアクセス先のバンクに対応して設けられた第２優先
   制御回路に送出する、複数の第１優先制御回路と、自身
   が対応するバンクへの、各第１優先制御回路よりの主記
   憶アクセス要求を受け付け、受け付けた主記憶アクセス
   要求間の優先制御を行う複数の第２優先制御回路とを備
   え、 ベクトル・データを構成するベクトル要素間の順序性を
   保証して、主記憶アクセスを行う場合に、 各第１優先制御回路は、同時に受け付けた主記憶アクセ
   ス要求間の順序性を保証して、そのアクセス先のバンク
   に対応した第２優先制御回路に送出し、 第２優先制御回路は、各第１優先制御回路について、受
   け付けた主記憶アクセス要求の順序性を保証することに
   より、対応するバンクについての、主記憶アクセスを、
   ベクトル・データを構成するベクトル要素の順序に従っ
   て行うことを特徴とする計算機システム。 ３、請求項２記載の計算機システムであって、ベクトル
   ・データを構成するベクトル要素間の順序性を保証して
   、主記憶アクセスを行う場合に、 前記ベクトルデータ処理装置は、ベクトル要素の主記憶
   アクセス要求を、順序性保証アクセス要求として発行し
   、 前記各第１優先制御回路は、順序性保証アクセス要求を
   受け付けた場合に、各回毎に、順序性保証要素を全ての
   第２優先制御回路に送出し、その後、同時に受け付けた
   ２以上の順序性保証アクセス要求を、ベクトル要素の順
   序でそのアクセス先のバンクに対応した第２優先制御回
   路に送出することにより、同時に受け付けた主記憶アク
   セス要求間の順序性を保証し、 第２優先制御回路は、各第１優先制御回路よりの順序性
   保証要素を用いて、各第１優先制御回路よりの順序性保
   証アクセス要求間の同期を取り、順次、分担するベクト
   ル要素の順序に従った第１優先制御回路の順序で、各第
   １優先制御回路より受け付けた順序性保証アクセス要求
   に応じた主記憶アクセス要求を送出することにより、各
   第１優先制御回路について、受け付けた主記憶アクセス
   要求の順序性を保証することを特徴とする計算機システ
   ム。 ４、請求項２または３記載の計算機システムであって、 ベクトル・データを構成するベクトル要素間の順序性を
   保証して、主記憶アクセスを行う場合に、 前記ベクトルデータ処理装置は、順序性を保証する、最
   終ベクトルデータのベクトル順序性保証アクセス要求を
   最終順序性保証アクセス要求として発行し、前記第１優
   先制御回路は、該最終アクセス要求の処理後に最終同期
   用要素を全ての第２優先制御回路に送出し、 第２優先制御回路は、各第１優先制御回路について、最
   終同期用要素に先行して受け付けた主記憶アクセス要求
   の順序性を保証することを特徴とする計算機システム。 ５、複数のバンクより構成される主記憶装置と、ベクト
   ル・データを構成する各ベクトル要素に対する、複数個
   の主記憶アクセス要求を同時に発行する、１以上のベク
   トルデータ処理装置と、ベクトル・データを構成するベ
   クトル要素の順序に従って、主記憶アクセス要求を、そ
   れぞれ２以上のベクトル要素について分担して受け付け
   、受け付けた主記憶アクセス要求間の優先制御を行い、
   そのアクセス先のバンクに対応して設けられた第２優先
   制御回路に送出する、複数の第１優先制御回路と、自身
   が対応するバンクへの、各第１優先制御回路よりの主記
   憶アクセス要求を受け付け、受け付けた主記憶アクセス
   要求間の優先制御を行う複数の第２優先制御回路とを備
   え、 ベクトルデータ間の順序性を保証して、主記憶アクセス
   を行う場合に、 前記ベクトルデータ処理装置は、先行するベクトルデー
   タに対する主記憶アクセス要求の発行後、ベクトルデー
   タを構成するベクトル要素に対する各主記憶アクセス要
   求に対応して、それぞれ第１同期用要素を発行し、次に
   、後続するベクトルデータのベクトル要素に対する主記
   憶アクセス要求を発行し、 前記各第１優先制御回路は、受け付けた第１同期用要素
   に先行して受け付けた主記憶アクセス要求の送出後に、
   第２同期用要素を全ての第２優先制御回路に送出し、次
   に、後続するベクトルデータに対する主記憶アクセス要
   求をアクセス先のバンクに対応した第２優先制御回路に
   送出し、 第２優先制御回路は、順次、各第１優先制御回路よりの
   第２同期用要素を用いて同期をとりつつ、同一ベクトル
   データのベクトル要素に対する主記憶アクセス要求を送
   出することを特徴とする計算機システム。 ６、請求項２または３記載の計算機システムであって、 ベクトルデータ間の順序性を保証して、主記憶アクセス
   を行う場合に、 前記ベクトルデータ処理装置は、先行するベクトルデー
   タに対する主記憶アクセス要求の発行後、ベクトルデー
   タを構成するベクトル要素に対する各主記憶アクセス要
   求に対応して、それぞれ第１同期用要素を発行し、次に
   、後続するベクトルデータのベクトル要素に対する主記
   憶アクセス要求を発行し、 前記各第１優先制御回路は、受け付けた第１同期用要素
   に先行して受け付けた主記憶アクセス要求の送出後に、
   第２同期用要素を全ての第２優先制御回路に送出し、次
   に、後続するベクトルデータに対する主記憶アクセス要
   求をアクセス先のバンクに対応した第２優先制御回路に
   送出し、 第２優先制御回路は、順次、各第１優先制御回路よりの
   第２同期用要素を用いて同期をとりつつ、同一ベクトル
   データのベクトル要素に対する主記憶アクセス要求を送
   出することを特徴とする計算機システム。 ７、複数のバンクより構成される主記憶装置と、ベクト
   ル・データを構成する各ベクトル要素に対する、複数個
   の主記憶アクセス要求を同時に発行する、１以上のベク
   トルデータ処理装置とを備えた計算機システムにおいて
   、 ベクトル・データ処理装置が同時に発行する複数の主記
   憶アクセス要求を複数のグループに分割し、 第１ステップにおいて、各グループ内における、主記憶
   アクセス要求の、ベクトル要素についての順序性を保証
   し、 第２ステップにおいて、第１ステップにおけるグループ
   間について、各バンクについての主記憶アクセス要求の
   順序性を保証することにより、主記憶アクセス要求のベ
   クトル要素間の順序性を保証することを特徴とする記憶
   制御方式。