PT91902B

PT91902B - Sistema de comutacao multiplex em divisao de tempo assincrona e processo para a sua operacao

Info

Publication number: PT91902B
Application number: PT91902A
Authority: PT
Inventors: John Spencer Arnold; Andrew James Pickering; Andrew Keith Joy; Michael David Jager; Raymond Edward Oakley
Original assignee: Plessey Overseas; Plessey Telecomm
Priority date: 1988-10-06
Filing date: 1989-10-04
Publication date: 1995-08-09
Also published as: CN1019255B; AU4245889A; DE68928543T2; DE68928543D1; JPH02223253A; US5212686A; EP0363053B1; PT91902A; EP0363053A2; FI894737A0; FI894737A; DK493889D0; ES2111520T3; EP0363053A3; BG50180A3; DK493889A; AU622710B2; CN1044745A

Description

SISTEMA DE COMUTAÇÃO MU1TIP1EX EM DIVISÃO DE TEMPO ASSÍNCRONA E PROCESSO PARA A SUA OPERAÇÃO que apresentam

PLESSEY OVERSEAS LIMITED, britânica, industrial, com sede em Vicarage lane, Ilford, Essex IG1 4AQ, Inglaterra e GEC PLESSEY TELECOMMUNICATIONS LIMITED, inglesa, industrial e comercial, com sede em New Century Park, P.O. Box 53, Coventry, CV3 1HJ, Inglaterra

RESUMO

A invenção refere-se a um sistema de comutação multiplex em divisão de tempo assíncrona, que compreende um conversor série/paralelo montado de forma a receber pacotes de dados de entrada, os quais incluem informações de encaminhamento, sob a forma em série e converte os pacotes de dados, para a forma paralela. É proporcionada uma memória de acesso aleatório, na qual cada pacote de dados entra num local endereçado na memória, e o endereço entra numa respectiva fila de espera do tipo primeiro a entrar-primeiro a sair na cauda. 0 endereço no inicio da fila de espera é fornecido e o pacote de dados é lido na memória de acesso aleatório para um conversor paralelo/série e o pacote de dados é fornecido sob a forma em série para uma saída associada.

A presente invenção refere-se a um sistema de co1

mutação multiplex em divisão de tempo assíncrona e ao processo para a sua operação.

No campo das redes de telecomunicações de faixa ampla surgiu a necessidade de um sistema de comutação que pudesse comutar fluxos de dados digitais determinísticos ou sequenciais de diferentes velocidades de transparência de dados provenientes de muitas origens para muitos destinos diferentes.

Por todo o mundo tem vindo a ser utilizado um processo para alcançar este objectivo o qual consiste em usar um sistema de comutação multiplex em divisão de tempo assíncrona, em que os dados são transmitidos em pacotes. Estes pacotes contêm muitos bytes de dados, como por exemplo 32, juntamente com um cabeçalho compreendendo tipicamente 3 ou 4 bytes contendo um número único de circuito virtual paraessa ligação nessa linha, bem como bytes de controlo, etc.. Surgiu, por conseguinte, a necessidade de uma comutação capaz de comutar os citados pacotes de dados desde qualquer linha de entrada para qualquer linha de saída e atribuir um novo número de circuito virtual.

Já foram propostas várias soluções para este proble. ma, mas todas elas necessitam de grandes quantidades de uma memória de acesso aleatório, ou um hardware suplementar, o que limita a dimensão máxima da comutação que pode ser instalada num circuito integrado. A solução que esteve mais pró xima de solucionar este problema foi um sistema de comutação desenvolvido pelo CNET. Esta comutação não utiliza uma aproximação de encaminhamento própria, necessitando por isso de uma grande memória de acesso aleatório para se efectuar a tradução do número de circuito virtual a ser incorporado em cada sistema de comutação. A presente invenção necessita apenas de uma tradução na entrada da estrutura de comutação, a qual pode utilizar uma fase ou uma pluralidade de fases f/,

de comutação, em que cada uma das fases utiliza nm ou mais sistemas de comutação, como se descreve na invenção, e em que são adicionados um ou mais digitos de encaminhamento à parte anterior do pacote, que em conjunto definem o percurso a ser utilizado através da estrutura de comutação e que são retirados da estrutura de comutação na saída. 0 sistema de comutação CNET utiliza uma conversão paradiagonal das entradas para obter bytes intercalados de dados a serem apresentados à memória de acesso aleatório. Isto exige uma memória de acesso aleatório mais rápida que na presente invenção, em que os vastos registos de deslocamento série/paralelo permitem um maior intervalo de tempo para se dar o intercalamento dos acessos à memória de acesso aleatório utilizando multiplexação em divisão de tempo. A comutação CNET utiliza blocos separados de memória para cada fila de espera de entrada, visto que uma memória repartida para ãs filas de espera possibilita que se faça uma redução de dimensão da memória de acesso aleatório, e a utilização de filas de espera de saída, em vez de filas de espera de entrada, elimina a possibilidade de ocorrer um bloqueio das células. Num sistema de comutação, mais do que uma entrada pode endereçar a mesma saída simultaneamente e, por conseguinte, há a necessidade de uma fila de espera em cada saída uma vez que uma única saída pode apenas transmitir um pacote de dados de cada vez. Num sistema de comutação que possua um número igual de entradas e de saídas (o caso mais usual na prática), se mais do que uma entrada endereçar a mesma saída ao mesmo tempo, aumentando deste modo o comprimento da fila de espera na saída, terão de existir outras saídas, que não são endereçadas nessa altura pelo que as suas filas de espera têm de ser encurtadas. Se todas as filas de espera de saída partilharem entre si uma memória comum no sistema, então a capacidade da memória é utilizada mais eficazmente uma vez que a capacidade da memória pode ser atribuída ao

local em que é mais necessária. 0 resultado é que, com uma memória partilhada, é necessária uma capacidade de memória total mais pequena, para se atingir a mesma probabilidade de perda dos pacotes de dados, devido ao excesso de memória. Poder-se-à mostrar que, com mais de uma saída servida, a capacidade de memória total necessária é, aproximadamente, repartida ao meio para uma mesma probabilidade de perda de pacotes de dados.

Uma segunda vantagem inerente a uma memória partilhada consiste em que, se o sistema for utilizado para concentrar um número de entradas para um número inferior de saídas utilizando-se um sistema padronizado, equipado com um número superior de saídas, um número por exemplo igual ao número de entradas, a memória que deveria ter sido atribuída para saídas não utilizadas, no caso de filas de espera de saídas separadas, torna-se disponível, com memória repartida, para ser usada nas saídas que são utilizadas.

Nesta conformidade, um dos objectivos da presente invenção é o de proporcionar um sistema de comutação multiplex em divisão de tempo assíncrona, o qual proporciona uma memória comum, que é partilhada por todas as filas de espera de saída, que soluciona o problema atrás mencionado e que pode ser implementado mediante a tecnologia de silício, por exemplo tecnologia de circuito integrado, dando uma utilização eficiente à área dos chips.

A posição considerada óptima para as filas de espera está nas aberturas de saída do sistema, embora uma fila de espera de saída possa estar simultaneamente endereçada por todas as aberturas de entrada do sistema, pelo que a largura da faixa de entrada da fila de espera deve ser igual a um número N de vezes superior ao coeficiente da abertura de entrada, em que N é igual ao número de aberturas de entrada. Uma vez que o tempo do ciclo de acesso da memória é relativamente longo, a fila de espera da memória tem de

utilizar um comprimento de palavra muito grande, a fim de dar ciclicamento acesso a todas as aberturas de entrada na altura necessária e isto implica, igualmente, a existência de conversores série/paralelo em cada entrada e a existência de conversores paralelo/série em cada saída. A invenção utiliza palavras de memória, as quais são uma fracção K do comprimento de um pacote em que K” é um número par. A utilização de pares de números ímpares e números pares dos segmentos K permite a oscilação de armazenagem temporária das aberturas de entrada e de saída, em que um segmento é mantido estático no conversor de entrada série/paralelo, enquanto o conversor seguinte está a ser recebido e, similarmente, um segmento que lhe é paralelo está a ser alimentado ao conversor de saída série/paralelo, enquanto o segmento paralelo está a ser transmitido. Os valores típicos de K são 2 ou 4, em que a escolha depende da velocidade^ da memória e da geometria do dispositivo. Besta forma, proporciona-se tempo suficiente para que todas as entradas de dados entrem numa memória de fila de espera comum. A operação interna altamente paralela da instalação é representada na topologia, que permite uma utilização muito eficaz da área de silício num sistema integrado.

Be acordo com a presente invenção proporciona-se um sistema de comutação multiplex em divisão de tempo assín crona, que compreende um conversor série/paralelo, montado de forma a receber pacotes de dados de entrada, os quais compreendem informações de encaminhamento, sob a forma de série, e converter os pacotes de dados para a forma paralela, en. que se proporciona uma memória de acesso aleatório na qual cada pacote de dados entra na memória num local endereçado e o endereço entra numa respectiva fila de espera do tipo primeiro a entrar-primeiro a sair na cauda, e em que o endereço no início da fila de espera é fornecido e o pacote de dados é lido na memória de acesso aleatório para '*Λ

um conversor paralelo/série e o pacote de dados é, fornecido, sob a forma de série, a uma determinada saída.

Lescrever-se-à agora uma forma de realização da presente invenção em conformidade com os desenhos em anexo, nos quais o valor de ”K é 2 e em que, a Figura 1 mostra um diagrama em blocos de uma forma de implementar a invenção;

a Figura 2 mostra um conversor série/paralelo da entrada e um conversor paralelo/série de saída, tal como são utilizados na Figura 1;

a Figura 3 mostra um diagrama do fluxo de dados;

a Figura 4 mostra um mapa da memória;

a Figura 5 mostra um sistema de comutação multiplex em divisão de tempo assíncrona com uma fila de espera partilhada em 16 por 16; e a Figura 6 mostra uma estrutura de comutação típica que utiliza sistemas de comutação de acordo com a presente invenção.

Com referência à Figura 1, aí se ilustra um núcleo central de um sistema de comutação multiplex em divisão de tempo assíncrona, com oito entradas e oito saídas, o qual opera a uma velocidade de dados de, aproximadamente, 160 Mbits/segundo, o que para este caso exemplificativo simplificado possui uma secção dedicada da memória atribuída a cada fila de espera de saída. 0 sistema consiste principalmente num conversor série/paralelo de 152 bits, com 8 entradas (1), numa memória de acesso aleatório de 38 Kbit (2), a qual produz a fila de espera do tipo primeiro-a-entrar primeiro-a-sair de 16 pacotes de dados, associada a cada linha de saída, e um conversor paralelo/série de oito saídas (3). Um processador de filas de espera (4) calcula um endereço de leitura e escrita associado a cada uma das filas de

espera de saída, enquanto uma fila de registo (5) é utilizada para memorizar os indicadores do endereço de leitura e escrita e as bandeiras aberto/fechado da fila de espera.

Um bloco de temporização/sincronização (6) origina o sinal temporizador exigido pela lógica da divisão de tempo assíncrona. 0 sinal PUR representa um sinal restabelecedor, quando o sistema está accionado. 0 conversor série/paralelo (1) é ilustrado a receber bits de entrada de dados, desde To até T151, a uma velocidade de transferência de 160 Mbits/segundo das portas ΙΙθ até ΙΙγ. 0 conversor série/paralelo (l) é controlado por uma unidade sequenciadora de passagem de um (7) e um contador de endereços (11). Similarmente o conversor paralelo/série (3) é também controlado por uma unidade sequenciadora de passagem de um (8) e um contador de endereços (12). Os contadores originam um sinal codificado com um comprimento de 3 bits para fins de temporização. Mostram-se os dados saindo do conversor paralelo/série por meio das linhas de saída de 10_Q a 10γ, a uma velocidade de transferência de dados de 160 Mbits/segundo.

primeiro bit da primeira metade de um pacote de dados é reservado para um bit de sincronização. 0 segundo e o terceiro bits são utilizados para indicarem se a ranhura, que está a ser usada para a entrada de dados, está trans portando um pacote de dados, ou se não está a ser utilizada o código 00 é utilizado para indicar o estado da não utilização e colocará uma bandeira no registo do endereço de entrada (10), o que resultará na tentativa subsequente de escrever para uma fila de espera de saída abortada. Os bits, que estão imediatamente a seguir ao terceiro bit, transportarão dígitos de encaminhamento, sendo arbitrária a parte dos pacotes que é atribuída ao campo de encaminhamento, desde que não se expanda para o interior da segunda metade do pacote. A posição do dígito de encaminhamento utilizado pelo dispositivo está nos bits que precedem imediatamente o tér/2-/4mino dos impulsos fornecidos externamente à Ranhura de Tempo. Á primeira metade do pacote é alimentada a quatro bits do registador de endereçoe de entrada (10), estando estes bits ligados como um registo de deslocamento, a um relógio, o que é possibilitado pela presença do pulso da ranhura de tempo; desta forma, estes quatro bits de registo manterão os quatro últimos bits recebidos antes do término do pulso da ranhura de tempo, durante a recepção da segunda metade do pacote de dados.

processador de fila de espera (4) é controlado por uma unidade sequenciadora de passagem de um (9), a qual por sua vez e controlada pelo bloco de sincronização da temporização (6). 0 conversor série/paralelo (1) extrai igualmente informação sobre o registo de endereços de entrada, a qual é alimentada a um registador de endereços-de entrada (10). 0 registador (10) é controlado por um contador (11), e a informação do endereço é passada para o processador de filas de entrada (4)· A bandeira vazia é utilizada pelo processador de filas de espera para fazer abortar o acesso escrito à memória de acesso aleatório (2).

Para uma divisão de tempo assíncrona com uma dimensão de pacotes de dados com 304 bits, todas as entradas devem ser sincronizadas para ranhuras de 304 bits sobre os apoios e estarem aptas a serem comutadas para qualquer número de linha de saída. Se determinada fila de espera de saída estiver completa, a célula de divisão de tempo assíncrona entrante, encaminhada para esta fila de espera, é desviada. Sob condições em que a fila de espera está vazia, a saída D (diagnóstico) e os bits ocupados/livres (B/F), como se mostra na Figura 2, no interior da célula estão estabelecidos em zero, enquanto todas as outras posições, excepto para o bit 0, contêm dados não definidos. 0 bit 0, designado por S, é um bit de sincronização que transporta um sinal de ranhura de sincronização, a qual actua como uma referência local para efeitos de temporização.

A escolha de 304 bits para a dimensão do pacote de dados é constituída por: 32 bytes de dados um cabeçalho com 3 bytes e um cabeçalho com 3 dados internos em relação à estrutura de comutação, a qual inclui bits S, D e B/F e um endereço de encaminhamento de 15 bits.

Cada célula de entrada da divisão de tempo assíncro na de 304 bits de dados tem de ser memorizada na fila de espera do tipo primeiro-a-entrar primeiro-a-sair, de saídas endereçadas. 0 comutador possui um ciclo de tempo interno de lOOns, que representa o tempo disponível para que uma memória leia e outra memória escreva. 0 conversor série/paralelo de entrada, ilustrado por (1) na Figura 1, está ilustrado mais detalhadamente na Figura 2. Igualmente, o conversor paralelo/série (3) está ilustrado mais pormenorizadamente na Figura 2. 0 conversor série/paralelo, ilustrado na Figura 2, consiste em dois bloqueios (A e B) de 152 bits, situados em cada entrada e uma unidade sequenciadora de passagem de um de 152 bits (15), comum a todas as entradas de dados, e o uso de uma unidade sequenciadora de passagem de um juntamente com bloqueios reduz a dissipação de corrente numa implementação CMOS, pelo menos numa ordem de grandeza sobre uma solução de registo de deslocamento a uma elevada velocidade de entrada de dados.

Durante a primeira metade do período de uma célula de entrada de divisão de tempo assíncrona, os dados são memorizados no registo A, sendo o bit entrante 0 memorizado na posição 0 do bloqueio do bit, e o bit entrante 151 sendo armazenado na posição 151 do bloqueio do bit. A unidade sequenciadora de passagem de um (15) selecciona ciclicamente cada bloqueio, em vez de memorizar dados entrantes, pelo que apenas alguns poucos transístores mudam de estado con-

sumindo desta forma energia em cada ciclo do relógio. Enquanto o registo A está a ser preenchido, os dados no registo 3 estão estáticos e disponíveis para serem escritos na memória de acesso aleatório (RAM) para a saída especificada pelo dígito de encaminhamento identificado. Quando o registo A está completo, os dados entrantes comutam para o registo B, e o registo B é sequencialmente preenchido com a segunda metade entrante dos dados da célula da divisão de tempo assíncrona. Durante este período, o registo A está estático e disponível para ser escrito na memória de acesso aleatório (RAM). Similarmente a operação do conversor paralelo /série (3), na Figura 1 e ilustrado na Figura 2 como registo A' e registo B' é semelhante à descrita em relação aos registos A e B.

Cada entrada tal como, por exemplo, II , é alimentada por meio de um circuito lógico padronizado (13), o qual dlrecciona os dados para a metade apropriada do conversor série/paralelo A, B. Os dados estão encerrados na respectiva posição do bit do conversor série/paralelo A, B por meio de, por exemplo, uma passagem (14) respectiva, a qual por sua vez é controlada pela unidade sequenciadora passagem de um (15).

A saída do respectivo conversor paralelo/série A', B' é alimentada por meio de um circuito multiplexador de 2 para 1 (16) e é alimentada para fora, por meio de uma tranqueta (17) e um inversor (18) para uma armazenagem temporária de dados de saída (19). 0 armazenador temporário de dados de saída 19) faz sair os dados sobre a linha ΙΟθ.

A Figura 3 mostra o fluxo de dados através de todo o sistema de comutação em divisão de tempo assíncrona. Fode-se verificar que existem um mínimo de 304 períodos de atraso do relógio, antes que possa surgir uma célula de dados de entrada na saída do dispositivo, isto é, uma latência

mínima de um período da célula da divisão de tempo assíncro na. Os dados de saída estão alinhados em relação aos dados de entrada, de modo que a saída de um chip do sistema de co mutação em divisão de tempo assíncrona possa alimentar a en trada de um outro chip numa matriz. A margem negativa da ra nhura de tempo de entrada é utilizada para extrair a apropriada informação de encaminhamento com 3 bits, associada a cada uma das cinco ordenações possíveis de uma matriz de comutação. Contudo, poder-se-iam utilizar métodos alternativos para identificar estes bits de encaminhamento, tais como um dispositivo de ligação sólido de um código binário para a posição de ordenamento do sistema de comutação, os quais podem ser descodificados para as posições de bits pre tendidas.

Na metade do período da célula (com 152 bits de comprimento), existem 950ns para escrever as oito linhas entrantes (dados do registo A ou B) na memória de acesso aleatório (RAM) e também para ler os dados respectivos nas oito linhas que saem. A Figura 4 mostra o mapa da memória de 25o palavras por 152 bits. Um endereço ascendente de 256 palavras é representado pela coluna (20). Cada endereço é representado por uma fila de espera (21), que compreende dezasseis posições. Cada uma destas posições representa 2 x 152 bits, representando a secção A e B do conversor série/paralelo A, B, como se mostra pela caixa (22).

As filas de espera do tipo primeiro-a-entrar primeiro-a-sair. são formadas na memória com um indicador de leitura e um indicador de escrita. Considere-se uma fila de espera com dezasseis posições como se mostra pela caixa (21), em que os dados são tirados do início da fila de espera (no endereço do indicador de leitura) e se adicionam os dados à cauda da fila de espera (no endereço do indicador da escrita). Os endereços de leitura e escrita podem tomar um valor compreendido entre 0 e 15 e no caso fluxo

exagerado eles retornam.

Quando os dados estão escritos na fila de espera, eles estão escritos no endereço fornecido pelo indicador do endereço de escrita. 0 indicador do endereço de escrita é incrementado e este endereço é comparado com o endereço de leitura e, se for igual, a fila de espera passa a estar completa. Quando a fila de espera está na sua condição de completa, estabelece-se uma bandeira cheia. Fica abortada qualquer tentativa para escrever para uma fila de espera completa e perde-se o pacote de dados. Uma operação de leitura para a fila de espera restabelece a bandeira cheia inerente à fila de espera. Sob condições normais de trabalho, a carga sobre o sistema é ajustada de maneira que a probabilidade de encontrar uma fila de espera completa seja muito reduzida.

Quando os dados são para ser lidos a partir da fila de espera, eles são retirados do indicador do endereço de leitura. Este indicador de endereço de leitura é incrementado e este endereço é comparado com o endereço de escrita e, no caso de ser igual, a fila de espera encontra-se agora vazia. Quando a fila de espera está na sua condição de vazia, estabelece-se uma bandeira vazia. Uma tentativa para ler uma lista de espera vazia é indicada nas posições D e B/F do bit na célula da divisão de tempo assíncrona que sai. Uma operação de escrever à fila de espera restabelece a bandeira vazia da fila de espera.

A sequência de acções atrás mencionada transforma uma memória de acesso aleatório (RAM) com dezasseis elementos numa fila de espera de dezasseis pacotes de dados, do tipo primeiro-a-entrar primeiro-a-sair. 0 processador de filas de espera, existente no dispositivo do sistema de comutação multiplex em divisão de tempo assíncrona, realiza as acções necessárias para oito filas de espera, cada uma delas possuindo dezasseis elementos. A instalação pode ser operada de uma de duas maneiras. Na primeira maneira, um endereço de 3 bits é aceito pelo processador de filas de espera (4) a partir do registo de endereço de entrada (10) e pode ser endereçada uma das oito saídas possíveis. Na segunda maneira um endereço de 4 bits é aceito pelo processador de filas de espera (4)· Se a entrada está compreendida entre LI_q e lly então os primeiros 2 bits do endereço são utilizados para endereçar as saídas compreendidas entre 10 e 10y Se a entrada está compreendida entre 11^ e ΙΙγ, então os últimos 2 bits do endereço são utilizados para endereçar as saídas compreendidas entre 10^ e ΙΟγ. Neste segundo modo, o dispositivo pode ser utilizado para fornecer dois comutadores separados de 4x4, com dígitos de encaminhamento de 2 bits separados para cada um.

A descrição anterior referiu-se a uma forma de realização da invenção e será facilmente visível aos especialis tas deste campo que se podem conceber formas de realização alternativas. As entradas podem conter, quer informação de tempo, quer informação de dados que serão extraídas sob a forma de bit e ranhura alinhados em chip. Um circuito deste tipo é ilustrado na Figura 5 pela caixa (23)· É igualmente possível reduzir ainda mais a dimensão da memória de acesso aleatório (RAM) mediante a divisão da memória de acesso alea tório (RAM) entre as filas de espera de saída, numa estrutura de listas ligadas entre si, como se mostra na Figura 5. Para se conseguir isto, adiciona-se um indicador suplementar (24) a cada localização da memória de acesso aleatório (RAM), que existe para indicar a localização seguinte, que contem uma célula na mesma fila de espera de saída. Â fira de se evitar dobrar o número de acessos à memória de acesso aleatório (RAM), o que poderá não ser possível devido à limitação de tempo, o indicador suplementar pode estar contido numa memória de acesso aleatório separada.

Nesta implementação, o valor do endereço escrito r indicador de escrita é retirado do cabeçalho da lista ligada dos locais de memória livre e a bandeira CHEIA da lista de espera só aparecerá, se esta lista estiver vazia, isto é não existem locais livres em nenhum lugar da memória. A bandeira CHEIA da fila de espera será restabelecida quando for lido um pacote a partir de qualquer fila de espera de saída.

Quando um pacote é lido a partir de uma fila de espera de saída, o indicador de ligação associado a esse elemento da memória é lido no indicador de leitura, indicando o endereço do pacote seguinte na mesma fila de espera Simultaneamente, o endereço do elemento agora vazio, que se acabou de ler, é adicionado à cauda da lista ligada de locais de memória livre.

Como um erro no valor do indicador causaria grande problemas na instalação, bits suplementares deverão ser adi cionados, a fim de se realizar a conferência e a correcção de erros. Poder-se-à realizar outro tipo de conferência mediante a inclusão de contadores, que contêm o número de pacotes em cada fila de espera, e o número de locais livres, e então a lógica pode assim confirmar que o total de todos estes contadores está correcto, porque de outra forma os dados têm que ser perdidos e terá que se proceder ao reinicio das memórias de acesso aleatório (RAMS). Tal lógica, conjuntamente com os contadores, darão início e finalizarão os indicadores, como se mostra na caixa (25).

A hipótese de haver o dobro do número de entradas, como se mostra na Figura 5, dobrará a largura de faixa de entrada das filas de espera. A utilização de duas memórias de acesso aleatório (RAM), uma para manter a primeira metade do pacote (Campo A) e a outra para manter a segunda metade do pacote (Campo B), pode ser usada para reduzir o tempo de acesso necessário aos dados da memória de acesso

aleatório (RAM)· Enquanto o campo A está a ser escrito para a memória de acesso aleatório A a partir de todas as 16 filas de espera de entrada, o campo B a partir do cabeçalho de todas as 16 filas de espera de saída será lido desde a memória de acesso aleatório B. Similarmente, no período da segunda metade do pacote, os campos B são escritos para a memória de acesso aleatório B, enquanto os campos A são lidos a partir da memória de acesso aleatório A. Alternativamente, e se o tempo de acesso à memória não for uma limitação, a técnica atrás descrita pode ser utilizada para dividir para metade o comprimento dos conversores série/paralelo de entrada e dos conversores paralelo/série de saída; neste caso um pacote seria mantido num elemento da memória compreendendo duas palavras com metade do comprimento era cada uma das duas memórias de acesso aleatório.

A estrutura de comutação ilustrada na Figura 6 refere-se a um dos exemplos e será apreciado o facto de serem possíveis muitas estruturas alternativas utilizando a estrutura de comutação descrita.

A estrutura recebe a multiplexação de 140Mb/segundo sobre um número de circuitos de encaminhamento entrantes (26), cuja função é a de traduzir o rótulo e adicionar dígitos de encaminhamento. A informação é encaminhada através dum núcleo de comutação, que compreende uma pluralidade de sistemas de comutação (27), para um de vários circuitos de encaminhamento de saída (28), os quais atrasam os dígitos de encaminhamento, antes que a informação seja colocada sobre uma linha de saída.

A Figura 6 mostra igualmente uma célula típica dum sistema de comutação multiplex em divisão de tempo assíncrona, compreendendo 32 octetos de informação, e 3 octetos utilizados para o rótulo e para os códigos de controlo cíclicos Estes 3 octetos identificam o circuito virtual.

Os dígitos de encaminhamento sao parte integrante do processamento da ligação da comutação e o bit B/F é utilizado para identificar, se a ranhura está ocupada por uma célula, ou se está livre.

Claims

REIVINDICAÇÕES

15. - Sistema de comutação multiplex em divisão de tempo assíncrona, caracterizado pelo facto de compreender um conversor série/paralelo/montado de forma a receber pacotes de dados de entrada, os quais incluem informações de encaminhamento, sob a forma em série e converter os pacotes de dados para a forma em paralelo, proporcionar-se uma memória de acesso aleatório na qual cada pacote de dados entra num local endereçado da memória e o endereço entrar numa respectiva fila de espera do tipo primeiro a entrar primeiro a sair; haver acesso ao endereço no início da fila de espera e o pacote de dados ser lido na memória de acesso aleatório e alimentado a um conversor paralelo/série e pacote de dados ser fornecido sob a forma em série uma saída pretendida.

25. - Sistema de acordo com a reivindicação 1, caracterizado pelo facto de cada pacote de dados ser dividido em ”K” segmentoe, em que ”K” é um número par e em que segmentos pares e ímpares sucessivos são lidos para uma respectiva metade do conversor série/paralelo.
3-. - Sistema de acordo com a reivindicação 2, caracterizado pelo facto de o conversor série/paralelo ser controlado por uma unidade sequenciadora de passagem de um.
4-. - Sistema de acordo com as reivindicações 2 ou 3, caracterizado pelo facto de cada pacote de dados proveniente da memória de acesso aleatório ser dividido em K segmentos, em que K é um número par e em que segmentos pares e ímpares sucessivos são ligados para uma respectiva metade do conversor paralelo/série.

• —
5-. - Sistema de acordo com a reivindicação 4, caracterizado pelo facto de o conversor paralelo/série ser controlado por uma unidade sequenciadora de passagem de um
6ã. - Sistema de acordo com as reivindicações 4 ou 5, caracterizado pelo facto de a memória de acesso aleatório ser dividida em duas metades cada uma das quais é montada de modo a ter acesso de forma independente e é usada para memorizar os respectivos segmentos pares e ímpares de cada pacote.
7^ê. - Sistema de acordo com as reivindicações 4 ou 5, caracterizado pelo facto de a memória de acesso aleatório ser dividida em K partes, cada uma das quais é montada de modo a ter acesso de forma independente e é utilizada para memorizar os respectivos K segmentos de cada pacote.
8ã. - Sistema de acordo com qualquer reivindicação precedente, caracterizado pelo facto de as filas de espera de saída partilharem dinamicamente da capacidade de uma memória.
9-· - Sistema de acordo com qualquer reivindicação anterior, caracterizado pelo facto de uma pluralidade dos citados sistemas serem ligados de modo a formarem um núcleo de comutação de uma estrutura de comutação, por meio do qual a informação é encaminhada mediante o uso de dígitos de encaminhamento, a estrutura de comutação incluir circuitos de interface de entrada e saída ligados ao núcleo de comutação sendo os citados circuitos de interface de entrada montados de forma a somarem os dígitos de encaminhamento à informação e os circuitos de interface de saída serem montados de modo a retirarem os dígitos de encaminhamento antes de a informação ser colocada numa linha de saída.
10§. - Sistema de acordo com qualquer reivindicação anterior, caracterizado pelo facto de ser incorporado numa chip de silício integrado.
11§. - Processo de operação d? um sistema de multiplex em divisão de tempo assíncrona, caracterizado pelo facto de um conversor série/paralelo receber pacotes de dados de entrada que incluem informação de encaminhamento, sob a forma em série e converter os pacotes de dados na forma paralela, e introduzir cada pacote de dados num local endereçado de uma memória de acesso aleatório, sendo o endereço retirado do início de uma fila de espera do tipo primeiro a entrar-primeiro a sair de endereços de locais, livres na memória; e serem fornecidas uma ou mais filas de espera separadas de endereços cada uma associada com uma saída do sistema, a fim de fazerem uma lista por ordem de chegada^dos locais de endereço dos pacotes de entrada endereçados para a referida saída, e quando um endereço chega ao início da fila de espera, o endereço ser fornecido e o pacote de dados ser lido na memória de acesso aleatório para um conversor de paralelo/serie e o pacote de dados ser fornecido, sob a forma em série, a uma saída pretendida.