JPH0734183B2 - 先入れ先出し式メモリ・バッファ - Google Patents

先入れ先出し式メモリ・バッファ

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JPH0734183B2
JPH0734183B2 JP33790391A JP33790391A JPH0734183B2 JP H0734183 B2 JPH0734183 B2 JP H0734183B2 JP 33790391 A JP33790391 A JP 33790391A JP 33790391 A JP33790391 A JP 33790391A JP H0734183 B2 JPH0734183 B2 JP H0734183B2
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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    • H04L12/54—Store-and-forward switching systems 
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    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
    • H04L2012/5681—Buffer or queue management
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/50—Overload detection or protection within a single switching element
    • H04L49/501—Overload detection
    • H04L49/503—Policing

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ・バッファに関
し、特に、通信ネットワークのノードにおいて多数の入
力および出力伝送リンクを相互接続するためにスイッチ
ング装置の出力待ち行列において使用するためのメモリ
・バッファに関するものである。
【０００２】
【従来の技術】情報の高速スイッチングは、すべての通
信ネットワークにおいて重要なタスクである。ラインま
たは伝送リンクを相互接続して、その間で情報を交換で
きるようにしたネットワーク・ノードは、しばしばネッ
トワークにおける遅延の原因である。多くの通信量をあ
るノードに集中させたり、特に、大部分の通信量が少数
のリンクだけを通過する場合には、遅延が増大したりま
たは情報が失われることさえある。したがって、高速か
つ実際に無閉塞であるスイッチング・ノードまたは交換
局を有することが望ましい。
【０００３】IBM （Technical Disclosure Bulleti
n）、Vol.32、No. 10B、1990年3月、176及び177頁にあ
る"Packet Switching Module"の論文に、スイッチング
速度を増大させる方法が記述されている。このスイッチ
では、宛先ヘッダが、データ・パケットからスイッチに
到達したときに分離される。上記パケットは、パケット
・バッファ・メモリ内の指定アドレスに記憶され、この
バッファ・アドレスは上記スイッチの制御セクションを
通して送られる。スイッチの出力では、パケット・バッ
ファ・メモリからデータ・パケットを検索するために、
バッファ・アドレスが用いられる。このスイッチは、パ
ケットの全内容をスイッチを通して送る従来のスイッチ
よりも多くの利点を有するものの、スイッチ出力に向け
られたデータ・パケットのバッファ・アドレスを一時的
に記憶するための出力待ち行列を形成するために用いら
れる多重ポート先入れ先出し(FIFO)バッファの動作速度
により制限されるという欠点を有する。
【０００４】先行技術では、出力待ち行列バッファの動
作速度を増大させるための幾つかの方法がよく知られて
いる。例えば、FIFOバッファを構成するメモリはインタ
リーブすることができるし、１つのメモリに内部スピー
ドアップ・プロセスを含めることができる。しかし、こ
れらの解決法では、特別のハードウェアが要求され、特
別なカストマイズされた論理設計を必要とすることがあ
る。１つのスイッチにおいて入力および出力点数が増加
するにつれて、該システムを再設計しなければならなく
なり、ポートの数がますます多くなると、同じ基本的な
スイッチ構成におけるバッファの動作速度が遅くなる。
【０００５】著しい性能低下をもたらすことなくスイッ
チの拡大を可能にするパケット・ネットワーク・スイッ
チの一例が、Yeh他の、IEEE Journal on Selected Area
s inCommunications, Vol. SAC-5、No. 8、1987年10
月、1274-1283頁にある"The Knockout Switch: A Simpl
e, Modular Architecture for High-Performance Packe
t Switching"に記述されている。これは、N入力ライン
に到達するパケットをより少ない数のLラインに集中さ
せるために'集信装置'を使用するシステムについて述べ
てある。上記パケットをL出力ラインから取り出して、
上記パケットが送られる出力に接続された第一に利用可
能なFIFOバッファに上記パケットを記憶させるため
に、'ラウンド・ロビン・サーバ'が使用される。あるタ
イムスロットにおいてL個のパケットが集信装置から現
れるという可能な最悪の事態に対応させるために、設計
上、独立したL個のFIFOバッファが使用される。このス
イッチには、L個を越えるパケットが上記スイッチに達
した場合に、L個のライン出力だけしか存在しないの
で、パケットの一部が集信装置で消失するという重大な
短所がある。さらに、別個の集信装置、ラウンド・ロビ
ン・サーバ、およびL個のFIFOバッファ備えなければな
らないので、ハードウェア・オーバヘッドが大きくなる
ことを避けられない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ハー
ドウェア増加を最小限にとどめ、且つ、上記スイッチ内
でパケットが消失する危険を減少させるような、データ
・パケット・スイッチの出力待ち行列において使用する
ためのFIFOバッファを提供することにある。
【０００７】
【課題を解決するための手段】本発明では、各々にすべ
ての入力ポートが接続されるような複数のメモリ・アク
セス制御装置を使用してこの課題を解決している。上記
メモリ・アクセス制御装置は、特定出力向けのすべての
データ・パケットを、入力ポートから受信し、次に、こ
れらのデータ・パケットをFIFOバッファ待ち行列を形成
する隣接メモリ・ロケーションに記憶する。
【０００８】本発明のある特定実施例では、各FIFO待ち
行列は、データ・パケットの全内容を記憶せず、むしろ
上記パケットが保持されるような別のパケット・バッフ
ァ・メモリのアドレスだけを記憶する。
【０００９】
【実施例】図１に、データ・パケット・スイッチを示す
が、これは、各々が別々のルータ10a-nに接続されるn個
の入力ライン5a-nから構成される。すべてのルータ10a-
nは、１つのパケット・バッファ・メモリ30に接続さ
れ、ルータ10a-nの各々はライン7a-nを介して一連のデ
マルチプレクサ50a-nの１つに接続される。メモリ40
は、パケット・バッファ・メモリ30内の占有されていな
いスペースのアドレスを記憶するために用いられる。上
記メモリ40は、ライン42a-nおよび46a-nを介してルータ
10a-nに接続され、ライン42a-nおよび44a-nを介してデ
マルチプレクサ50a-nに接続される。デマルチプレクサ5
0a-nの各々は、ライン60を介して一連の出力待ち行列70
a-nの各々に個々に接続される。該出力待ち行列70a-n
は、ライン72a-nおよび76a-nを介してマルチプレクサ20
a-nに接続され、ライン72a-nおよび74a-nを介してメモ
リ40に接続される。すべてのマルチプレクサ20a-nは、
データ・パケット・バッファ・メモリ30および出力ライ
ン25a-nに接続される。
【００１０】動作時に、様々なパケットは、n個の入力5
a-nの一部またはすべてに達し、次にルータ10a-nに送ら
れる。各パケットはデータおよびヘッダから成り、特に
後者は、上記パケットが出力されるべき出力ライン25a-
nの要求される１つの出力アドレスである。ルータ10a-n
は、入力パケットの内容を、上記パケット・バッファ・
メモリ30の使用可能なバッファ・アドレスに入れる。原
則的に、上記データ・パケットの送られる先の出力ライ
ン25a-nのアドレスはこの時点では冗長的であり、従っ
てかかる情報を上記パケット・バッファ・メモリ30に記
憶しないことにより、上記パケット・バッファ・メモリ
30のスペースを節約することが可能である。しかし、簡
単にするために、この情報は望ましい実施例において除
去されていないし、該データだけでなくヘッダのすべて
が、上記パケット・バッファ・メモリ30に記憶される。
メモリ40は、すべての自由な(すなわち未使用)バッファ
・アドレスの値を記憶し、要求のあり次第、ライン42a-
nおよび46a-nに沿ってそれらをルータ10a-nに供給す
る。上記メモリ40は、いずれかの標準FIFOメモリまたは
出力待ち行列70a-nを形成するのに用いられるものと類
似したメモリにより形成される。実際には、スイッチの
動作速度を上げるために、通常は上記ルータ10a-nの各
々に対し、入力パケットを記憶するためにすぐに用いる
ことのできる１つの使用可能なバッファ・アドレスが割
り当てられている。上記ルータ10a-nの各々は、その１
つの使用可能なバッファ・アドレスをパケットに割り当
てたときに、上記メモリ40から別の使用可能なバッファ
・アドレスを要求するだけである。上記パケットの出力
アドレスを含むかまたは出力アドレスそのものだけを含
む上記パケット・ヘッダは、ルータ10a-nの各々１つか
らデマルチプレクサ50a-nの各々１つにライン7a-n沿い
に送られる。上記パケットが上記パケット・バッファ30
に記憶されているところの上記パケット・バッファ・ア
ドレスは、ライン46a-nおよび44a-nの各々１つに沿って
ルータ10a-nの各々１つから転送されるか、ルータ10a-n
の各々１つに利用可能なパケット・バッファ・アドレス
がない場合には、ライン42a-nおよび44a-nの各々１つに
沿ってメモリ40からデマルチプレクサ50a-nの各々１つ
に転送される。
【００１１】各パケットの制御情報を用いて、上記デマ
ルチプレクサ50a-nは、上記パケットの内容を伝送しな
ければならない各出力25a-nに対応する各出力待ち行列7
0a-nに上記パケット・バッファ・アドレスを転送する。
上記ヘッダが上記パケット・バッファ・メモリ30に記憶
されていない場合には、上記ヘッダも、上記デマルチプ
レクサ50a-nから、上記パケット・バッファ・アドレス
とともに記憶される各出力待ち行列70a-nに送られる。
上記パケット・バッファ・メモリ30から上記スイッチ出
力25a-nに上記パケットの内容を伝送するプロセスは、
必要であれば、ライン72a-nおよび76a-nに沿う各出力待
ち行列70a-nからの上記ヘッダを伴う第一パケット・バ
ッファ・アドレスを取り込み、指定アドレスにおける上
記パケット・バッファ30の内容を読み出し、適切な１つ
の出力ライン25a-nにおいてデータおよびヘッダを含む
上記パケットを伝送するところの上記マルチプレクサ20
a-nにより行われる。上記パケット・バッファ・アドレ
スは、上記データ・パケット・バッファ・メモリ30内で
あることを示す上記メモリ・ロケーションが、そのとき
に別のデータ・パケットを自由に記憶できるときには、
上記出力待ち行列70a-nからメモリ40に戻る。
【００１２】図2aないし図2cは、図１に示す上記出力待
ち行列70a-nのうちの一部分の構造を示す。説明のため
に、図１に示す上記データ・パケット・スイッチでは、
４つの入力ライン5a-nだけがあるものと仮定されてい
る。したがって、各出力待ち行列70a-nにも、各々が４
つの各デマルチプレクサ50a-nからの４つの入力しかな
い。これらの入力は図2a-図2cにおいて130a-dで示して
ある。
【００１３】上記入力130a-dはメモリ・アクセス制御装
置120に送られる。上記メモリ・アクセス制御装置120に
は８点の出力があり、第一組の出力140a-dは第一メモリ
160に接続され、第二組の出力150a-dは第二メモリ170に
接続されている。上記メモリ・アクセス制御装置120に
は、オフセット イン・レジスタ100からの別の入力、お
よびオフセット アウト・レジスタ110への別の出力も含
む。
【００１４】メモリ160および170は、ビット書込み可能
メモリから構成される。しかし、該メモリは、データが
重ね書きされないことを保証するために対応するハード
ウェアを追加するのであれば、他のアドレス指定可能な
メモリから構成することもできる。図2a-2cに、この２
つのメモリを２つの別々のメモリ160、170として示す。
しかし、両方のポートを別々にアドレス指定可能な１つ
のデユアル・ポート・メモリを用いることもできる。
【００１５】出力待ち行列の動作については、まず図2a
を参照しながら説明する。動作のはじめには、上記第一
メモリ160や第二メモリ170にはデータが保持されないこ
とが仮定されている。次に、３つのパケットが上記スイ
ッチの異なる入力ライン5a-nに同時に達することを仮定
する。前の文の"同時に"とは、上記データ・パケットが
まったく同じ時間にすべて到達するのではなく、むしろ
上記メモリ・バッファ動作の１サイクル以内に到達する
ことを意味している。上記パケットの内容は上記パケッ
ト・バッファ30に転送され、該内容が記憶される上記バ
ッファ・アドレスは、上記出力アドレスとともに上記デ
マルチプレクサ50a-nに送られる。上記デマルチプレク
サ50a-nは、上記出力アドレスをデコードして、すべて
の上記パケットを上記出力ライン25a-nの同じラインに
向けなければならないということを上記出力アドレスが
示しているものとすると、上記バッファ・アドレスを同
じ出力待ち行列に送る。したがって、上記バッファ・ア
ドレスは、上記メモリ・アクセス制御装置120の上記入
力130a-dのうちの３点に到達する。単に説明のために、
上記バッファ・アドレスは、図2aのライン130a、130bお
よび130dに到達するものとして示してある。上記メモリ
・アクセス制御装置120では、該バッファ・アドレスは
隣接の出力ラインに置かれる。したがって、該バッファ
・アドレスはライン140a、140bおよび140cに同時に現
れ、そこから上記第一メモリ160の最初の３つの使用可
能なロケーションに同時に読み込むことができる(この
例では、列１の行１、２および３)。オフセット アウト
・ポインタ110の値は、第一列の行がいずれもセットさ
れていないことを示している０から、第一列の最初の３
つの行が使用されていることを示す３に変わる。この値
は次にオフセット イン・ポインタ100に送られる。
【００１６】今度は図2bを参照するが、上記メモリ・バ
ッファの次の動作サイクルでは、別の２つのパケット
が、前の３つのパケットと同じ出力ライン25a-nの１つ
に向けられた上記パケット・スイッチに達する。説明の
ために、該パケットは、上記デマルチプレクサ50a-nか
らライン130bおよび130dに達することが仮定されてい
る。また、その間に、上記メモリ160または170のいずれ
かからバッファ・アドレスが読み出されないことも仮定
されている。上記メモリ・アクセス制御装置120は、オ
フセット イン・ポインタ(すなわち3)の値から、上記メ
モリ160の最初の３つの行が使用されていること、およ
びメモリ160および170の同じ列に未使用行があることが
分かる。したがって、入力130bおよび130dの上記バッフ
ァ・アドレスの値は、上記メモリ・アクセス制御装置12
0により隣接出力ライン、この場合にはライン140dおよ
び150aで同時に出力され、該ラインから、上記メモリ16
0および170の次の使用可能な行に同時に読み込まれる
(すなわち、メモリ160の列１の行４およびメモリ170の
列１の行１)。オフセット アウト・ポインタ110の値
は、５にセットされて、上記メモリ160および170の第一
列の５つの行が使用されており、この値が次にオフセッ
ト イン・ポインタ100に送られることを示す。
【００１７】図2cは、４つのパケットが次に異なる入力
ライン5a-nの上記スイッチにおいて同時に受信され、そ
のすべてを上記出力ライン25a-nの同じラインに送らな
ければならないときに、さらにどのような動作が行われ
るのかを示す。図2bに例証される状況のために、メモリ
160または170のいずれからもバッファ・アドレスが読み
出されないことが再び仮定されている。図2cでは、上記
メモリ・アクセス制御装置120の４つの入力130a-dすべ
てにバッファ・アドレスが示されている。上記メモリ・
アクセス制御装置120ではオフセット イン・ポインタ10
0の値(すなわち5)を用いて、上記メモリ160および170の
第一列に使用可能な行が３つだけ残っていることを確認
する。したがって、該制御装置は、ライン150b、150cお
よび150dにおいて３つの上記バッファ・アドレスを同時
に出力する。４番目のバッファ・アドレスは、ライン14
0aで出力され、メモリ170の最後の３つの行に記憶され
たライン150b、150cおよび150dの出力と同時に、メモリ
160の第二列の第一行に記憶される。同じ動作サイクル
中に同じメモリでのビット位置の２つ以上の列をアドレ
ス指定することはできないので、この動作を行うために
は２つのメモリを用いる必要がある。したがって、同じ
動作サイクル中に、３つのパケットをメモリの第一列に
書き込み、１つのパケットを第二列に書き込む必要があ
るので、２つのメモリが要求される。オフセット アウ
ト・ポインタ110の値は１にセットされて、メモリ160の
第二列の最初の行だけが使用されていることを示す。
【００１８】さらに多くのバッファ・アドレスがメモリ
・アクセス制御装置120に達すると、このプロセスが継
続され、メモリ160および170の連続する列の連続する行
は、両メモリが完全に一杯になるまで、上記バッファ・
アドレスにより用いられる。完全に一杯になったなら
ば、情報が消失しないように、あるエラー・メッセージ
を送って、それ以後の入力130a-dに達するバッファ・ア
ドレスを停止させなければならない。バッファ・アドレ
スは、上記メモリ160および170に書き込まれているとき
には、上記メモリ160および170からも読み出されるの
で、上記状況になることは実際にはありそうもない。
【００１９】図３にこの動作を示す。２つのレジスタが
図３に示してある。書込みポインタ・レジスタ190は、
バッファ・アドレスを書き込むことのできる次のロケー
ションを示し、読出しポインタ・レジスタ180は、バッ
ファ・アドレスを読み出す次のロケーションを示す。陰
影をつけた部分は、読み出されてないバッファ・アドレ
スが記憶されるロケーションを示し、線のつながりは該
バッファ・アドレスを読み出さなければならない順序を
示す。すべてのメモリ・ロケーションが使用されている
ことを、上記書込みポインタ・レジスタ190の値が示す
ときには、この値は第一メモリ160の最初のロケーショ
ンのそれにリセットされ、このロケーションがバッファ
・アドレスをもはや記憶しないならば、上記出力待ち行
列70a-nの要求される１つに記憶すべき次のバッファ・
アドレスが、メモリ160の列１の行１に書き込まれる。
【００２０】データが従来の方法、すなわち同じ列の各
行の１ビットから成るデータ・ワードで、メモリ内に配
列されないことを書き加えておかなければならない。そ
れどころか、図３の各データ・ワードは、同じ行に多数
のビットを含む。言い換えると、従来のように、データ
・ワードはメモリ幅の"方向"に書き込まれないのであ
る。逆に、メモリ奥行き(depth)の"方向"に書き込まれ
る。
【００２１】図４に、図２および図３で言及した素子を
組み込んだ図１の上記出力待ち行列70a-nの１つの完全
な構造を示す。図４では、同じ素子を示すために、前の
図２および図３で用いたものと同じ照合番号に100を加
えた番号を用いている。図示の実施例では、メモリ・ア
クセス制御装置220に、８つの入力ライン230および16の
出力ライン240および250がある。８つの出力ライン240
はメモリ260の入力に接続され、８つの出力ライン250は
メモリ270の入力に接続されている。
【００２２】レジスタ290は、前述の書込みポインタ・
レジスタ190の機能を行う。このレジスタ290のビットは
３つの群に分けられる。ビットの第一群200は、上記メ
モリ260および270の中の行をアドレス指定するために用
いられる前述のオフセット イン・ポインタ100として用
いられ、上記ビットの値が転送されるライン360により
オフセット アウト・ポインタ210に接続される。ビット
の第一群200の値は、ライン362a-dに沿って上記のメモ
リ・アクセス制御装置220の入力に送られる。上記レジ
スタ290のビットの第二および第三群202は、バス350に
直接接続される。ビットの上記第二群は上記メモリ26
0、270の列をアドレス指定するために用いられ、第三群
は、上記メモリ260、270の列の中の特定メモリ・ロケー
ションをアドレス指定するために用いられる。インクレ
メンタ300は、ライン370により上記レジスタ290のビッ
トの第一群200の最上位ビットの値に接続され、上記バ
ス350の一部と上記メモリ260の書込みアドレス・ポート
との間に並列に置かれている。上記インクレメンタは、
上記メモリの上記列をアドレス指定する上記バス350の
該ビット、すなわち上記レジスタ290のビットの第二群
を増分するために用いられ、ライン370の値が１である
ときにはいつでもトリガされる。これは、上記メモリ27
0の列のうちの１つにおけるすべての行がいっぱいで、
次のバッファ・アドレスをメモリ260に書き込まなけれ
ばならないときにはいつでも、上記バッファ・アドレス
が上記メモリ260の次の列に書き込まれることを保証す
る。
【００２３】読出しポインタ・レジスタ280には、同様
に３群に分けられたビットがある。ビットの第一群282
はマルチプレクサ310に接続され、ビットの第二および
第三群284はバス340に接続されている。上記バス340に
接続された書込みポインタ・レジスタ280のビットの第
二よび第三群284は、上記メモリ260、270の列内の１つ
の列およびメモリ・ロケーションをアドレス指定するた
めに用いられ、ビットの第一群282は、上記メモリ260、
270の１つの特定行をアドレス指定するために用いられ
る。上記の読出しポインタ・レジスタ280は、ビットの
第二群284を用いて、バス340に沿ってバッファ・アドレ
スを読み出す上記列番号を、メモリ260および270の読出
しアドレス入力に送る。この列の行に含まれるすべての
バッファ・アドレスは、上記ライン320で上記メモリ260
から出力され、ライン330でメモリ270から出力される。
ライン320および330が接続されている上記マルチプレク
サ310は、読出しポインタ・レジスタ280のビットの第一
群282の値を用い、上記出力380に沿って一度に１つのバ
ッファ・アドレスを、図１に示す上記マルチプレクサ20
a-nの１つに入力する。第一バッファ・アドレス出力
は、メモリ260から読み出される上記の列の行１に含ま
れる出力であり、最後の出力は、メモリ270から読み出
される上記列の行８に含まれる出力である。１つの列に
おけるすべてのバッファ・アドレスを上記マルチプレク
サ310から読み出してしまうと、バス340に沿って上記読
出しポインタ・レジスタ280から信号が送られて、ライ
ン320および330に沿って上記メモリ260および270の次の
列に含まれる上記バッファ・アドレスを出力する。
【００２４】本実施例は、上記メモリ・アクセス制御装
置220への８つの入力ライン230および上記メモリ・アク
セス制御装置220からの対応する16の出力ライン240およ
び250を用いて記述してきた。入力ライン数を増加させ
ることは可能であり、回路に作る必要のある適切な改変
は当業者に明らかである。
【００２５】前述の実施例では、上記バッファ・アドレ
スだけを上記メモリ260および270に記憶させることを仮
定してきたが、上記パケットの全内容を該メモリに記憶
させることは可能である。
【００２６】
【発明の効果】すべての入力データ・パケットの記憶は
１サイクルで完了することができるので、上記データ・
パケットを入力ポートで保持する必要はなく、上記スイ
ッチ内でデータ・パケットが消失することもない。ま
た、本明細書に記述する多重入力FIFOバッファは、内部
スピードアップまたはメモリ・インタリービング手法を
必要としない。その動作速度は、入力および出力ポート
の数とは無関係であるから、必要に応じて拡張すること
ができる。当該バッファは、すべての入力データ・パケ
ットが同じ出力ポートに向けられる場合に、いかなるパ
ケットも上記スイッチ内で消失しないことを保証する
が、各サイクルにおいてすべての入力にデータ要素を送
るように要求することはないし、また各サイクルですべ
ての出力にデータ要素を受け取るように要求することも
ない。上記バッファは、標準のデザイン・ツールを使用
してVLSIにおいて経済的に組み付けることができるし、
通常の部品を用いて構成することができる。
【図面の簡単な説明】
【図１】FIFOバッファを組み込んだ基本的なパケット・
スイッチング・ネットワークを示す図である。
【図2a】出力待ち行列におけるパケット・バッファ・ア
ドレスの記憶状況を示す図である。
【図2b】出力待ち行列におけるパケット・バッファ・ア
ドレスの記憶状況を示す図である。
【図2c】出力待ち行列におけるパケット・バッファ・ア
ドレスの記憶状況を示す図である。
【図３】上記FIFOバッファで使用されるデュアル・メモ
リの配列を示す図である。
【図４】上記パケット・スイッチング・ネットワークで
使用される上記出力待ち行列の全構造を示す図である。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】出力ライン(たとえば240、250)を介してメ
    モリ・アクセス制御手段(たとえば220)に接続されるメ
    モリ(たとえば260、270)を備え、上記メモリ・アクセス
    制御手段(たとえば120、220)が、メモリ入力ライン(た
    とえば230)を通して上記メモリ(たとえば260、270)に記
    憶されるべきデータを受信するようにした、データ・パ
    ケット・スイッチにおいて使用するための並列入力可能
    な先入れ先出し式メモリ・バッファにおいて、上記メモ
    リ・アクセス制御手段(たとえば220)が、上記メモリ入
    力ライン(たとえば230)に同時に到達したデータを隣接
    出力ライン(たとえば240、250)に同時に出力し、該隣接
    出力ラインから、該データを上記メモリ(たとえば260、
    270)の連続したロケーションに同時に書き込むようにし
    たことを特徴とする先入れ先出し式メモリ・バッファ。
  2. 【請求項２】上記メモリ(たとえば260、270)がビット・
    アドレス指定可能であり、且つ、上記データを上記メモ
    リ(たとえば260、270)内の指定ロケーションに直接に書
    き込むことができるようにしたことを特徴とする請求項
    １記載のメモリ・バッファ。
  3. 【請求項３】上記メモリ(たとえば260、270)が、独立に
    アドレス指定することのできる２つの別々のメモリ・ユ
    ニットから構成されることを特徴とする請求項１または
    ２記載のメモリ・バッファ。
  4. 【請求項４】上記メモリ(たとえば260、270)が、それぞ
    れ独立にアドレス指定することのできる２つの書込みポ
    ートを有する１つのメモリから構成されることを特徴と
    する請求項１または２記載のメモリ・バッファ。
  5. 【請求項５】上記データが出力される第一の隣接出力ラ
    イン(たとえば240、250)を表示するためにオフセット
    イン・ポインタ(たとえば200)を生成するレジスタ(たと
    えば290)と、上記データが出力される最後の次にあたる
    隣接出力ライン(たとえば240、250)を表示するためのオ
    フセット アウト・ポインタ(たとえば210)と、すべて
    のデータが上記メモリ(たとえば260、270)に転送された
    後で、上記オフセット アウト・ポインタ(たとえば210)
    の値が上記レジスタ(たとえば290)に転送されるよう
    に、上記オフセット アウト・ポインタ(たとえば210)
    を上記レジスタ(たとえば290)に接続するための手段(た
    とえば360)を備えたことを特徴とする請求項１ないし４
    のいずれか１項に記載のメモリ・バッファ。
  6. 【請求項６】上記レジスタ(たとえば290)が、上記メモ
    リ(たとえば260、270)の入力アドレス・ポートにも接続
    され、上記データ・パケットが記憶されるべきアドレス
    を示すことを特徴とする請求項５記載のメモリ・バッフ
    ァ。
  7. 【請求項７】上記メモリ(たとえば260、270)が行および
    列に編成され、上記出力ライン(たとえば240、250)の各
    々が上記行の１つに接続され、上記列の各々は上記デー
    タを記憶するための充分なビットを含み、上記レジスタ
    (たとえば290)が、上記隣接出力ライン(たとえば240、2
    50)上の上記データが記憶されるべき列のアドレスを示
    すこととを特徴とする請求項６記載のメモリ・バッフ
    ァ。
  8. 【請求項８】上記メモリ(たとえば260、270)に接続され
    たマルチプレクサ(たとえば310)と、上記マルチプレク
    サ(たとえば310)及び上記メモリ(たとえば260、270)の
    読出しアドレス・ポートへ接続された読出しポインタ
    (たとえば280)とを備え、上記マルチプレクサ(たとえば
    310)は上記データが出力ライン(たとえば380)に沿って
    当該マルチプレクサ(たとえば310)から転送される順番
    を選択し、上記読出しポインタ(たとえば280)は上記メ
    モリ(たとえば260、270)から上記マルチプレクサ(たと
    えば310)にデータのどの列が転送されるべきかを示すよ
    うに構成されていることを特徴とする請求項１ないし７
    のいずれか１項記載のメモリ・バッファ。
  9. 【請求項９】上記メモリ(たとえば260、270)が、完全な
    データ・パケットを記憶しないで、完全なデータ・パケ
    ットが記憶されているパケット・バッファ・メモリ(た
    とえば30)内のロケーションのアドレスだけを記憶する
    ことを特徴とする請求項１ないし８のいずれか１項記載
    のメモリ・バッファ。
JP33790391A 1990-12-20 1991-11-28 先入れ先出し式メモリ・バッファ Expired - Lifetime JPH0734183B2 (ja)

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CH90811013.3 1990-12-20

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