JPS6343447A - 交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技」世」 本発明は高性能パケット切換方式においてＮ個の入力点
からＮ個の出力点へ高速時間多重化情報パケットを方向
決めするための交換装置に関する。

支１皮亙立１」 二Å以上のユーザを相互接続する全ての種類の通信回路
網は種々のユーザの間で情報を効率的に方向決めするた
めの何らかの切換形態に依存する。このスイッチでは、
２個以上の入力点に与えられたトラフィックは共通の出
力点に向けられることがある。基本的には、このような
状態をやりくりするには２つだけ方法が存在する。

まず、スイッチは競合を避けるためにパケットの到着を
予定に組む制御装置をおそらく必要としよう。１９７９
年日本国東京の東京大学出版による“デジタル統合通信
システムの入門”（Ａｎ　　Ｉｎｔｒｏｄｕｃｔｉｏｎ
　　Ｔ。

Ｄｉｇｉｔａｌ　　　　Ｉｎｔｅｇｒａｔｅｄ　　　Ｃ
。

ｍｍｕｎｉｃａｔｉｏｎｓ　　　Ｓｙｓｔｅｍｓ）なる
題名のＨ、イノウニ（Ｉ　ｎｏｕｅ）による本の９５ペ
ージ第３．６図に示した古典的な時間−空間一時間スイ
ッチはこの分類に入る。そこでは、スイッチへの各入力
には時間多重化トラフィックの時間シーケンスを再調整
するためのタイム・スロット交換が先行し、データがこ
のスイッチに提供されるとき、Ｎ個の入力点に現われる
そのデータは常に別個の出力点に向けられるようにされ
ている。然しながら、予定時間に組むことは、Ｉ　ＥＥ
Ｅ技報・通信（ＩＥＥ２７、Ｎｏ、１０．１９７９年１
０月、ページ１４４９〜１４５５においてチー、イヌカ
イ（Ｔ、Ｉｎｕｋａｉ）により示されるように、困難な
仕事であり、回路の切換については実行可能であり適当
ではあるが、パケットの切換に適当であるように許容可
能な入力／出力の組合せを決定するには余りに多くの時
間がかかり過ぎる。

第２の方法は競合をやりくりするためのおそらく更に魅
力的な試みであって分散制御と分散的な方向決めを使用
するものである。この場合、各トラフィック・パケット
又はバーストはこのパケット用のスイッチの行先ボート
を持つヘッダを有し、このヘッダはそのスイッチを介し
てパケットを方向決めするために使用される。中央スケ
ジューラにより与えられる共同作用がなければ、スイッ
チは次にその人力間の競合を認識して、共通出力点に向
けられるいくつかの同時到着パケットのせいぜい１つを
除く全てを内部的に記憶又はバッファし、それによって
スイッチ内の統計的な遅延即ち待ち時間を生じさせなけ
ればならない、ｌＧＬＯＢＥＣＯＭ’　８４．（Ｖｏｌ
、１９８４年１１月ショーシア州アトランタ）のデー、
エム、ディアス（Ｄ、Ｍ、Ｄｉａｓ）外による論文で示
されたように、この自己スケジューリング・スイッチは
一般的には多段スイッチを形成するように適切に相互接
続され構成された２進切換素子を使用している。これら
のスイッチは、各入力が各出力に専用の通路を有し、そ
れによりＮ２個の要素を必要とする完全接続構成の場合
のスイッチ数以下の値に、必要とされるスイッチ数が減
少される点を強調する傾向があった。出力点における渋
滞の外に、これらの要素−効率的なスイッチは又２進ス
イッチ点の各々において渋滞することがあり、それによ
って、各素子内においてバッファリングのような付加的
な手段を講することを必要とした。これらの自主的なバ
ッファは素子間では分担することができないので、バッ
ファリングの複雑さは２進切換素子自体のそれよりも一
般的には更に大きい。更に、回路網内で遭遇する遅延は
行先の渋滞化のみにより生じる避けがたい遅延分よりも
大きい。

従来技術に残っている問題は、（ａ）スイッチのＮ個の
入力点に任意に到達すると共に可変長さを存するパケッ
トを交換するために使用でき、（ｂ）　（１）お制御装
置を要求するスイッチで遭遇するスケジュール問題及び
（２）分散制御及び分散的方向決めスイッチが遭遇する
バッファリングの複雑さ及び遅延を避けるスイッチを提
供することである。

１ユ亘１週 従来技術の上記問題は高性能パケット交換方式において
Ｎ個の入力点からＮ個の出力点への高速時間多重化可変
長さ情報パケットを方向決めするための交換装置に関す
る本発明により解決された。本スイッチは分散制御及び
完全に相互接続可能な構成を使用し、単一の交換段を用
いて到着する可変長さパケットをそれらの適切な出力点
へ受動的に方向決めする。

１皿皇盈」 本発明による交換装置は、全ての入出力が同一ビット速
度で動作する、分散制御及び分散的な方向決めを用いる
Ｎ入力・Ｎ出力パケット・スイッチよりなる。可変長さ
パケットは、第１図の例示的なシーケンスで示されるよ
うに、各人力が連続するパケットを有し、このパケット
がこのパケットを送信する個々の遠隔Ｎ個の送信機によ
り決定される行先を持つ仕方で零Ｎ個単位スイッチ１１
のＮ個の入力点１０．〜１ＯＮに到着する。本装置の各
パケットはその中のどこかに第３図の例示的なパケット
のフす一マットで示したようにその行先出力点のアドレ
スを打している。

与えられた出力点に向けられる平均のパケット到着数に
対し制御を行なうことは別にして、入力点へのパケット
の特定の到着時間及びこれに関連する出力点アドレスに
への制御は行なわれない。換言すれば、出力点１２．に
向けられた重複パケットよりなる到着入力１０１゜１０
２及び１ＯＮについて第１図に示したように、同じ又は
重複する時間に異なる入力点に２個以上のパケットが到
達して同じ出力点に向けられるのを防止する順次特定ス
ケジューリングは存在しない。各パケットに含まわるア
ドレッシング情報は到来パケットをそれらの適切な出力
点１２．ないし１２Ｎへ方向決めするためにＮ個単位パ
ケット・スイッチ１１により使用される。従って、パケ
ットの消滅を回避するため、即ち、少なくとも、その可
能性を七分に小さくするために、最小限、パケット・バ
ッファリングがスイッチ１１に提供されて同一の出力点
に向けられるパケットの到着の変動をならさなければな
らない。

Ｎ個単位パケット・スイッチの相互接続構成は２つの基
本的な特徴を有している。即ち、（１）入力点１０１〜
１ＯＮの各々はそれぞれ別個の放送バス１４．〜１４８
と組み合され、そして、（２）各出力点１２１〜１２８
は全ての入力点に到達する全てのパケットにアクセスす
る。第１図に示したように、Ｎ個の入力点１０、の各々
に到達するパケットは別々の人力インタフェース・モジ
ュール１６．により処理されて別個の放送バス１４．に
直接配置され、そして、スイッチ１１の各出力点１２．
〜１２、はそれぞれ別個のバス・インタフェース・ユニ
ット１５．〜１５Ｎを介して完全な組のＮ個のバス１４
及びそれからそれぞれの出力インタフェース・モジュー
ル１７．〜１７Ｎに受動的にインタフェースする。この
簡単な構成により、スイッチ１１内でいくつかの特徴か
与えられる。まず、各入力点が全ての出力点に対し直接
通路を有する場合、１つの出力点に向けられたパケット
が他の出力点に行くパケットに干渉する場合（即ち、遅
延又は阻止）いかなる切換の阻止も生じない。このスイ
ッチにおける唯一の渋滞状態は各出力１２．に対するバ
ス・インタフェース・ユニット１５．において生じ、こ
の場合、パケット（複数）は同一出力点１２五に向けら
れた互いに異なる人力線１０に同時に到達することがで
きる。パケットの到着に関する前置スケジューリングが
なければ、この種の渋滞は不可避であり、その処理の複
雑さは、パケット・スイッチ内における最大のものとな
る。この複雑さは本Ｎ個単位パケット切換装置１１によ
り最小にされる。

入出カモジュール１６＋　と１７．は通常実際の用途で
必要である。これは、本「ノックアウト」スイッチがそ
れらの大部分と両立し得るように提案されている「利用
可能な」多種類の線信ηとパケット・プロトコールのた
めである。

入力インタフェース・モジュール１６．は、各々、例え
ば、今後Ｒ＝　４５　Ｍ　ｂ　／　ｓであるＲＭｂの高
速瓜でデジタル・ストリームを受けるように設計されて
いる。これらの例示的な４５　Ｍ　ｂ　／　ｓ線の各々
は異なる長さの到来パケットを運ぶことができ、そして
、種々の線は異なるプロトコールのパケットを運ぶこと
ができる。人力インタフェース・モジュール１６．の組
型な機能は関連する線から各到達するパケットの始めと
終りを認識することである。例えば、第３図に示したよ
うに、代表的なパケット・フォーマットは始めにフラッ
グ２６を有し、そして、アドレス情報プラスいくつかの
他の制御ビットよりなる制御フィールド２７、それから
、いくつかの情報ビット、いくつかの誤差ル制御ビット
を有し、最後に、終りをフラッグ２８により終らせるこ
とができる。デジタル・シーケンスでフラッグ２６と２
８を独特のものとするために、元のデータに「充填ビッ
ト」を加えることは慣習である。例示的な標準方法とし
て、入力インタフェース・モジュール１６、は枠付はフ
ラッグ２６と２８をまず取り除いてそわから充填ビット
を取り除くものとする。そのようにした後に、枠を取り
外し充填を解いたパケット長はバイトの整数倍と考えら
れる。元のパケットからこれらのバイトの各々の始めま
で、入力インタフェース・モジュール１６１は、例えば
、単一ビット「０」を挿入して例示的な連続９ビツト・
ワードを形成することが好まれる。更に、各人力インタ
フェース・モジュル１６．はこのデータ・シーケンス全
体に先行する２つの例示的な９ビツトの制御ワードを付
加し、そして、第４図に示したようにその端部に例示的
な昨−の９ビツト制御ワードを付加する。この方法にお
いては各バイトに付加された付加ビットのために、各人
力インタフェース・モジュール１６．の出力点における
ビット速度は例示的な４５　Ｍ　ｂ　／　ｓの速度から
例示的なＲｏ　＝　９　Ｒ／　８　Ｍ　ｂ　／　ｓ又は
９（４５）／８＝５０．６Ｍｂ／ｓまで増加される。こ
れは、今後説明するように、自己方向決め及び可変長さ
パケットを支持する特徴を容易にするためになされる。

第４図に示す新しくフォーマット化したパケットで、３
つの一制御ワードは前に付けたＯを持つ例示的な９ビツ
ト・ワードに拡大された元のデータ・バイトに粋付けを
するように示しである。最初の２つの制御ワードは制御
ヘッドと呼ばれて、例えば、２つの先行の１によって独
特の特徴を有する１８ビツトのフィールドにわたる。こ
のフィールドの残りは、なるべくなら、局部アドレスと
呼ばれ１０ビツト・シーケンスとモジュラ・パケット長
さと呼ばれる６ビツト・シーケンスよりなる２つの特別
データを含むべきである。局部アドレスは、パケットが
向けられた「ノックアウト」スイッチ１１の特定出力を
示す。１０ビツトが利用可能な場合、最大のスイッチ・
ディメンションと考えられる１０２４個までの出力が特
定できる。この局部アドレスは単に元のパケットのアド
レス情報を捜し、それから、事実上の回路テーブルでア
ドレス翻訳を行うことにより得られる。−・方、モジュ
ラ・パケット長さは一般的には、従来のパケット・プロ
トコールでは利用できないものである。この情報は木「
ノックアウト」スイッチ１１には絶対に必要とされない
が、その情報は含めるべきである。

モジュラ・パケット長さ情報を含めるためのいくつかの
可能性は存在する。例えば、元のパケット・プロトコー
ルはパケット発生源においてもう１つの制御ワードをも
つように通常変形することができ、又は、あるパケット
長のＶｔ報は中間記憶−前方ノードを通る間に加えるこ
とができる。いずわにしても、パケット長さ情報が人力
インタフェース・モジュール１６．に得られるなら、そ
の情報は第４図に示したように局部アドレスの後に挿入
されるモジュラ・パケット長さと呼ばれる例示的な６ビ
ツトのデジタル・ワードに翻訳される。この翻訳は例示
的な６４個の所定のパケットの大きさのどれに現在のパ
ケットが属しているかを決定することになり、その実際
の構成は非常に簡単になる。例えば、もしも最大のパケ
ット長が５１２バイトであると仮定すると、各パケット
長さは９ビツトのデジタル・ワードとして表わされ、そ
して、モジュラ・パケット長さはこの９ビツト・ワード
の最高の桁の６ビツトとして定義することができる。も
しもパケット長さが入力インタフェース・モジュールに
利用できない場合、その不十分な値がこの方式では最大
の許容可能なパケットの大きさになる。高渋滞期間中、
より小さなパケットはスイッチ１１を通るより高い可能
性を持つが最大の長さパケットはバッファのオーバーフ
ロ一時に最初に落されよう。

新しく到着したパケットに２つの先行９ビツト制御ワー
ドを加えた後、人力インタフェース・モジュール１６．
は「ノックアウト」スイッチ１１に対して（例示的な９
ビツト・ワードの）データを送る準備ができる。然しな
から、人力インタフェース・モジュール１６．はスイッ
チ１１に関連するクロック（図示せず）により制御され
る同期的な仕方でそのようにしなけれがならない。例え
ば、ビット同期はＲ８（例示的な５０．６Ｍｂ／ｓ）の
速度でスイッチ１１に関連するクロックにより提供され
、ワードのフレーミングは例示的なＲ８／９速度で行わ
れる。更に、各パケットごとの先行制御ワードは２７ビ
ツト（又は３つの９ビツト・ワード）ごとに、即ち、Ｒ
，／２７の速度でクロック・パルス・マークとなること
ができるメツセージ・クロックの開始と同期されなけれ
ばならない。特に、各パケットの開始は次のクロック・
パルス・マークの到着後にこのクロック°パルス・マー
クと同期化される。それゆえ、人力インタフェース・モ
ジュール１６．の全てがらの送信は同期的に行われ、一
方、到来パケットは異なる人力インタフェース・モジュ
ールには非同期で到達する。これは、各人力インタフェ
ース・モジュール１６．に弾力性あるバッファが構成さ
れなければならないということを意味する。各パケット
伝送の終りには、人力インタフェース・モジュール１６
．は又ｍ〜の９ビツトの制御ワードを付着するように示
しである。

この制御ワードでは、第１のビットは制御を示すために
「１」に設定され、第２のビットは伝送の終りを示すた
めにｒＱＪに設定され、そして、残りの７ビツト・フィ
ールドは、これがら説明するように、スイッチ１１の内
部で加えられる次パケットのアドレスを有している。

出力インタフェース・モジュール１７．は全く簡単なも
のである。これは、単に、各パケットを枠組する３つの
制御ワードと各データ・バイトに加えられた付加的な制
御ビットの両方を除くだけである。正味の結果は最初に
受信されたパケットから充填ビットとフラッグを除いた
ものどなる。このパケットは次に出力装置又は通信リン
クに要求される特定のプロトコールに従って容易に充填
及びフラッグで示すことができる。そして、出カーｒン
タフェース・モジュール１７．かうの物理的な伝送は外
部クロックに整合することができる。　第１図のスイッ
チ１１の放送バス構造は各バス１４．が関連する人力イ
ンタフェース・モジュール１６、からの唯一の人力１０
．によって駆動されるという所望の特性を有している。

これによりバスでのより高い伝送速度、及び、全ての人
力によりアクセスされる分担の並列バスに比較して欠点
に対してより寛容である設計が配慮される。更に、公知
の分担バス構造のパケット・バッファリング及びバス・
アクセス制御回路は、本スイッチ１１では個々の人力線
からタイム・スロットを同期化するために使用される各
入力点におけるせいぜい融通性あるバッファにより置換
されている。

第２図はＮ個単位パケット・スイッチ１１の各出力点１
２、と関連する例示的なバス・インタフェース・ユニッ
ト１５１のブロック線図である。ここに示したバス・イ
ンタフェース・ユニット１５．は３つの主な要素を有し
ている。

まず、Ｎ個のパケット・フィルタ２０．〜２０、の列が
あり、各パケット・フィルタは放送バス１４．〜１４Ｎ
のそれぞれを伝ばんするパケットを受信する。各パケッ
ト・フィルタ２０、では、その入力点に来る各パケット
の局部アドレスが検査され、そして、その関連する出力
点に関する有効及び無効パケットの区別が宣言される。

そうする場合に、パケット・フィルタ２０．は例示的な
１８ビツトから９ビツトへ全てのパケットの制御ヘッダ
を減少する。もしも、局部アドレスが関連する出力線番
号と一致する場合、パケットは有効であり、そして、そ
の制御ヘッダは２つの先行の１を含み、その空間の残り
は例示的な６ビツトのモジュラ・パケット長さの情報プ
ラス余分ビットにより満たされる。不適当な組合せ又は
無効なパケットの場合、その新しい９ビツト制御ヘツダ
は２つの先行の０を１の代わりに含む。然しなから、パ
ケットの残りは完全には変えられない。無効のパケット
は物理的には阻止されないが、こわらは実際にはそれら
の制御ヘッダに２つの先行Ｏを持つために後段で廃棄さ
れる特徴がある。全てのパケットはそれらの開始をメツ
セージ・開始クロックに同期化されなければならないの
で、アドレスのチエツクは関連する出力線番号を記憶す
るシフト・レジスタ１個だけで都合良くなし得る。

パケット・フィルタ２０１を通る入力点から出力点まで
の最小遅延は、例えば、１２ビツトである。この場合、
９ビツトは元の制御ヘッダの第１のワードに制御ヘッダ
の第２のワードの先行３ビツトを加えたものである。然
しながら、実際には、方式全体における同期クロックの
維持を容易にするために、正確に制御ヘッダの例示的な
１８ビツト又は２つの９ビツト・ワードになるように遅
延をわざと長くすることが有利となろう。いずれにして
も、Ｎ個の出力は短い制御ヘッダを持つパケットを運ん
で各バス・インタフェース・ユニットの第２の要素を形
成する集信機２１に送られる。

集信機２１は別々の入力点で全ての関連するパケット・
フィルタ２０．〜２ＯＮの出力を受けて、入力線のＮ個
からＬ　（Ｌ＜＜Ｎ）個への集中を達成する。ここで、
パケット・フィルタを通って出力点に向けられたＬ個ま
での同時受信のパケットは集信機２１のＬ個の出力点に
現われる。従って、集信機２１は関連する出力点に向け
られた有効なパケットを扱いさえすれば良く、その数は
おそらくＯからＮまで変り得る。黙しながら、集信機２
１は可変長さパケットに責任を持つことができなければ
ならない。

特に、接続が集信機２１内でパケッ°トについて一度認
められると、その接続はパケットの全期間保証されなけ
ればならず、集信機２１におけるその通路又は出力点に
対する競合はそのパケットの伝送の完了まで再度始める
ことはできない。

ハードウェアの複雑さを最小にしたことに対応して、長
さが異なっても全てのパケットはなんらかの狭いタイム
・スロットの始めに開始されなければならないという制
限が加えられ、従って、ｎ「に述べたメツセージの開始
クロックの必要性が生じる。例示的な５０Ｍｂ／ｓ、Ｎ
＝１２８及びＬ＝８における回路速度については、要求
された最小の競合時間は約２３ビツト期間又は約４６０
ｎｓｅｃとなろう。メツセージ開始クロックをＲ６／２
７に設定することによって、即ち、各サイクルが３つの
９ビツト・ワードを有するようにするば、要求された競
合に対して十分以上のものとなるはずである。例示的な
１２８：８の集信機２１のブロック線図は′ｆｊｓ図に
示しである。

第５図に示したように、集信機２１に入るパケットはま
ず競合インタフェース３０１〜３ＯＮを通される。各競
合インタフェースは２つの簡単な仕事を行う。即ち、（
１）有効なバケットの到着を意味する各メツセージ開始
サイクルの開始時に２つの連続する１のパターンを連続
的に捜し、競合回路３１に結果を報告する、そして、（
２）一定の遅延、例えば、Ｄ個のビットを全到来ビット
・ストリームに対して与える。この遅延りは各有効パケ
ットの到着ごとの検出時間、競合回路３１が要求する競
合時間及び再構成の而に例示的な１２８：８データ・ス
イッチ３２により必要とされる制御設定時間の合計を表
わす。競合及び設定時間は採用される特定の設計によっ
て決定される。木装置では、Ｄは、例えば、３２ビツト
になるように選ばれ、そして、競合インタフェースを伝
ばんするビット・ストリームは全く不変である。

競合インタフェース３０．は第６図に示した解り易い仕
方で作ることができる。第６図で、関連するパケット・
フィルタ２０．がらの入力は遅延手段３４で受信され、
この遅延手段３４は一ヒ記のように必要な遅延りを提供
する。これと同時に、入力信号は１ビツトの遅延回路３
５とＡＮＤゲート３６で受信される。この組合せの回路
は有効パケットを示す２つの先行の１を捜してエネーブ
ル信号Ｃ゛を第２のＡＮＤゲート３７に発生する。この
エネーブル信号により先行の活動ビット「１」と７ビツ
トの人力線番号（例示的な１２８のもの）よりなる８ビ
ツトの符号ワードＣは回路３８から競合回路３１に伝送
することができる。この場合、人力線番号は有効パケッ
トを受信したそれ自体の入力点１０、である。従って、
出力Ｐは人力ビット・ストリームの単に遅延されたもの
であり、出力Ｃのおかげで競合回路３１に合図されて、
１２８：８データ・スイッチ３２を介して引続き伝送を
行うために、即時の競合に入る必要のある有効なパケッ
トの到着が求められる。信号Ｃの正確な信号フォーマッ
トは又競合回路３１の特定設計に依存する。パケットが
競合インタフェース３０．に入った後に信号Ｃが有効と
なる検出時間は、例えば、せいぜい２ビツトであるべき
である。これは、パターンだけが本例示的なヘッダ・ビ
ットについて２つの連続する１のパターンのみが整合さ
れなければならないからでる。全ての０個の出力は競合
回路３１に接続され、Ｐ個の出力はデータ・スイッチ３
２に接続されている。競合回路３１は入力のどれが例示
的な１２８：８データ・スイッチ３２を介して８個の出
力点に接続されるべきかを決定することによって複数の
パケットの到着間の競合を解決する責任を有している。

例示的な１２８：８データ・スイッチ３２の本質は、競
合回路３１による命令に基づいて特定の人力を８個の出
力点に接続する空間分割スイッチである。その構成に関
する新しい更新はメツセージ開始クロックにより、即ち
、２７ビツトごとに示される瞬間に許容される。一度有
効なパケットがデータ・スイッチ３２を通る通路を認め
られると、この通路はパケットの全期間にわたり保証さ
れる。データ・スイッチ３２の種々の構成は、例えば、
クロスバ−型ＮＩＬスイッチを用いて、又は、各入力が
任意の出力点へアクセスする別個のクロスバ−型１：Ｌ
スイツチを用いて可能である。とはいえ、この構成の各
々は過度の信号遅延又はやっかいなスイッチをあたえる
可能性がある。第７図に示した設計ではこれらの不利益
な点のいくつかが克服されて、競合回路３１からの制御
信号に応答する８個の１２８：１マルチプレクサ４０．
〜４０しが使用され、この各々により、当技術分野で公
知のように、Ｎ個の人力の内の任意のものが関連する適
切な出力点にアクセスすることが可能となる。

競合回路３１の例示的な設計は第８図に示しである。有
効なパケットの到着が関連する競合インタフェース３０
１で検出されると、そのＣ出力点は、直配のように、「
１」の活動ビットが先行するそれ自体の人力線番号を示
すデジタル・ワードを発生する。これは、１ｔｆｆに提
案した例示的な装置に従って２７ビツトごとに発生する
各メツセージの開始サイクルの開始時に実行される。Ｃ
ワードの活動ビットは、第６図から解るように、有効パ
ケットの新鮮な到着以外の全ての場合に「０」に設定さ
れる。競合インタフェース３０の０個の出力点に発生さ
れるこれらの８ビツト・ワードは競合回路３１に供給さ
れ、ここで、これらのビットは競合のための個々のパケ
ットとみなされる。Ｎ個の競合インタフェース３０．〜
３ＯＮからのこれらの０個のワードはＮ　：　Ｌ　ｒ、
ノックアウト」集信機５０に入り、この集信機５０で１
２８個の可能な競合者の間から８個の勝利者が得られる
。

集信機５０のために使用することができる例示的な「ノ
ックアウト」集信機の構成は本願と同時にニー、アカム
ボラ（Ａ、Ａｃａｍｐｏｒａ）外のために出願された係
属特許出願に記載されている。この装置の第１の部分で
は、関連する競合インタフェース３０からのＮ個の入力
は対をなしていてＮ／２個の切換要素の列に入る。これ
はＮ個のプレーヤによる勝ち抜き試合の第１試合と見る
ことができ、この場合、各試合の勝利者は２Ｘ２切換要
素の所定の側から現われ、そして、敗者は他の側から現
われる。第１試合からのＮ／２個の勝利者は第２試合に
進み彼等はＮ／４個の２Ｘ２の切換要素の列を用いて前
のように対をなして競争する。この第２試合での勝者は
第３試合に進むが、この試合は選手権、即ち、集信機５
０の第１の出力点を出る権利を求めて二者が競争するま
で続く。集イ３機５０の第１部からの敗者は続く部門で
最も近い前の部門における競争が完了する前に競争を始
めることができる。遅延要素は又任意の部門における奇
数のプレーヤを保償するために設けることができる。こ
の仕方で、Ｌ個の出力はＮ個の入力から得ることができ
る。然しながう、Ｌ回数けるパケットは、競争からｒノ
ックアウト」され、そして、その最後の部門で集信機５
０によって廃棄される。全ての場合、パケットはし個よ
り多くのパケットが任意のときに同時に到達する場合に
失われるだけで、これは発生確率が低くなるように設計
することができる。

「ノックアウト」集信機５０からの勝利線番号はまず勝
利レジスタ（ＷＲ）と示した一組のレジスタ５１１〜５
１Ｌに記憶される。勝利レジスタ５１．〜５１１．は、
それぞれ、パケット伝送検出機５４．〜５４□の制御Ｆ
で一組のそれぞれの転送制御スイッチ５３、〜５３Ｌを
介してそれぞれ他の同様の組の制御レジスタ（ｃＲ）５
２．〜５２Ｌに並列に接続されている。

第８図に示したように、制御レジスタ５２．は（ｎに勝
利レジスタ５１、に接続されているが、制御レジスタ５
２゜は制御スイッチ５３２を介して勝利レジスタ５１．
又は５１２に接続するとこができる。制御レジスタ５２
７、はＬ個の勝利レジスタ５１．〜５１．のうちの任意
のものに制御スイッチ５３Ｌを介して接続することがで
きる。制御レジスタ５２．〜５２Ｌは勝利レジスタ５１
からデータを受取り、そして、このデータはデータ・ス
イッチ３２用の適切な接続を設定するために必要とされ
るまさに線番号である。これらのレジスタ間でのデータ
転送は、メツセージ開始クロックに同期する間開又はデ
ータ・スイッチ３２がそこを通る可変長さパケットのた
めに更新され得るときにのみ行うことができる。

説明のために、例示的な１２８：８データ・スイッチ３
２の全ての８個の通路がある瞬間に有効なパケット・デ
ータがやって来て活性化すると仮定する。これは、８個
の制御レジスタ５２全ての活動ビットが１であるという
ことを意味する。その制御レジスタ５２ごとに、その活
動ビットが「ｌ」である限り、この制御レジスタは勝利
レジスタ５１からの如何なる転送をも受は付けない。活
動ビットはパケットの終り伝送検出器５４□〜５４Ｌの
各々によってバケットの終りが検出されたとき「０」に
反転することができるたけであり、パケットの終り伝送
検出器５４はＮ：しデータ・スイッチ３２から受信した
第４図の９ビツトの付加制御ワードにより形成されたこ
の信号に応答する。この場合、関連する特定の制御レジ
スタ５２１は勝利レジスタ５１のいずれから次の接続線
番号を受けるべきかを決定しなければならない。この転
送装置は、制御レジスタ５２１が第１の勝利線番号を得
る権利があり、制御レジスタ５２、はこの制御レジスタ
５２．が同時に転送を乞わない場合にのみ勝利レジスタ
５１、を取ることができ、そうでない場合、レジスタ５
２□は勝利レジスタ５１□から線番号を取るという意図
的な優先技術を示す。この論理では、ｉ＝２〜８の場合
、各制御レジスタ５２１はその先行者を、即ち、制御レ
ジスタ５２．〜５２　、、を捜してそれらのうちのどれ
だけが転送を求めているのかをカウントする。次に制御
レジスタ５２１は次のものから転送を受ける。

データの転送においては、制御レジスタ５２の活動ビッ
トは自動的に勝利レジスタ５１から持ち越される。この
勝利レジスタ５１は有効なパケットが得られなかった場
合には実際に「０」になろう。この制御に要する構成は
解り易く、簡単な論理ゲート、フリップフロップ及び加
算器のみを必要とする。制御設定時間及びレジスタ間デ
ータ転送時間は、せいぜい、例えば、５ビツトであるよ
うに設計されるべきである。種々の遅延要件は、例えば
、　（１）有効なパケットの到達のためのチエツク時間
は２ビツトであり、（２）「ノックアウト」集信機５０
を介する競合時間は２３ビツトであり、そして、（３）
データ・スイッチ３２の設定時間は５ビツトであるよう
にできる。従って、例示的な遅延の合計３０ビツトと競
合インタフェース３０゜の遅延手段３４の３２ビツトの
遅延りは、従って、タイミング要件を満足するための適
正な余裕を与えるはずである。尚、例示的な１２８：８
データ・スイッチ３２を通る転送の下で有効パケットの
終りが検出されるとき、即ち、第４図の最後の９ビツト
の制御ワードの先行ｒｌＯＪがデータ・スイッチ３２を
離れた後に、この過去のワードの次の２ビツトは既にデ
ータ・スイッチ３２の内部を移動しており、そして、こ
の特定の出力のための次の構成が効力を発しなけれなら
なくなる面に５ビツトのみが残る。この理由で、スイッ
チの制御設定時間と、勝利レジスタ５１．〜５１Ｌと制
御レジスタ５２１〜５２．、どの間のデータ転送が上記
のように５ビツト内にあるように設計することは重要で
ある。

次にＬ個の集信機出力は第９図に示した例示的な構成を
有することができる分担バッファ２２に入る。第９図で
は、分担バッファ２２はＬＸＬスイッチ６０、複数り個
のファーストイン・ファーストアウト（Ｆ　Ｉ　ＦＯ）
バッファ６１．〜６１Ｌ、及び、入力制御部６２、ｆｏ
ｇ２Ｌビット幅のＰＩＦＯ６３、及び出力制御部６４よ
りなる制御装置を有するものとして示しである。特に、
分担バッファ２２は集信機２１からＬ個のデータ線を受
けて出力インタフェース・モジュール１７１に対して１
本の出力データ線を提供する。分担バッファの入力線と
出力線の全ては同一のデータ速度、例えば、例示的な５
０　Ｍ　ｂ　／　ｓで動作する。各スイッチ出力が、１
９７５年ニューヨーク州ニューヨーク市のジョン　ウィ
リー　＆　サンズ（Ｊｏｈｎ　　Ｗｉｌｅｙ　　＆　　
５ｏｎｓ）社交性の待ち行列システム、−巻：理論（Ｑ
ｕｅｕｅｉｎＨＳ　　ｓｔｅｍｓ、Ｖｏｌ、１：Ｔｈｅ
ｏｒＬ）なる題名のエル、フレインロック（Ｌ。

Ｋｌｅｉｎｒｏｃｋ）による本に示されたようにＭ／Ｍ
ｌ／に列としてモデル化される場合、バッファは、例え
ば、スイッチ１１に対して８５％の負荷でオーバフロー
の確率を１０−Ｓ以下に保つために約６０パケツトを保
持できる大きさでなければならない。分担バッファ２２
の最も過酷な特性は可変長さパケットが通りぬけるとき
に分担バッファ２２がファーストイン・ファーストアウ
トの規；ν１を保持しなけわばならないということであ
る。第９図の構成はこの任務を達成する。

第９図の構成において、スイッチ６０のＬ個の入力線は
Ｌ個のＦＩＦＯバッファ６１．〜６１　、、の任意の１
つに接続することができる。

新しいパケットがその入力線の１本から到達すると、人
力制御装置６２は、第４図に示した第２の制御ワードで
見られるその新しいパケットのモジュラ・パケット長さ
とシステムのバッファ占有状態に基づいてこのパケット
がどのＬ個のＦＩＦＯに行くべきかを決定しなければな
らない。この接続がなされた後、入力制御装置６２は、
例えば、Ｌ＝８の場合に３ビツトの広さでなければなら
ない別のＰ　Ｉ　ＦＯ６３内にこのパケットのために割
当られたＦＩＦＯ番号を記憶する。この後者のＰＩＦＯ
６３は、連続するパケットがシステム内に入ったときこ
れらのパケットの特定の整理を行うのでパケット・オー
ダＦＩＦＯと呼ぶことができる。データ・バッファ６１
からパケットを外すことは出力；ｉ、Ｊ御装置６４を介
してパケット・オーダＦＩＦＯ６３からの３ビツト・ワ
ードに従ってなされ、これによりファーストイン・ファ
ーストアウトの規制が維持できるようにされる。換言す
れば、出力制御装置６４はパケット・オーダＦＩＦＯ６
３から例示的な３ビツトのワードを取ってきてその出力
を、特定のデータ・バッファ６１、からパケットを読む
ように方向付ける。

次に、第４図の端部制御ワードを介してパケットの端を
検出すると、出力制御装置６４は、バッファ６１．〜６
１し内の次のパケットの場所を正確に示すためにＦＩＦ
Ｏ６３から他の例示的な３ビツトのアドレスを取ってく
る。この技術の主な利点はＦＩＦＯバッファでの構成が
容易なことである。不利な点は、ＦＩＦＯバッファがラ
ンダム・アクセス・メモリ（ＲＡＭ）よりも速度が通常
遅いことである。

尚、種々の試みが分担バッファ２２を構成する場合に使
用することができ、本発明は第９図の装置に限定される
ものではない。例えば、分担バッファ２２に代り得る別
の装置は第１０図に示した装置よりなることができる。

第１θ図は円形バッファの等個物を実現するための並列
ランダム・アクセス・メモリを持つブロック線図である
。同一速度で動作する同じＬ個の人力線は直列／並列（
Ｓ／Ｐ）変換器７０．〜７０Ｌの対応するそれぞれに接
続されている。

図示を容易にするために、９ビツトがＳ／Ｐ変換器の長
さの例として選択され、今後、Ｌｏは９に等しいと考え
ることにする。受信された直列の９ビツトは並列の９ビ
ツトに変換される。

全ての人力線の最初のビットはマルチプレクサ７１、〜
７１Ｌ・を介して集められて入力データ速度で直列式に
第１の接続ＲＡＭに入る。同様に、種々の入力からの他
のビットも対応的にグループ化されて図示の別々のＲＡ
Ｍに書込まれるようにグループ化される。　結果として
、書込みサイクル中のある与えられた瞬間に並列ＲＡＭ
７２．〜７２１．を捜すと、このＲＡＭは同一の人力線
から９ビツトのワードを受ける。

換言すれば、Ｌ個の人力線からの同時の９ビット並列ワ
ードはやがて次から次へとＬ’　　（９）個の並列ＲＡ
Ｍ　（又は等価な９ビット広さの１つのＲＡＭ）を横切
って重ねられる。それらの書込みアドレスはそれらのパ
ケット位置のための割当られた場所に従わなければなら
ないので、連続はしていない。尚、Ｌ個の入力ワードの
記録を完成するには入力データ速度でＬ個の書込みサイ
クルだけ必要となる。Ｌ＝８とＬ′＝９のとき、９個の
並列ＲＡＭの場合に９サイクルの期間内に１サイクルの
空きができ、そわは読み取りのために都合良く使用する
ことができる。連続読み取りサイクルのための読み取り
アドレスは連続しているが、ジャンプが必要とされる可
能性のある各パケットの終りは別である。ＲＡＭ７２．
〜７２．・からの出力は並列−直列（Ｐ／Ｓ）にＰ／Ｓ
変換器７３で変換されて出力インタフェース・モジュー
ル１７．に直列データを提供する。この構成の重要な特
徴は、要求されたＲＡＭ速度が正確に人力データ速度で
あるということである。

制御ヘッダにおいて第４図で示したようにモジュラ・パ
ケット長さ制御ワードを使用することによって、メモリ
の空間は最新状態が可能とするほど実用的に割当てるこ
とができる。実際、到来パケットがその近似長さの宣言
を欠く場合、その記憶割り当て時に最大値をとる以外に
選択はない。高渋滞状態で小さいと宣言されたパケット
は、宣言されない、即ち、最大サイズのものよりもバッ
ファに入る機会が更に大きいということが容易に解る。

大きいパケットと小さいパケット間の大きな不一致が、
例えば、１０バイト対５１２バイトが考慮されるとき、
かなりの数の小さいパケットが通過できるように高渋滞
下において大きなパケットを落すことは意味がある。

尚、上記の実施例は単に本発明の原理を例示するもので
ある。種々の他の変形及び変更は本発明の原理を実施す
る当業者によりなすことができ、そわらば、この発明の
範囲内に入る。

例えば、尚、本「ノックアウト」スイッチ１１の相互接
続構造は放送（回報）及び多重送信（ｍｕ　１　ｔ　ｉ
　ｃａｓ　ｔ）の機能に役立つ。全ての入力１０は全て
の出力点１２へのバス・インタフェース・ユニット１５
で得られるので、到達するパケットは複式出力点に向け
られ、そして、この出力点により受信することができる
。

更に、本スイッチは又モジュール式に拡大することがで
きる。

【図面の簡単な説明】

第１図はＮ個の入力点においてタイム・スロット・シー
ケンスで到着し、そして、適切なＮ個の出力点に向けら
れる代表的な互いに異なる長さのパケットを含むこの発
明によるＮ個人力、Ｎ個出力タイム・スロット・パケッ
ト交換装置のブロック線図、 第２図は第１図の交換装置のＮ個のバス・インタフェー
ス・ユニットの１つのブロック線図、 第３図は第１図の入力インタフェース・モジュールによ
り受信された例示的なパケットのフォーマットを示す図
、 第４図は第１図における入力インタフェース・モジュー
ルの出力点における例示的なパケットのフォーマットを
示す図、 第５図は第２図の集信機の例示的な装置のブロック線図
、 第６図は第５図の集信機の競合インタフェースの例示的
な構成を示す図、 第７図は第５図の例示的な集信機構成のＮ：Ｌデータ・
スイッチの例示的な構成を示す図、 第８図は第５図の例示的な集信機構成の競合回路の例示
的なブロック線図のブロック線図、 第９図は第２図のバス・インタフェース・ユニットの分
担バッファ構成の例示的なブロック線図、そして 第１０図は第２図のバス・インタフェース・ユニットの
分担バッファの例示的な代替装置のプロ・Ｉり線図であ
る。 〈主要部分の符号の説明〉 Ｎ＋Ｎスイッチ・・・１１ パ゛ス・インク フェース　　　・−１５，，１５□・・・１５Ｎ出力イ
ンタフエ ース　　　　　・・・１７．．１７□・・・１７．Ｊ人
力インクフェ ースモジュール・−１６，，１６□−１６ＮＦＩＧ、３ ＦＩＧ、５ 分摺バ・ノフ７２？２へ ヶら

Claims (1)

1. 【特許請求の範囲】 １、複数のＮ個の出力端子（１２）、 各々が、時間分割シーケンスの情報パケッ トを含むＮ個の別々の入力信号を受信するための複数の
   Ｎ個の入力端子（１０）、及び 所定時間の間、前記Ｎ個の入力端子からの Ｎ個の同時の情報パケットを受信するように配置されて
   前記Ｎ個の出力端子の内の予定されたものに前記情報パ
   ケットの各々を方向決めするための切換手段（１１）を
   有する交換装置において、 前記複数のＮ個の入力端子で同時に受信さ れた情報パケットは可変長さパケットであ り、そして、 前記交換手段は特定の出力端子に向けられ た複数の可変長さ情報パケットの同時の受信に応答して
   ファーストイン・ファーストアウト方式で向けられた出
   力端子に伝送される前記情報パケットのＬ個までを記憶
   しながら、Ｌ＜Ｎとした場合数Ｌより大きい任意の同時
   受信の可変長さパケット情報を廃棄することを特徴とす
   る交換装置。 ２、特許請求の範囲第１項に記載の交換装置であって、 前記交換手段は、 複数Ｎ個のバス（１４）であって、各々が 前記Ｎ個の入力端子のそれぞれに接続されてこの各バス
   を通って関連する受信入力信号を伝ばんさせるためのＮ
   個のバス、及び 複数Ｎ個のバス・インタフェース・ユニッ ト（１５）を有し、この各バス・インタフェース・ユニ
   ットが、 本交換装置の前記Ｎ個の出力端子のそれぞ れに接続された出力端子、 前記複数Ｎ個のバスを伝ばんする情報の前 記Ｎ個の同時の可変長さ情報パケットのいずれかが本交
   換装置の関連する出力端子に向けられているかどうかを
   検出すると共に、自体の別々の出力端子に前記情報パケ
   ットを送るための検出送信手段（２０）、 前記検出送信手段からの前記Ｎ個の同時の 出力信号を、自体のＬ個の出力端子のそれぞれに現われ
   るＬ個の同時の出力信号として集めるための集信手段（
   ２１）、（ここでＮ＞Ｌであって、前記Ｌ個の出力信号
   は前記情報パケットのＬの最大値までの関連する出力点
   に向けられた前記同時の可変長さ情報パケットの全てを
   含む）、及び 前記集信手段からの前記Ｌ個の出力信号に 応答して、前記関連する出力端子に向けられた前記可変
   長さ情報パケットの各々を一時的に記憶し、そして、こ
   の記憶された情報パケットをファーストイン・ファース
   トアウト・シーケンスで伝送するためのバッファ手段 （２２）を有することを特徴とする交換装 置。 ３、特許請求の範囲第２項に記載の交換装置であって、 前記バッファ手段は、 前記集信手段から受信されて本交換装置の 関連出力点に向けられた前記可変長さ情報パケットを一
   時的に記憶するための複数Ｌ個のパケット・バッファ（
   ６１）、及び 前記集信手段から前記複数Ｌ個のパケット ・バッファのそれぞれに前記同時受信の可変長さ情報パ
   ケットの各々を向けると共に、ファーストイン・ファー
   ストアウト・シーケンスで本交換装置の前記関連する出
   力端子へ前記複数Ｌ個のパケット・バッファに記憶され
   た前記情報パケットの各々を方向決めするための制御手
   段（６０、６２〜６４）を有することを特徴とする交換
   装置。 ４、特許請求の範囲第２項に記載の交換装置であって、 前記バッファ手段の前記制御手段は、 （ａ）任意の瞬間中に前記集信手段から前記Ｌ個の同時
   の出力信号のそれぞれを受信するためのＬ個の入力端子
   、（ｂ）Ｌ個の出力端子、及び（ｃ）前記Ｌ個の入力端
   子の各々において前記集信手段から受信されて、本交換
   装置の関連する出力端子に向けられた任意の情報パケッ
   トを前記Ｌ個の出力端子のそれぞれに方向決めするため
   の手段（６２〜６４）を備えたスイッチ（６０）、 前記方向決め手段にそのＬ個の入力端子の 各々をそのＬ個の出力端子の該当するもの に、前記可変長さ情報パケットの各々がそこを通る伝送
   期間中、相互接続させて前記関連する複数Ｌ個のパケッ
   ト・バッファに記憶させるための入力制御装置（６２）
   、及び 前記ファーストイン・ファーストアウト・ シーケンスで本交換装置の前記関連する出力端子に前記
   複数Ｌ個のパケット・バッファに記憶された前記可変長
   さ情報パケットを方向決めするための出力制御装置（６
   ３、６４）を有することを特徴とする交換装置。 ５、特許請求の範囲第２項、第３項又は第４項に記載の
   交換装置であって、 前記集信手段は、 前記Ｎ個の入力点のどれが、本交換装置の 関連する出力端子に向けられた有効可変長さ情報パケッ
   トを含むかを任意の瞬間に決定するための決定手段（３
   ０）、及び 値Ｌより上の任意の同時情報パケットを廃 棄しながら前記集信手段の前記Ｌ個の出力端子のそれぞ
   れの自由の端子に前記決定手段からＬ個までの同時受信
   の有効可変長さ情報パケットの各々を方向決めするため
   の方向決め手段を有することを特徴とする交換装置。 ６、特許請求の範囲第５項に記載の交換装置であって、 前記集信手段の前記方向決め手段は、 前記Ｎ個の入力端子の任意の１つ以上が本 交換装置の前記関連する出力端子に向けられた別の情報
   パケットを含むということを検出する前記集信手段の前
   記決定手段に応答し て、任意の同時受信の情報パケットのいずれが前記集信
   手段の前記Ｌ個の出力端子の特定のものに向けられるべ
   きであるということ を示す制御信号を発生するための競合手段 （３１）を有することを特徴とする交換装 置。 ７、特許請求の範囲第６項に記載の交換装置であって、 前記決定手段は、（ａ）本交換装置の前記関連する出力
   端子に向けられた有効な情報パケットの受信を示す制御
   信号と、（ｂ）所定時間だけ遅延された受信パケット信
   号の両方を前記競合手段に対して伝送し、そして、 前記競合手段は、 前記集信手段の前記Ｌ個の出力端子のどれ が可変長さ情報パケットをすでに伝送しているかを決定
   すると共に、前記決定手段からの制御信号に応答して前
   記集信手段の自由出力端子のどれに新しく到着した有効
   情報パケットが向けられるべきかを示す第２の制御信号
   を発生するための競合回路、及び、 Ｎ個の入力端子とＬ個の出力端子を有して いて、前記競合回路からの第２の制御信号に応答して前
   記集信手段の前記Ｌ個の出力端子にＬ個までの同時可変
   長さ情報パケットを方向決めするためのＮ：Ｌ切換手段
   を有することを特徴とする交換装置。 ８、特許請求の範囲第１項又は第２項に記載の交換装置
   であって、更に、 前記複数Ｎ個の入力端子に接続された入力 インタフェース手段、 各可変長さ情報パケットの開始を検出する ための手段、及び 任意の存在可能な可変長さ情報パケットの 受信の全時間に共通で且つこれよりも少ない所定の約数
   時間の開始に対し、各受信された可変長さ情報パケット
   の開始を同期化させるための手段を有することを特徴と
   する交換装置。 ９、特許請求の範囲第８項に記載の交換装置であって、 前記約数時間の期間は、受信される任意の 可能な可変長さ情報パケットの一部を形成する１個以上
   の情報バイトに相当することを特徴とする交換装置。 １０、特許請求の範囲第８項に記載の交換装置であって
   、 前記入力インタフェース手段は、更に、 （ａ）各受信された可変長さ情報パケットが向けられた
   本交換装置の出力端子と各情報パケットの終りの両方を
   決定すると共に、（ｂ）各情報パケットが向けられた前
   記出力端子のアドレスを含むその情報パケットの第１の
   約数時間内における第１の制御ワードと、各情報のパケ
   ット送信終り符号を含むこの情報パケットの終りにある
   第２の制御ワードとの両方を加えるための手段を有する
   ことを特徴とする交換装置。 １１、特許請求の範囲第１０項に記載の交換装置であっ
   て、更に、 前記複数Ｎ個の出力端子に接続された出力 インタフェース手段を有し、この出力インタフェース手
   段は、 前記入力インタフェース手段により加えら れた任意の制御ワードを除去すると共に、前記情報パケ
   ットを受信するはずの外部装置によって要求される所定
   のプロトコールに従つて前記交換手段から各可変長さ情
   報パケットをフォーマットするための手段を有すること
   を特徴とする交換装置。