KR100340727B1 - 탄성버퍼용 포인터 제어 장치 - Google Patents

탄성버퍼용 포인터 제어 장치 Download PDF

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Abstract

본 발명은 동기식 광신호 전송장치의 원활한 데이터 전송을 위하여 탄성버퍼의 데이터 기록 및 읽기 주소신호인 클럭 포인터 레벨 제어에 관한 것이며, 제1 포인터 발생기는; 주소감지부로부터 제1 기록 감지 신호와 읽기 감지 신호를 인가 받아, 상기 두 감지 신호를 차감 하므로써, 차이값에 해당하는 주소차이 신호를 출력하는 제1 차감기와; 제1 차감기로부터 인가되는 주소차이 신호를 해석하여 제1 피제이 신호 또는 제1 엔제이 신호를 출력하는 제1 해석기와; 제1 차감기로부터 인가되는 신호를 해석하여 최대의 값일 경우에 모니터 신호를 출력하는 제3 해석기로 이루어지는 것을 특징으로 하고, 또한, 상기 제2 포인터 발생기는; 주소감지부로부터 제2 기록 감지 신호와 읽기 감지 신호를 인가 받아, 상기 두 감지 신호를 차감 하므로써, 차이값에 해당하는 주소차이 신호를 출력하는 제2 차감기와; 제2 차감기로부터 인가되는 주소차이 신호를 해석하여 제2 피제이 신호 또는 제2 엔제이 신호를 출력하는 제2 해석기와; 제2 차감기로부터 인가되는 주소차이 신호를 해석하여 최대의 값일 경우에 모니터 신호를 출력하는 제4 해석기와; 제4 해석기의 출력신호와 상기 제2 피제이 신호를 인가 받고 오어 연산하여 제3 피제이 신호를 출력하는 오어 게이트로 이루어지는 특징이 있다.

Description

탄성버퍼용 포인터 제어 장치{A DEVICE OF POINTER CONTROLLER FOR ELASTIC BUFFER}
본 발명은 동기식 광신호 전송장치를 구성하는 시스템 사이 또는 해당 기능부 사이의 데이터 전송에 있어서, 원활한 데이터 전송을 위하여 사용되는 버퍼의 데이터 기록 및 읽기 클럭신호의 제어 장치에 관한 것으로, 특히, 탄성 버퍼(Elastic Buffer)의 데이터 입출력을 제어하는 주소신호인 클럭 포인터 레벨 제어에 관한 것이다.
동기식 광데이터 전송장치는 각 시스템 및 각 기능부 사이에서 송수신되는 데이터에 있어서, 데이터의 동기화(Synchronization)가 이루어지어야 하며, 상기와 같은 목적을 위하여 하나의 시스템에는 데이터 송수신의 동기기준이 되는 시스템 클럭(sys_clk: System Clock)을 사용하고 있으며, 각 시스템 및 해당 기능부는 상기 시스템 클럭을 이용하여 자체적인 클럭을 생성하고, 상기 클럭에 의하여 자체적인 신호 처리를 시행 한 후, 다시 시스템 클럭에 동기시켜 다른 시스템 또는 해당 기능부에 전송하게 된다.
그러나, 상기 시스템 클럭이, 시스템과 시스템 사이 또는 해당 기능부와 기능부 사이에서 전송되면서, 각 회로부품의 성능 오차 및 그에 따른 지연(Delay) 등에 의하여, 상기 시스템 클럭 및 관련된 클럭의 주기(Duration) 또는 주파수(Frequence) 또는 위상(Phase)이 약간씩 변하게 된다.
특히, 신호의 전송 속도가 높은 동기식 광신호 전송 장치에서는, 시스템들 사이 또는, 해당 기능부들 사이에 다량의 데이터가 오류(Error) 없이 원활하게 전송되도록 하는 탄성 버퍼(Elastic Buffer)가 사용된다.
상기 탄성 버퍼에 기록되는 데이터는 동시에 입출력될 수 없으며, 동시에 입출력되도록 주소(Address) 제어 신호가 인가되는 경우는, 상기 주소신호의 충돌에 의하여 엉뚱한 데이터가 기록 또는 읽혀지게 되는 데이터 오류(Error)가 발생된다.
본 발명은 상기와 같은 탄성버퍼 주소신호의 충돌에 의하여 발생하는 데이터 오류를 막기 위한 것으로, 탄성버퍼의 데이터 신호 입출력을 제어하는 클럭신호 또는 포인터 레벨의 미세한 변동을 보상하는 포인터 제어 장치에 관한 것이다.
이하, 종래 기술에 의한 광통신 시스템의 탄성버퍼용 포인터 제어 장치를 첨부된 도면을 참조하여 설명한다.
종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 광통신 시스템에서의 탄성버퍼와 포인터 제어장치의 연결 기능블록도 이고, 도2 는 종래 기술의 일 실시예에 의한 포인터 제어부의 세부 기능블록도 이며, 도3 은 포인터 발생기의 세부 기능블록도 이고, 도4 는 탄성버퍼의 데이터 입출력 포인터 레벨도 이며, 도5 는 탄성 버퍼용 포인터 제어부의 타이밍도 이다.
상기의 첨부된 도1을 참조하여 종래 기술에 의한 탄성버퍼 및 포인터 제어 장치를 설명하면, 시스템과 시스템 사이 또는 해당 기능부와 기능부 사이에 필요한 데이터의 원활한 전송을 위한 것으로, 입력 데이터(RX DATA)를 인가 받아 잠시 저장한 후, 제어 신호에 의하여 차례로 출력 데이터(TX DATA)를 출력하는 탄성 버퍼(10)와,
상기 탄성 버퍼(10)에 인가되는 입력 데이터(RX DATA)를 제공하는 시스템 또는, 해당 기능부로부터 인가되는 기록 주소(wadd: Write Address) 포인터 신호 및 상기 탄성 버퍼(10)로부터 출력 데이터(TX DATA)를 입력받는 시스템 또는 해당 기능부로부터 인가되는 읽기 주소(radd: Read Address) 포인터 신호를 인가받고, 또한 해당 제어 신호에 의하여, 상기 기록주소(wadd) 및 읽기주소(radd) 포인터의 클럭(Clock) 또는 위상(Phase)을 조정한 후, 상기 탄성 버퍼(10)에 인가하는 버퍼 제어부(20)와,
상기 버퍼 제어부(20)에 인가되는 기록주소 및 읽기주소 포인터 신호와 시스템 클럭(sys_clk) 신호 그리고, 비교지시(Comp en: Comparator Enable) 신호를 인가받아, 상기 기록주소 및 읽기주소 신호의 입출력 포인트 레벨을 감시하고, 상기 포인트 레벨의 차이가 너무 작을 경우는 상기 레벨의 차이를 크게하는 Pj(Positive Justification) 신호를, 상기 포인트 레벨의 차이가 너무 많은 경우는 상기 포인트 레벨의 차이를 작게하는 Nj(Negative Justification) 신호를 발생하는 포인터 제어부(30)로 구성된다.
상기의 포인터 제어부(30)의 세부 기능 블록은 첨부된 도2에 도시된 것과 같이, 비교 지시(Comp en) 신호와 기록주소(wadd) 포인터 신호 및 읽기주소(radd) 포인터 신호 그리고, 시스템 클럭(sys_clk) 신호를 인가 받음으로써, 탄성버퍼(10)에 데이터를 기록하는 제어신호인, 상기 기록주소(wadd) 신호를 상기 비교 지시(Comp en) 신호에 의하여 시스템 클럭(sys_clk)의 상승지점(Rising Edge)에서 감지하고 검출된 제1 기록 감지신호인 wadd_sysclk 신호를 출력하며, 상기 시스템 클럭(sys_clk)의 하강지점(Falling Edge)에서 감지하여 검출된 제2 기록 감지신호인 wadd_sysclkb 신호를 출력하고 또한, 상기 탄성버퍼(10)에 기록된 데이터를 읽어 들이는 신호로써, 상기 시스템 클럭(sys_clk)과 비교지시(Comp en) 신호에 동기 되어 출력되는 읽기 주소(radd) 신호를, 상기와 동일하게 시스템 클럭(sys_clk)의 상승지점(Rising Edge) 및 하강지점(Falling Edge)에서, 각각 한번씩 감지하지만 동일한 상태이므로 한번의 읽기 감지신호인 radd_sysclk 신호를 출력하는 주소감지부(32)와,
상기 주소감지부(32)로부터 인가되는 신호로서, 시스템 클럭의 상승지점(Rising Edge)에 의하여 검출되는 제1 기록 감지신호 wadd_sysclk와 읽기 감지신호 radd_sysclk를 인가 받아, 상기 두 감지신호를 차감(Subtract)한 후, 분석(Decode)하므로써, 상기 두 감지 신호의 레벨 차이가 작은 경우는 상기 레벨의 차이가 더 나도록 Pj(Positive Justification) 1 신호를, 레벨이 차이가 많은 경우는 상기 레벨의 차이가 줄어들도록 Nj(Negative Justification) 1 신호를 발생하는 제1 포인터 발생기(34)와,
상기 주소감지부(32)로부터 인가되는 신호로서, 시스템 클럭의 하강지점(Falling Edge)에 의하여 검출되는 제2 기록 감지신호 wadd_sysclkb와 읽기 감지신호 radd_sysclk를 인가 받아, 상기 두 감지신호를 차감(Subtract)한 후, 분석(Decode)하므로써, 상기 두 감지신호의 레벨 차이가 없는 경우는 상기 레벨의 차이가 더 나도록 Pj(Positive Justification) 2 신호를, 레벨이 차이가 많은 경우는 상기 레벨의 차이가 줄어들도록 Nj(Negative Justification) 2 신호를 발생하는 제2 포인터 발생기(37)와,
상기 제1 포인터 발생기(34)와 제2 포인터 발생기(37)의 출력 신호 Pj1, Pj2 및 Nj1, Nj2를 인가 받아, 상기 Pj1과 Pj2가 동일할 경우에만 Pj 신호를 출력하고 또한, 상기 Nj1과 Nj2가 동일한 경우에만 Nj 신호를 출력하는 포인터 비교부(39)로 구성된다.
상기 제1 포인터(34)와 제2 포인터(37)는 동일한 구조로서, 상기 첨부된 도3에 도시된 것과 같이, 제1 기록 감지신호 wadd_sysclk 또는 제2 기록 감지신호 wadd_sysclkb와 읽기 감지신호 radd_sysclk를 인가 받음으로써, 상기 두 감지신호를 차감(Subtract)하여, 상기 두 신호의 주소차이(Diff add: Differential address) 신호를 출력하는 차감기(Subtracter)(35)와,
상기 차감기(35)로부터 주소차이(Diff add) 신호를 인가 받음으로써, 해석(Decode)하여 상기의 Pj1/Pj2 또는 Nj1/Nj2 신호를 출력하는 해석기(Decoder)(36)로 구성된다.
상기 첨부된 도4 는 상기 탄성버퍼(Elastic Buffer)(10)가 안정적으로 동작하는 레벨의 영역을 도시한, 데이터 입출력 포인터 레벨도로서, 상기 읽기주소(radd)와 기록주소(wadd)의 레벨차이가 크지 않은 P(Positive) 영역과,
상기 읽기주소(radd)와 기록주소(wadd)의 레벨차이가 큰 N(Negative) 영역과,
상기 읽기주소(radd)와 기록주소(wadd)의 레벨차이가 적당한 S(Safety) 영역으로 구성된다.
상기 첨부된 도5 는 상기 포인터 제어부(30)의 주소 감지부(32)에 인가 및 출력되는 신호의 타이밍(Timing) 도(Diagram)로써, 비교 지시(Comp en) 신호 및 기록 주소(wadd) 신호와 읽기 주소(radd) 신호 그리고, 시스템 클럭(sys_clk) 신호를인가 받고 출력되는 wadd_sysclk, wadd_sysclkb 그리고 radd_sysclk 의 타이밍도 이다.
이하, 상기와 같은 구성의, 종래 기술에 의한 탄성버퍼용 포인터 제어 장치를 첨부된 도1 내지 도5를 참조하여 상세히 설명한다.
데이터 신호의 전송 속도가 비교적 빠른 광통신 시스템의, 시스템과 시스템 사이에 전송되는 신호 또는, 해당 기능부와 기능부 사이에 전송되는 신호를, 오류 없이 정확하게 전송하기 위하여 사용되는 탄성 버퍼(Elastic Buffer)(10)에 입력 데이터(RX DATA)가 수신된다. 이와 동시에, 상기 입력 데이터(RX DATA)를 상기 탄성 버퍼(10)에 기록하기 위한, 기록주소(wadd) 포인터 신호가 버퍼 제어부(20) 및 포인터 제어부(30)에 입력되고 또한, 시스템 클럭(sys_clk)이 상기 포인터 제어부(30)에 입력된다.
따라서, 상기 버퍼 제어부(20)는 입력 받은 기록주소(wadd) 포인터 신호를 상기 탄성 버퍼(10)에 인가하여, 입력 데이터(RX DATA)가 상기 지정된 기록주소(wadd)에 기록되게 한다.
또한, 상기 탄성버퍼(10)에 기록된 데이터를 인출하기 위한 해당 시스템 또는 해당 기능부는 읽기 주소(radd) 포인터 신호를 상기 버퍼 제어부(20) 및 포인터 제어부(30)에 인가한다.
상기 읽기주소(radd) 포인터 신호를 인가 받은 버퍼 제어부(20)는 상기 탄성 버퍼(10)에, 상기 읽기주소(radd) 포인터 신호를 인가하므로써 상기 읽기주소(radd)에 기록된 데이터를 읽고 출력(TX DATA)한다.
이때, 상기 포인터 제어부(30)는 도면에 도시되지 않은 중앙제어부로부터 읽기 주소(radd) 포인터 신호 및 기록 주소(wadd) 포인터 신호를 비교하라는, 비교지시(Comp en) 신호를 주기적으로 인가 받는다.
상기 포인터 제어부(30)는 시스템 클럭(sys_clk) 신호와 읽기 주소(radd) 포인터 신호를 동기(Synchronize) 시키고, 상기 비교 지시(Comp en) 신호에 의하여 상기 기록 주소(wadd) 포인터 신호의 레벨이 상기 읽기 주소(radd) 신호와 얼마나 차이 나는지 비교 판단하게 된다.
상기와 같은 각 신호의 타이밍(Timing)을 도5를 참조하여 설명하면, 상기 주소감지부(32)에 인가된 시스템 클럭(sys_clk) 신호와 읽기 주소(radd) 포인터 신호는 서로 동기(Synchronize) 되어 있으며, 도면에 도시되지 않은 중앙제어장치로부터 인가된, 비교 지시(Comp en) 신호에 의하여 기록 주소(Wadd) 신호 및 읽기 주소(radd) 신호의 포인터 값을 검출하게 된다.
즉, 상기 비교 지시(Comp en) 신호의 주기(Duration) 동안에, 상기 시스템 클럭(sys_clk)의 상승지점(Rising Edge)과 하강지점(Falling Edge)에서의, 상기 읽기 주소(radd) 포인터 신호와 기록 주소(wadd) 포인터 신호의 레벨 값을 감지하여 검출하게 된다.
상기 탄성 버퍼(10)는 광통신 시스템의 용량을 감안하여, 상기 광통신 시스템의 설계자가, 그 크기를 결정할 수 있는 것으로서, 본 발명의 설명에서는 일 실시예로서 16개의 레벨을 가지고 있다고 하면, 상기 기록 주소(wadd) 포인터 신호와 읽기 주소(radd) 포인터 신호는 각각 하나의 프레임(Frame)이 0부터 15 까지의 16개 레벨을 갖게 된다.
따라서, 상기 도5의 비교 지시(Comp en) 신호의 주기(Duration) 동안에, 상기 시스템 클럭(sys_clk)의 상승지점(Rising Edge)에서의, 기록 주소(wadd) 포인터 신호의 값을 감지하여 제1 기록 감지 신호(wadd_sysclk)의 포인터 값 '8'을 검출하고, 또한, 하강지점(Falling Edge)에서의, 기록 주소(wadd) 포인터 신호 값을 감지하여 제2 기록 감지 신호(wadd_sysclkb)의 포인터 값'8'을 검출하며, 상기 읽기 감지 신호(radd_sysclk)는 시스템 클럭(sys_clk)에 동기 시켰으므로, 시스템 클럭(sys_clk)의 상승지점(Rising Edge) 및 하강지점(Falling)에서, 그 포인터 값이 일정하게 '2'로서, 하나만 출력된다.
따라서, 상기 제1 기록 감지(wadd_sysclk) 신호 및 읽기 감지(radd_sysclk) 신호의 포인터 값은 상기 제1 포인터 발생기(34)에 인가되고, 상기 제1 포인터(34)의 차감기(35)는, 상기와 같이 인가된 제1 기록 감지(wadd_sysclk) 신호의 포인터 값 '8'로부터 읽기 감지(radd_sysclk) 신호의 포인터 값 '2'를 차감(Subtract)한 '6'의 주소 차이(Diff add) 신호를 상기 해석기(36)에 인가하고, 상기 신호 해석기(36)는 인가된 주소 차이(Diff add) 신호를 해석한다,
상기 해석기(36)는 인가된 주소 차이(Diff add) 신호가 상기 도4 의 어느 영역에 있는지 판단하여 그에 해당하는 포인터 레벨 조정 신호를 출력한다.
상기의 일 실시예에서는 상기 주소차이(Diff add) 신호가 '6'이고, 상기 도4의 안정된 영역인 S 영역에 있으므로, 상기 탄성 버퍼(10)로부터 입출력되는 데이터를 안정하게 기록 할 수 있으나, 상기 해석기(36)는 최적의 포인터 레벨인 중간 값, 일 실시예로서, '7' 또는 '8'의 값을 갖도록 Pj 또는 Nj 신호를 미세하게 변동시키면서 출력되도록 활성(Active) 상태로 만든다.
그러나, 상기 주소 차이(Diff add) 신호가 P 영역의 값인 0 내지 5의 값으로 인가되었다면, 그에 상응하는 활성(Active) 상태의 Pj1 신호를 출력하고, 상기 주소 차이(Diff add) 신호가 N 영역의 값인 11 내지 15의 값으로 인가되었다면, 그에 상응하는 활성(Active) 상태의 Nj1 신호를 출력하여 포인터의 레벨이 빠르게 S 영역으로 진입하도록 한다.
이하, 제2 포인터 발생기(37)에 인가되는 신호는, 시스템 클럭(sys_clk)의 하강지점(Falling Edge)에서 검출된 제2 기록 감지 신호(wadd_sysclkb)의 포인터 값인 '8'이 인가되는 것 이외에는, 상기 제1 포인터 발생기(34)와 동일한 구성에 의한 동일한 작용이므로 생략한다.
상기 제1 및 제2 포인터 발생기(34,37)로부터 해당 신호(Pj1/Pj2, Nj1/Nj2)를 인가 받은 상기 포인터 비교부(39)는, Pj 신호를 인가 받았을 경우는, Pj1 과 Pj2의 신호가 동일하게 활성(Active) 상태 인지 판단하여, 동일한 활성(Active) 상태의 경우에만 해당 Pj 활성(Active) 신호를 출력하고, Nj 신호를 인가 받았을 경우는, Nj1 과 Nj2의 신호가 동일하게 활성(Active) 상태의 경우에만 해당 Nj 활성(Active) 신호를 출력한다.
즉, 상기 제1 및 제2 포인터 발생기(34,37)로부터 인가된 신호의 값이 동일하게 활성(Active) 상태인 경우에만 해당 Pj 또는 Nj 활성(Active) 신호를 출력하게 된다.
상기 포인터 비교부(39)의 출력 신호는 결국, 상기 포인터 제어부(30)의 출력 신호가 되어, 상기 버퍼 제어부(20)에 인가된다.
상기 버퍼 제어부(20)는 상기 포인터 제어부(30)로부터 인가 받은 Pj 또는 Nj 활성(Active) 상태 신호에 의하여, 상기 기록 주소(wadd) 포인터 신호 또는, 읽기 주소(radd) 포인터 신호를 제어하고 상기 두 신호 포인터의 레벨 차이가, 첨부된 도4의 S 영역에 위치하도록 제어 하므로써, 안정되게 데이터를 기록하고 또한 읽도록 한다.
상기와 같이 탄성 버퍼(10)에 기록되는 데이터의 기록 주소 포인터와 읽기 주소 포인터가 P 영역 또는 N 영역에 있을 경우는, 각 시스템 또는 해당 기능부의 부품 및 소자류의 성능오차에 의하여, 상기 쓰기 주소 포인터 신호와 읽기 주소 포인터 신호의 레벨이 비슷 또는 동일하게 될 수 있고, 따라서, 동시에 데이터를 쓰거나 또는 읽게 되는 현상이 발생하게 된다. 이러한 경우는 전송되는 데이터에 오류(Error)가 발생하는 문제가 있다.
따라서, 상기와 같은 주소 포인터의 미세한 주파수 변동 또는 위상 변동과 같은 레벨 변동을 조정하는 제어장치를 사용하면, 상기 탄성버퍼(10)에 데이터를 동시에 읽고(Read) 쓰는(Write) 문제가 발생되지 않게 된다.
그러나, 도5에서와 같이, 기록 주소(wadd) 포인터의 클럭(Clock) 또는, 위상(Phase)이 미세하게 변경되어, 상기 포인터 제어부(30)의 주소 감지부(32)에서 감지되는 제1 기록 감지 신호(wadd_sysclk)와 제2 기록 감지 신호(wadd_sysclkb)가 0과 15 또는 그 반대인 15와 0의 값이 발생되게 되면, 즉, 제1 기록 감지 신호(wadd_sysclk) 와 제2 기록 감지 신호(wadd_sysclkb)의 값이 다르게 검출되면, 상기 제1 포인터 발생기(34)와 제2 포인터 발생기(37)의 출력신호인 Pj1/Pj2 또는 Nj1/Nj2의 포인터 조정 값이 서로 다르게 출력되고, 상기 포인터 비교부(39)는 상기 제1 및 제2 포인터 발생기(34,37)로부터 서로 다르게 출력된 신호를 인가 받으므로, 상기 최종 포인터 조정 신호인 Pj 또는 Nj 신호를 출력하지 못하게 되는 비활성(Non-Active) 상태가 되는 문제가 있었다.
따라서, 상기 포인터 제어부(30)는 상기 버퍼 제어부(20)에 포인터 조정 신호를 인가하지 못하게 되고, 상기 버퍼 제어부(20)는 각 시스템 또는 해당 기능부로부터 인가 되는 기록주소(wadd) 포인터 신호와 읽기주소(radd) 포인터 신호를 별도의 레벨 제어 또는 조정 없이, 상기 탄성버퍼(10)에 인가하게 된다. 그러므로써, 상기 기록 주소(wadd)와 읽기 주소(radd)의 포인터 레벨이 동일한 경우가 발생되고, 데이터는 상기 각 주소의 충돌로 인하여 오류(Error)를 발생하게 되는 문제가 있었다.
본 발명은 탄성 버퍼의 포인터 제어 장치에 있어서, 기록주소와 읽기주소 신호에 미세한 주파수 변동 또는 위상 변동이 발생하여도, 탄성 버퍼에 데이터를 동시에 기록 또는 읽지 못하도록 제어하는 장치를 제공하는 것이 그 목적이다.
상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 주소 감지부, 제1 및 제2 포인터 발생기와 포인터 비교부로 이루어지는 포인터 제어부에 있어서, 상기 제1 포인터 발생기는,
상기 주소감지부로부터 제1 기록 감지 신호와 읽기 감지 신호를 인가 받아, 상기 두 감지 신호를 차감 하므로써, 차이값에 해당하는 주소차이 신호를 출력하는 제1 차감기와; 상기 제1 차감기로부터 인가되는 주소차이 신호를 해석하여 제1 피제이 신호 또는 제1 엔제이 신호를 활성화 시켜 출력하는 제1 해석기와; 상기 제1 차감기로부터 인가되는 주소차이 신호를 해석하여 최대의 값일 경우에 활성화된 모니터 신호를 출력하는 제3 해석기로 이루어지는 것을 특징으로 한다.
또한, 상기 제2 포인터 발생기는, 상기 주소감지부로부터 제2 기록 감지 신호와 읽기 감지 신호를 인가 받아, 상기 두 감지 신호를 차감 하므로써, 차이값에 해당하는 주소차이 신호를 출력하는 제2 차감기와; 상기 제2 차감기로부터 인가되는 주소차이 신호를 해석하여 제2 피제이 신호 또는 제2 엔제이 신호를 활성화 시켜 출력하는 제2 해석기와; 상기 제2 차감기로부터 인가되는 주소차이 신호를 해석하여 최대의 값일 경우에 활성화된 모니터 신호를 출력하는 제4 해석기와; 상기 제4 해석기의 출력신호와 상기 제2 피제이 신호를 인가 받고 오어 연산하여 제3 피제이 신호를 출력하는 오어 게이트로 이루어지는 것을 특징으로 한다.
도1 은 광통신 시스템에서의 탄성버퍼와 포인터 제어장치의 연결 기능블록도 이고,
도2 는 종래 기술의 일 실시예에 의한 포인터 제어부의 세부 기능블록도 이고,
도3 은 포인터 발생기의 세부 기능블록도 이고,
도4 는 탄성버퍼의 데이터 입출력 포인터 레벨도 이고,
도5 는 탄성 버퍼용 포인터 제어부의 타이밍도 이다.
도6은 본 발명에 의한 제1 포인터 발생기의 상세 기능 블록도 이고,
도7은 본 발명에 의한 제2 포인터 발생기의 상세 기능 블록도 이다.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 탄성 버퍼 20 : 버퍼 제어부 30 : 포인터 제어부
32 : 주소 감지부 34,37 : 포인터 발생기 39 : 포인터 비교부
35,351,352 : 차감기 36,40,41,361,362 : 해석기 43 : 오어게이트
이하 본 발명에 의한 탄성 버퍼용 포인터 제어 장치를 첨부된 도면을 참조하여 설명한다.
본 발명을 설명하기 위하여 첨부된 것으로, 도6은 본 발명에 의한 제1 포인터 발생기의 상세 기능 블록도 이고, 도7은 본 발명에 의한 제2 포인터 발생기의 상세 기능 블록도 이다.
상기 첨부된 도6 내지 도7과 종래 기술에서 참조된 도1 내지 도5를 참조하면, 본 발명에 의한 탄성버퍼용 포인터 제어장치는, 주소 감지부(32), 제1 및 제2 포인터 발생기(34,37) 및 포인터 비교부(39)로 이루어지는 포인터 제어부(30)에 있어서,
상기 제1 포인터 발생기(34)는, 상기 주소감지부(32)로부터 출력되는 제1 기록 감지(wadd_sysclk) 신호와 읽기 감지(radd_sysclk) 신호를 인가 또는 입력 받아, 상기 두 감지신호를 차감(Subtract) 하므로써, 차이값에 해당하는 주소차이(Diff add) 신호를 출력하는 제1 차감기(351)와,
상기 제1 차감기(351)로부터 인가되는 주소차이(Diff add) 신호를 해석(Decode)하여 제1 피제이(Pj1) 신호 또는 제1 엔제이(Nj1) 신호를 활성화(Active) 시켜 출력하는 제1 해석기(361)와,
상기 제1 차감기(351)로부터 인가되는 주소차이(Diff add) 신호를 해석(Decode)하여 최대의 값(Value)일 경우에 활성화(Active)된 제1 모니터 신호를 출력하는 제3 해석기(40)로 구성되고,
또한, 상기 제2 포인터 발생기(37)는, 상기 주소감지부(32)로부터 출력되는 제2 기록 감지(wadd_sysclkb) 신호와 읽기 감지(radd_sysclk) 신호를 인가 받아, 상기 두 감지 신호를 차감(Subtract) 하므로써, 그 차이값에 해당하는 주소차이(Diff add) 신호를 출력하는 제2 차감기(352)와,
상기 제2 차감기(352)로부터 인가되는 주소차이(Diff add) 신호를 해석(Decode)하여 제2 피제이(Pj2) 신호 또는, 제2 엔제이(Nj2) 신호를 활성화(Active) 시켜 출력하는 제2 해석기(362)와,
상기 제2 차감기로(352)부터 인가되는 주소차이(Diff add) 신호를 해석(Decode)하여 최대의 값(Value)인 경우에, 상기 제3 해석기(40)로부터 출력되는 활성화(Active)된 모니터 신호인 제1 모니터 신호를 제2 모니터 신호로써 출력하는 제4 해석기(41)와,
상기 제4 해석기(41)의 출력신호와 상기 제2 피제이(Pj2) 신호를 인가 받고 오어(OR) 연산하여 제3 피제이(Pj3) 신호를 출력하는 오어 게이트(OR Gate)(43)로구성된다.
이하 상기와 같은 구성의 본 발명 설명에 있어서, 종래 기술과 중복되는 구성 부분은 설명을 생략하기로 하며, 본 발명 설명에 필요할 경우, 종래의 도면을 참고하여 간략히 설명하기로 한다.
상기 제1 차감기(351)는 상기 주소감지부(32)로부터 제1 기록 감지 신호(wadd_sysclk)와 읽기 감지 신호(radd_sysclk)를 인가 받고, 상기 두 신호를 차감(Subtract)하여 그 차감된 값에 해당하는 신호인 주소 차이(Diff add) 신호를 출력한다.
또한, 상기 주소감지부(32)로부터 제2 기록 감지신호(wadd_sysclkb)와 읽기 감지신호(radd_sysclk)를 인가 받은 제2 차감기(352)는 상기 두 신호의 차감된 값을 나타내는 신호인 주소차이(Diff add) 신호를 출력한다.
상기 제1 차감기(351)의 출력신호인 주소 차이 신호는 제1 해석기(361)에 인가되어, 상기 주소차이 신호의 해당 값이 상기 도4의 어느 영역에 위치하는지 판단한다. 즉, P 영역에 있을 경우는 Pj1 의 출력신호를 활성화(Active) 시켜 출력하고, N 영역에 있을 경우는 Nj1의 출력신호를 활성화(Active) 시켜 출력한다.
상기 제2 차감기(352)의 출력신호인 주소 차이(Diff add) 신호는 제2 해석기(362)에 인가되므로써, 상기 주소 차이(Diff add) 신호의 해당 값이 상기 도4의 어느 영역에 위치하는지를, 상기 경우와 동일하게 판단한다.즉, 상기 주소 차이(Diff add) 신호의 해당 값이 도4의 P 영역에 있을 경우는 Pj2의 출력신호를 활성화(Active) 시켜 출력하고, N 영역에 있을 경우는 Nj2의 출력신호를 활성화(Active) 시켜 출력한다.
이때, 상기 제1 차감기(351)에 연결된 제3 해석기(40)는 상기 주소차이(Diff add) 신호의 값이 최대의 값일 경우, 일 실시예로서, 상기 탄성버퍼(10)의 메모리 영역이 16 레벨로 된 경우, '0'부터 시작하는 최대의 'N' 값은 15 이므로, '15'의 값이 검출되면, 상기 제1 모니터 출력을 활성화(Active) 시켜 출력한다.
상기의 활성화 된 제1 모니터 출력은 상기 제4 해석기(41)에 인가된다.
이와 동시에 상기 제2 차감기(352)에 연결된 제4 해석기(41)는 제2 차감기(352)로부터 출력되어 입력되는 상기 주소 차이(Diff add) 신호의 값이 최대의 값일 경우, 즉, 상기의 예와 동일한 일 실시예로서, 15의 값이 검출되면, 상기 제3 해석기(40)로부터 활성화되어 입력되는 제1 모니터 신호를 활성화된 제2 모니터 신호로써 상기 오어 게이트(43)에 출력한다.
상기 활성화된 제2 모니터 신호는 오어 게이트(43)에 입력되고, 상기 오어 게이트(43)는 상기 제2 모니터 신호 또는 상기 제2 해석기(362)로부터 입력되는 제2 피제이(Pj2) 신호 중에서 어느 하나만 인가되어도, 제3 피제이(Pj3) 신호를 출력한다.
따라서, 상기 제3 피제이(Pj3) 신호는 항상 활성화 된 신호를 출력할 수 있게 되고, 따라서, 상기 포인터 비교부(39)는 언제든지 상기 포인터 제어 신호인 Pj 또는 Nj 신호를 출력하게 된다.
상기와 같은 본 발명의 구성을 논리 표로 간단히 표시하면 다음과 같다.
Pj1 1 0 1 0
Nj1 0 1 0 1
Pj2 1 0 0 1
Nj2 0 1 1 0
Pj3 1 1 1 1
Pj 1 0 1 0
Nj 0 1 0 1
따라서, 상기와 같은 본 발명은 제1 및 제2 기록 감지 신호에 의한 차이가 최대로 발생하는 경우에도 제1 포인터 발생기(34)로부터 출력되는 포지션 레벨의 제어 신호에 의하여 상기 포인터 비교부(39)에서 포인터 제어 신호인 Pj 또는 Nj 신호를 상기 버퍼제어부(20)에 출력할 수 있으므로, 상기 탄성 버퍼(10)는 상기 버퍼제어부(20)로부터 읽기 주소(radd) 신호와 기록(wadd) 신호를 동시에 인가받지 않게 되어 읽거나 쓰는 데이터에 오류가 발생되지 않게 된다.
본 발명은 광통신 시스템에서의 각 시스템 또는 각 기능부를 구성하는 전자 부품들의 성능오차에 의하여 발생하는 클럭신호의 미세한 주파수 또는 위상 변화를 조정 또는 제어하므로써 읽기 주소와 쓰기 주소의 충돌을 방지하는 효과가 있다.또한, 데이터를 정확하게 전달할 목적으로 사용되는 탄성 버퍼의 읽기 및 기록 주소신호 충돌로써 발생하는 데이터 오류 방지 효과와 시스템으로부터 읽는 데이터와 기록되는 데이터의 신뢰도를 향상시키는 효과가 있다.

Claims (3)

  1. 주소감지부, 제1 및 제2 포인터 발생기와 포인터 비교부로 이루어지는 포인터 제어부에 있어서, 상기 제1 포인터 발생기는,
    상기 주소감지부로부터 제1 기록 감지 신호와 읽기 감지 신호를 인가 받아, 상기 두 감지 신호를 차감 하므로써, 차이값에 해당하는 주소차이 신호를 출력하는 제1 차감기와,
    상기 제1 차감기로부터 인가되는 주소차이 신호를 해석하여 제1 피제이 신호 또는 제1 엔제이 신호를 활성화 시켜 출력하는 제1 해석기와,
    상기 제1 차감기로부터 인가되는 주소차이 신호를 해석하여 최대의 값일 경우에 활성화된 모니터 신호를 출력하는 제3 해석기로 이루어져 구성되는 것을 특징으로 하는 탄성버퍼용 포인터 제어 장치.
  2. 주소감지부, 제1 및 제2 포인터 발생기 및 포인터 비교부로 이루어지는 포인터 제어부에 있어서, 상기 제2 포인터 발생기는,
    상기 주소감지부로부터 제2 기록 감지 신호와 읽기 감지 신호를 인가 받아, 상기 두 감지 신호를 차감 하므로써, 차이값에 해당하는 주소차이 신호를 출력하는 제2 차감기와,
    상기 제2 차감기로부터 인가되는 주소차이 신호를 해석하여 제2 피제이 신호 또는 제2 엔제이 신호를 활성화 시켜 출력하는 제2 해석기와,
    상기 제2 차감기로부터 인가되는 주소차이 신호를 해석하여 최대의 값일 경우에 활성화된 모니터 신호를 출력하는 제4 해석기와,
    상기 제4 해석기의 출력신호와 상기 제2 피제이 신호를 인가 받고 오어 연산하여 제3 피제이 신호를 출력하는 오어 게이트로 이루어져 구성되는 것을 특징으로 하는 탄성버퍼용 포인터 제어 장치.
  3. 제2 항에 있어서, 상기 제4 해석기는,
    상기 제2 차감기의 출력신호가 최대의 값으로 해석되는 경우에 입력되는 활성화된 모니터 신호를 상기 오어 게이트에 출력하는 것을 특징으로 하는 탄성버퍼용 포인터 제어 장치.
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