JPH05129937A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH05129937A JPH05129937A JP3291696A JP29169691A JPH05129937A JP H05129937 A JPH05129937 A JP H05129937A JP 3291696 A JP3291696 A JP 3291696A JP 29169691 A JP29169691 A JP 29169691A JP H05129937 A JPH05129937 A JP H05129937A
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- JP
- Japan
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- signal
- circuit
- delay
- input
- output
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電圧制御発振器およびＰＬＬ回路を用いるこ
となく、遅延信号の位相制御を行なう。 【構成】 １ショットマルチ（バイブレータ）７ｂ，Ｏ
Ｒ回路８および可変ディレイライン６によりループ信号
系を形成して、シフトレジスタ２用のクロック信号５を
１ショットマルチ７ｂの出力から取出す。また、位相判
別器３ｃの判別結果を示す制御信号３ｅにより可変ディ
レイラインの遅延時間を可変とする。
となく、遅延信号の位相制御を行なう。 【構成】 １ショットマルチ（バイブレータ）７ｂ，Ｏ
Ｒ回路８および可変ディレイライン６によりループ信号
系を形成して、シフトレジスタ２用のクロック信号５を
１ショットマルチ７ｂの出力から取出す。また、位相判
別器３ｃの判別結果を示す制御信号３ｅにより可変ディ
レイラインの遅延時間を可変とする。
Description
【０００１】
【産業上の利用分野】本発明は、交流の元信号を入力
し、シフトレジスタを用いて元信号の位相を、元信号の
周期を等分割した時間だけ遅らせた出力を得る遅延回路
に関する。
し、シフトレジスタを用いて元信号の位相を、元信号の
周期を等分割した時間だけ遅らせた出力を得る遅延回路
に関する。
【０００２】
【従来の技術】従来、任意の周波数をとる交流信号か
ら、位相をその周期を等分割した時間だけ遅らせた信号
を得る遅延波形発生回路は、ＰＬＬ回路とシフトレジス
タを組み合わせて実現していた。
ら、位相をその周期を等分割した時間だけ遅らせた信号
を得る遅延波形発生回路は、ＰＬＬ回路とシフトレジス
タを組み合わせて実現していた。
【０００３】図５に従来の遅延波形発生回路のハードウ
エア構成の一例を示す。図中、１は外部からの遅延対象
の（元）信号の入力を示す。２は入力信号をクロック入
力によってシフトするシフトレジスタで、クロック同期
型のフリップフロップ２ａで構成されている。
エア構成の一例を示す。図中、１は外部からの遅延対象
の（元）信号の入力を示す。２は入力信号をクロック入
力によってシフトするシフトレジスタで、クロック同期
型のフリップフロップ２ａで構成されている。
【０００４】３はＰＬＬ回路で、電圧制御発振器（ＶＣ
Ｏ）３ａ、分周器３ｂ、位相判別器３ｃより構成されて
いる。電圧制御発振器３ａから出力されるクロック信号
５は分周器３ｂに入力され、分周出力３ｄを得る。
Ｏ）３ａ、分周器３ｂ、位相判別器３ｃより構成されて
いる。電圧制御発振器３ａから出力されるクロック信号
５は分周器３ｂに入力され、分周出力３ｄを得る。
【０００５】分周出力３ｂは位相判別器３ｃに入力さ
れ、外部入力１と位相の比較をされた結果を制御電圧３
ｅとして出力する。
れ、外部入力１と位相の比較をされた結果を制御電圧３
ｅとして出力する。
【０００６】制御電圧３ｅは電圧制御発振器３ａの制御
入力に入力される。ここで電圧制御発振器３ａは外部入
力１の位相が分周出力３ｄの位相より前にあった場合、
発振周波数を高くし、前述位相関係が逆の場合は発振周
波数を低くするように制御される。
入力に入力される。ここで電圧制御発振器３ａは外部入
力１の位相が分周出力３ｄの位相より前にあった場合、
発振周波数を高くし、前述位相関係が逆の場合は発振周
波数を低くするように制御される。
【０００７】以上の動作によりクロック５は、基準
（元）信号と位相がそろい、かつ分周器の分周比だけ周
波数が逓倍された信号が発生される。
（元）信号と位相がそろい、かつ分周器の分周比だけ周
波数が逓倍された信号が発生される。
【０００８】次にクロック５はシフトレジスタ２のクロ
ック入力に入力される。シフトレジスタ２は上述したよ
うにクロック同期型のフリップフロップ２ａで構成され
ており、その段数は分周器３ｂの分周比と同じになって
いる。ここでシフトレジスタ２のデータ入力に外部入力
１を入力すると、シフトレジスタ２のフリップフロップ
２ａの出力４には外部入力１を分周器３ｂの分周比で等
分割した時間だけ元信号（外部入力１）を遅延した信号
が出力される。
ック入力に入力される。シフトレジスタ２は上述したよ
うにクロック同期型のフリップフロップ２ａで構成され
ており、その段数は分周器３ｂの分周比と同じになって
いる。ここでシフトレジスタ２のデータ入力に外部入力
１を入力すると、シフトレジスタ２のフリップフロップ
２ａの出力４には外部入力１を分周器３ｂの分周比で等
分割した時間だけ元信号（外部入力１）を遅延した信号
が出力される。
【０００９】このような回路構成において、電圧制御発
振器３ａと位相判別器３ｃは主にアナログ回路で構成さ
れている。これは電圧制御発振器３ａの周波数が制御電
圧に比例して連続に変化する必要があり、デジタル回路
では十分な分解能を得ることが困難なためである。さら
に位相判別器３ｃも電圧制御発振器３ａの制御を連続的
に行うためアナログ回路で構成している。なお、分周回
路とフリップフロップはデジタル回路で構成されてい
る。
振器３ａと位相判別器３ｃは主にアナログ回路で構成さ
れている。これは電圧制御発振器３ａの周波数が制御電
圧に比例して連続に変化する必要があり、デジタル回路
では十分な分解能を得ることが困難なためである。さら
に位相判別器３ｃも電圧制御発振器３ａの制御を連続的
に行うためアナログ回路で構成している。なお、分周回
路とフリップフロップはデジタル回路で構成されてい
る。
【００１０】従来の技術では、ＰＬＬ回路３によって元
信号の定倍の周波数の信号を作り、その信号をクロック
入力とするとシフトレジスタに元信号を入力することで
位相を一定時間遅らせた信号を得ていた。
信号の定倍の周波数の信号を作り、その信号をクロック
入力とするとシフトレジスタに元信号を入力することで
位相を一定時間遅らせた信号を得ていた。
【００１１】
【発明が解決しようとする課題】上記従来の回路で使用
する電圧制御発振器３ａ，位相判別器３ｃはアナログ技
術を用いて作られており、特にこの電圧制御発振器３ａ
を用いたＰＬＬ回路３をシフトレジスタ２など他のデジ
タル回路に組み込むことは困難である。
する電圧制御発振器３ａ，位相判別器３ｃはアナログ技
術を用いて作られており、特にこの電圧制御発振器３ａ
を用いたＰＬＬ回路３をシフトレジスタ２など他のデジ
タル回路に組み込むことは困難である。
【００１２】また、電圧制御発振器３ａは元信号に対し
て高い周波数をとる必要があり、さらにシフトレジスタ
にクロック５を供給するため大きな振幅を持つ必要があ
る。このためＰＬＬ回路３は電圧制御発振器３ａの出力
が不要幅射として漏れやすいという回路構成上の問題点
があった。
て高い周波数をとる必要があり、さらにシフトレジスタ
にクロック５を供給するため大きな振幅を持つ必要があ
る。このためＰＬＬ回路３は電圧制御発振器３ａの出力
が不要幅射として漏れやすいという回路構成上の問題点
があった。
【００１３】そこで、本発明の目的は、上述の点に鑑み
て、電圧制御発振器およびＰＬＬ回路を用いることな
く、クロック信号を発生し、かつ、クロック信号の位相
制御の容易な遅延回路を提供することにある。
て、電圧制御発振器およびＰＬＬ回路を用いることな
く、クロック信号を発生し、かつ、クロック信号の位相
制御の容易な遅延回路を提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、クロック信号に同期させて、元信
号をシフトレジスタにより順次にシフトさせることによ
り該元信号の周期を等分割した遅延時間だけ遅らせた遅
延信号を得ると共に、該遅延信号および前記元信号の位
相関係を位相判別器により判別して前記遅延時間が一定
となるように前記クロック信号の発生周期の制御を行な
う遅延回路において、遅延時間を可変設定可能な遅延素
子と該遅延素子の出力信号をパルス整形し、当該整形後
の信号を前記遅延素子に入力する波形整形回路とを有
し、前記整形後の信号を前記クロック信号として前記シ
フトレジスタに与えると共に、前記遅延素子の遅延時間
を前記位相判別器の位相判別結果に対応させて可変とす
るようにしたことを特徴とする。
るために、本発明は、クロック信号に同期させて、元信
号をシフトレジスタにより順次にシフトさせることによ
り該元信号の周期を等分割した遅延時間だけ遅らせた遅
延信号を得ると共に、該遅延信号および前記元信号の位
相関係を位相判別器により判別して前記遅延時間が一定
となるように前記クロック信号の発生周期の制御を行な
う遅延回路において、遅延時間を可変設定可能な遅延素
子と該遅延素子の出力信号をパルス整形し、当該整形後
の信号を前記遅延素子に入力する波形整形回路とを有
し、前記整形後の信号を前記クロック信号として前記シ
フトレジスタに与えると共に、前記遅延素子の遅延時間
を前記位相判別器の位相判別結果に対応させて可変とす
るようにしたことを特徴とする。
【００１５】
【作用】本発明は、遅延素子と波形整形回路によりルー
プ信号系を形成することで、シフトレジスタ用のクロッ
ク信号を作成する。また上記遅延素子の遅延時間を位相
判別結果に対応させて可変とすることで、遅延信号の遅
延時間が一定となるように制御する。
プ信号系を形成することで、シフトレジスタ用のクロッ
ク信号を作成する。また上記遅延素子の遅延時間を位相
判別結果に対応させて可変とすることで、遅延信号の遅
延時間が一定となるように制御する。
【００１６】
【実施例】以下、図面を参照して本発明実施例を詳細に
説明する。
説明する。
【００１７】図１は本発明の第１の実施例の回路構成を
示す。
示す。
【００１８】図５に示す従来回路と同様の箇所には同一
の符号を付している。図中、１は外部からの遅延用元信
号の入力を示す。２は入力信号１をクロック入力によっ
てシフトするシフトレジスタで、クロック同期型のフリ
ップフロップ２ａで構成されている。
の符号を付している。図中、１は外部からの遅延用元信
号の入力を示す。２は入力信号１をクロック入力によっ
てシフトするシフトレジスタで、クロック同期型のフリ
ップフロップ２ａで構成されている。
【００１９】フリップフロップ２ａの各出力は出力４と
して外部に取り出される。また出力４の内シフトレジス
タ２の中段出力をインバータ４ａにより反転させた信号
が位相判別器３ｃに入力される。３ｃは位相判別器で外
部入力１と遅延出力４ａの位相を比較し、比較結果を制
御出力３ｅとして出力している。６は制御出力３ｅで遅
延時間を制御できる可変ディレイラインである。
して外部に取り出される。また出力４の内シフトレジス
タ２の中段出力をインバータ４ａにより反転させた信号
が位相判別器３ｃに入力される。３ｃは位相判別器で外
部入力１と遅延出力４ａの位相を比較し、比較結果を制
御出力３ｅとして出力している。６は制御出力３ｅで遅
延時間を制御できる可変ディレイラインである。
【００２０】７ａと７ｂはワンショットマルチバイブレ
ータで、入力された波形をパルス状にする働きを持つ。
本実施例ではこのパルスの幅は、シフトレジスタ２のク
ロックとして十分に長く、かつ可変ディレイライン６の
遅延時間より十分に短くなければならない。
ータで、入力された波形をパルス状にする働きを持つ。
本実施例ではこのパルスの幅は、シフトレジスタ２のク
ロックとして十分に長く、かつ可変ディレイライン６の
遅延時間より十分に短くなければならない。
【００２１】ワンショットマルチ７ａは外部入力１が入
力され、その出力はオア（ＯＲ）回路８に入力されてい
る。ワンショットマルチ７ｂは可変ディレイライン６の
出力が入力され、その出力はクロック５としてシフトレ
ジスタ２のクロックとＯＲ回路８に入力されている。Ｏ
Ｒ回路８はワンショットマルチ７ａ／７ｂの出力の論理
和を可変ディレイライン６に入力する。
力され、その出力はオア（ＯＲ）回路８に入力されてい
る。ワンショットマルチ７ｂは可変ディレイライン６の
出力が入力され、その出力はクロック５としてシフトレ
ジスタ２のクロックとＯＲ回路８に入力されている。Ｏ
Ｒ回路８はワンショットマルチ７ａ／７ｂの出力の論理
和を可変ディレイライン６に入力する。
【００２２】本実施例において、外部入力１に図２に示
す波形の基準信号が入力されると、その信号はワンショ
ットマルチ７ａでパルス化される（図２のタイミングＴ
１）。パルス化された信号はＯＲ回路８を経由し可変デ
ィレイライン６に入力される。可変ディレイライン６に
よって所定時間遅延された信号は図２のタイミングＴ２
で遅延クロック５ａとしてワンショットマルチ７ｂに入
力されている。ワンショットマルチ７ｂでパルス幅の整
形が行われその出力はクロック５としてシフトレジスタ
２のクロックに入力される。ワンショットマルチ７ｂの
出力（クロック５）はＯＲ回路８にも入力されているの
で、ＯＲ回路８の出力がタイミングＴ２で再度可変ディ
レイライン６に入力される。以後、１ショットマルチ７
ｂ→オア回路８→可変ディレイライン６→１ショットマ
ルチ７ｂのループ信号系が形成され、したがってクロッ
ク５は可変ディレイライン６の遅延時間を周期とするパ
ルス波形になる。シフトレジスタ２のデータ入力には基
準信号が入力されている。そして、シフトレジスタの中
段の出力４ａは位相判別器３ｃに入力されている。
す波形の基準信号が入力されると、その信号はワンショ
ットマルチ７ａでパルス化される（図２のタイミングＴ
１）。パルス化された信号はＯＲ回路８を経由し可変デ
ィレイライン６に入力される。可変ディレイライン６に
よって所定時間遅延された信号は図２のタイミングＴ２
で遅延クロック５ａとしてワンショットマルチ７ｂに入
力されている。ワンショットマルチ７ｂでパルス幅の整
形が行われその出力はクロック５としてシフトレジスタ
２のクロックに入力される。ワンショットマルチ７ｂの
出力（クロック５）はＯＲ回路８にも入力されているの
で、ＯＲ回路８の出力がタイミングＴ２で再度可変ディ
レイライン６に入力される。以後、１ショットマルチ７
ｂ→オア回路８→可変ディレイライン６→１ショットマ
ルチ７ｂのループ信号系が形成され、したがってクロッ
ク５は可変ディレイライン６の遅延時間を周期とするパ
ルス波形になる。シフトレジスタ２のデータ入力には基
準信号が入力されている。そして、シフトレジスタの中
段の出力４ａは位相判別器３ｃに入力されている。
【００２３】ここで、位相判別器３ｃは出力４ａの位相
関係を判別し可変ディレイライン６の遅延時間を制御す
る。すなわち、外部入力１の位相がシフトレジスタの中
段の出力４ａの位相より前にあった場合小さく、前述位
相関係が逆の場合は大きくなるように可変ディレイライ
ン６の遅延時間を制御すれば出力４には基準信号１の周
期を等分割した遅延時間を持つ信号が発生する。
関係を判別し可変ディレイライン６の遅延時間を制御す
る。すなわち、外部入力１の位相がシフトレジスタの中
段の出力４ａの位相より前にあった場合小さく、前述位
相関係が逆の場合は大きくなるように可変ディレイライ
ン６の遅延時間を制御すれば出力４には基準信号１の周
期を等分割した遅延時間を持つ信号が発生する。
【００２４】上述の例では、クロック信号５の作成の際
に初期的に与えるパルス信号を基準信号１から取り込む
ようにしているが、上記パルス信号としてリセット信号
を用いるようにした第２実施例の回路構成を図３に示
す。
に初期的に与えるパルス信号を基準信号１から取り込む
ようにしているが、上記パルス信号としてリセット信号
を用いるようにした第２実施例の回路構成を図３に示
す。
【００２５】この例では、位相判別器３ｃはシフトレジ
スタ２の最終段の出力と基準信号１との位相関係を判別
する。また、リセット信号ＲＥＳＥＴが１ショットマル
チ７ａに入力される他は第１実施例と同じである。な
お、参考のために、リセット信号ＲＥＳＥＴと他の構成
各部の出力信号の対応関係を図４に示しておく。
スタ２の最終段の出力と基準信号１との位相関係を判別
する。また、リセット信号ＲＥＳＥＴが１ショットマル
チ７ａに入力される他は第１実施例と同じである。な
お、参考のために、リセット信号ＲＥＳＥＴと他の構成
各部の出力信号の対応関係を図４に示しておく。
【００２６】
【発明の効果】以上説明したように本発明によれば、従
来のように電圧制御発振器とＰＬＬ回路を用いずに遅延
信号を発生する回路を構成することができる。そのため
位相制御が容易であると共に回路構成が簡素であり、本
回路をデジタルＩＣに構成することが容易になる効果が
ある。
来のように電圧制御発振器とＰＬＬ回路を用いずに遅延
信号を発生する回路を構成することができる。そのため
位相制御が容易であると共に回路構成が簡素であり、本
回路をデジタルＩＣに構成することが容易になる効果が
ある。
【図１】本発明第１実施例の回路構成を示すブロック図
である。
である。
【図２】図１の信号の発生タイミングおよび波形を示す
波形図である。
波形図である。
【図３】本発明第２実施例の回路構成を示すブロック図
である。
である。
【図４】図３の信号の発生タイミングおよび波形を示す
波形図である。
波形図である。
【図５】従来例の回路構成を示すブロック図である。
１ 外部信号入力 ２ シフトレジスタ ２ａ フリップフロップ ３ ＰＬＬ回路 ３ａ 電圧制御発振器 ３ｂ ８分周器 ３ｃ 位相判別器 ３ｄ 分周出力 ３ｅ 制御出力 ４ 遅延出力 ５ シフトクロック ６ 可変遅延素子 ７ａ ワンショットマルチバイブレータ ７ｂ ワンショットマルチバイブレータ ８ 論理和回路
Claims (1)
- 【請求項１】 クロック信号に同期させて、元信号をシ
フトレジスタにより順次にシフトさせることにより該元
信号の周期を等分割した遅延時間だけ遅らせた遅延信号
を得ると共に、該遅延信号および前記元信号の位相関係
を位相判別器により判別して前記遅延時間が一定となる
ように前記クロック信号の発生周期の制御を行なう遅延
回路において、 遅延時間を可変設定可能な遅延素子と該遅延素子の出力
信号をパルス整形し、当該整形後の信号を前記遅延素子
に入力する波形整形回路とを有し、前記整形後の信号を
前記クロック信号として前記シフトレジスタに与えると
共に、前記遅延素子の遅延時間を前記位相判別器の位相
判別結果に対応させて可変とするようにしたことを特徴
とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291696A JPH05129937A (ja) | 1991-11-07 | 1991-11-07 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291696A JPH05129937A (ja) | 1991-11-07 | 1991-11-07 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129937A true JPH05129937A (ja) | 1993-05-25 |
Family
ID=17772220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291696A Pending JPH05129937A (ja) | 1991-11-07 | 1991-11-07 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400043B1 (ko) * | 2001-06-11 | 2003-09-29 | 삼성전자주식회사 | 데이터 복원 회로 및 방법 |
-
1991
- 1991-11-07 JP JP3291696A patent/JPH05129937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400043B1 (ko) * | 2001-06-11 | 2003-09-29 | 삼성전자주식회사 | 데이터 복원 회로 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050809 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20050812 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |