JP2931717B2

JP2931717B2 - 高周波ｖｃｏ回路

Info

Publication number: JP2931717B2
Application number: JP4150829A
Authority: JP
Inventors: ルエツジェイ．エリック
Original assignee: SAMUSUN SEMIKONDAKUTAA Inc
Current assignee: SAMUSUN SEMIKONDAKUTAA Inc
Priority date: 1991-10-10
Filing date: 1992-06-10
Publication date: 1999-08-09
Anticipated expiration: 2014-08-09
Also published as: EP0542400B1; DE69220889T2; KR930009242A; KR0143974B1; EP0542400A1; JPH06204860A; US5153534A; TW271022B; DE69220889D1

Description

【発明の詳細な説明】

【０００１】フェーズドロックループ（ＰＬＬ）がパー
ソナルコンピュータのクロック発生チップや他のデジタ
ルシステム等の多くの場所に用いられている。ＰＰＬの
重要部品の１つに第２発振信号を第１発振信号に位相を
ロックする電圧制御発振器〔ｖｏｌｔａｇｅｃｏｎｔ
ｒｏｌｌｅｄｏｓｃｉｌｌａｔｏｒ］（ＶＣＯ）があ
る。

【０００２】ＶＣＯの１つのタイプに、第１及び第２充
電ノードにより発生された電圧信号によりトリガされる
ラッチを用いるものがある。入力制御電圧信号が、出力
周波数を該制御電圧信号の振幅により決定されるよう該
両ノードの充電レートを制御する。

【０００３】第１及び第２フィードバックパスが、それ
ぞれのフィードバックパスが幾つかの直列に接続された
回路素子を含んでいる第１充電ノードと第２充電ノード
とを接続する。それぞれの回路素子はフィードバックパ
スに固定の遅延をもたらし、そして、固定遅延の合計が
ＶＣＯの動作周波数の最高値を決定する。従って、固定
遅延の合計は高周波における動作のために小さくされな
ければならない。

【０００４】ラッチ型発振器の１つの問題点は、それが
動きだす時に非−発振の安定状態に入ることにある。こ
のため、発振をリセットするなんらかのタイプの回路が
配置されなければならない。しかしながら、このような
回路はフィードバックパスに遅延をもたらし、そして、
ＶＣＯの動作周波数の最大値を低くする。

【０００５】更に、充電ノードにおける電圧レベルは、
高周波動作のためには非常に安定である必要があり、そ
のため、電源入力より結合される高周波ノイズからＶＣ
Ｏを絶縁する必要がある。典型的には、大きなフィルタ
が高周波絶縁を行うために用いられている。

【０００６】

【発明の背景】本発明は高周波ラッチ型ＶＣＯに関す
る。本発明の一つの局面において、フィードバックパス
から完全に外部にある始動回路が、フィードバックパス
に起因する固定遅延を増大させることなく、発振器が安
定状態になることを防ぐ。

【０００７】本発明の他の局面によれば、休眠モード信
号に応答する回路構成が、発振器出力信号が必要とされ
ないとき電力を保存するため、休眠モードのあいだ発振
を防ぐ。この回路構成も発振器システムの固定遅延を増
大させない。

【０００８】本発明の更に別の局面によれば、ブースト
回路が、フィードバックパスの固定遅延の効果をオフセ
ットするため高周波時の充電電流の増加を防ぐ。

【０００９】本発明のまた別の局面によれば、ＣＭＯＳ
ＮＡＮＤゲートがフィードバックパスに設けられ、Ｎ
ＡＮＤゲートのトランジスタは、電源電圧の変動による
充電電流の変動を補償するよう設定されている。

【００１０】本発明の更に別の局面によれば、電源入力
より結合する高周波ノイズからＶＣＯを分離し、そし
て、高周波において安定に動作を行うための高周波短絡
回路が形成される。

【００１１】本発明の他の特徴及び利点は、添付の図面
および以下の記述から明確になるであろう。

【００１２】

【実施例】図１は本発明の好適な実施例の概略図であ
る。第１及び第２充電ノードｄ１、ｃ１が、それぞれ第
１及び第２放電トランジスタＮ１７、Ｎ１８に接続され
ている。ＮＡＮＤゲートＩ６８、Ｉ５３と、インバータ
Ｉ５５とから成る第１フィードバックパスが、第１充電
ノードｃ１と第２放電トランジスタＮ１８とを接続し、
そして、ＮＡＮＤゲートＩ６７、Ｉ５４と、インバータ
１５６とから成る第２フィードバックパスが、第２充電
ノードｄ１と第１放電トランジスタＮ１７とを接続して
いる。

【００１３】ＶＣＯ発振周波数の高域は、それぞれのフ
ィードバックパス内の素子によりもたらされる固定遅延
により制限を受ける。図の回路は発振状態と非−発振状
態の２つの安定状態を有する。始動回路は、ＶＣＯが始
動時に非−発振状態のときＶＣＯを発振状態にするよう
動作する。始動回路１４は、これらのパスに付加的な遅
延を更に加えＶＣＯの高い発振周波数を更に制限するこ
とがないよう、第１及び第２フィードバックパスの外部
にある。

【００１４】図１において、ラッチ型電圧制御発振器
（ＶＣＯ）１０は、クロス−カップルされたＮＡＮＤゲ
ートＩ５３とＩ５４とを有し、ＮＡＮＤゲートＩ５３、
Ｉ５４はＡ、Ｂ入力と、Ｙ出力とを有し、ＮＡＮＤゲー
トＩ５３のＹ出力はノードｃ３に、ＮＡＮＤゲートＩ５
４のＹ出力はノードｄ３に接続されている。ノードｃ３
はＩ５４のＢ入力と、インバータＩ５５によりノードｃ
４に接続されている。ノードｄ３はＩ５３のＢ入力と、
インバータＩ５６によりノードｄ４に接続されている。
Ｉ５３のＡ入力はノードｃ２に接続され、そして、Ｉ５
４のＡ入力はノードｄ２に接続されている。

【００１５】ノードｃ４は、Ｎチャンネルトランジスタ
Ｎ１８のゲートに、そしてインバータＩ７４を介してＶ
ＣＯ出力ピンに接続されている。ノードｄ４は、Ｎチャ
ンネルトランジスタＮ１７のゲートに、そしてインバー
タＩ７５を介してＶＣＯ出力ピンに接続されている。ト
ランジスタＮ１７はグランドに接続されたソースとノー
ドｃ１に接続されたドレインとを有し、トランジスタＮ
１８はグランドに接続されたソースとノードｄ１に接続
されたドレインとを有する。Ｐチャンネルトランジスタ
Ｉ１９とＩ２０は、Ｎ１７とＮ１８のいずれかがオフの
とき、ノードｃ１、ｄ１をそれぞれ充電する電流源とし
て動作する。

【００１６】ＮＡＮＤゲートＩ６８とＩ６７とは、発振
器のゲートネットワーク１２を形成する。Ｉ６８は、Ｂ
入力が始動回路１４の出力に接続され、Ａ入力がノード
ｃ１に接続され、そして、Ｙ出力がノードｃ２に接続さ
れる。Ｉ６７は、Ａ入力がノードｄ１に接続され、Ｂ入
力がインバータＩ７１を介して休眠信号入力ｓ１に接続
され、Ｙ出力がノードｄ２に接続される。始動回路１４
は、それぞれノードｃ２、ｄ２に接続されるｉ１、ｉ２
入力を有する。

【００１７】図１に描かれているシステムの動作を表１
と図１、図２、図３とを参照して説明する。入力Ａ、Ｂ
及び出力Ｙを有するＮＡＮＤゲートの真理値表は次の通
り：

【表１】ＡＢＹＬＬＨＬＨＨＨＬＨＨＨＬここで、Ｈは高い電圧レベルであり、Ｌは低い電圧レベ
ルである。

【００１８】図２は、１つのノードにおける信号用の、
電圧レベルの遷移時間におけるそれぞれのノードの信号
の電圧レベルを説明している。以下の議論において、信
号ｃ１、ｃ２、ｃ３、ｃ４、ｄ１、ｄ２、ｄ３及びｄ４
をフィードバックパスのノードを、そして、それらノー
ドで発生される電圧信号を識別するのに用いる。図３は
それぞれのノードの電圧／時間の波形を表す。通常状態
の間、休眠入力ｓ１はローであるためＩ６７のＢ入力が
Ｈで、そして、始動回路１４の出力はＨであるためＩ６
８のＢ入力がＨである。

【００１９】時間ｔ０において、ｃ２はＬからＨに遷移
し、Ｎ１８がオフであるためノードｄ１は充電し、そし
て、Ｎ１７がオンであるためｃ１がＬである。ノードｃ
１とｄ１は、第１及び第２コンデンサ２０、２２として
図に描かれている小さな固有のキャパシタンスを有す
る。

【００２０】時間ｔ１において、ノードｄ１はＮＡＮＤ
ゲートＩ６７のしきい値電圧まで充電する。それによ
り、入力信号のＨ電圧レベルが、装置のしきい値電圧レ
ベルであることを明示しトリガする。ｄ１及びｃ１の
“？”は、電圧レベルがローであるが、しきい値のＨレ
ベルに向かって増加しているこを示す。

【００２１】時間ｔ２において、ｄ２がｄ１の以前の遷
移に応答してＨからＬに遷移し、時間ｔ３において、ｄ
３がｄ２の以前の遷移に応答してＬからＨに遷移する。
ｔ０からｔ３において、第１フィードバックパス内に電
圧の遷移がないことに注意されたい。

【００２２】第２と第１とのフィードバックパス間の第
１の相互作用が、ｔ３でのｄ３の遷移に応答して起き
る。図１に描かれているように、ＮＡＮＤゲートＩ６７
とＩ６８はクロスカップルされている。従って、ｄ３の
遷移がｃ３のＨからＬへの遷移を引き起こし、また、ｔ
４でのｄ４のＨからＬへの遷移を引き起こす。ｄ４の遷
移が放電トランジスタＮ１７をターンオフさせる。

【００２３】時間ｔ４において、第２の相互作用がｄ４
の遷移によりＮ１７のターンオフに応答して起きる。時
間ｔ５において、Ｎ１７がオフであるため、ノードｃ１
が充電を開始する。そして、時間ｔ４のｃ３の遷移に応
答してｃ４が時間ｔ５でＬからＨに遷移する。ｃ４の遷
移が放電トランジスタＮ１８をターンオンする。

【００２４】該フィードバックパス間の第３の相互作用
が、時間ｔ５におけるｃ４の遷移によるＮ１８のタンー
オンに応答して起きる。ほぼ時間ｔ６で、ノードｄ１が
放電され、ｄ１がＨからＬに遷移し、そして、ｃ１が充
電する。放電トランジスタＮ１８は、１２０よりも更に
多く電流を通過させてｄ１を放電し、そして、ｄ１の波
形から明らかなように、ｄ１の電圧レベルは非常に素早
く下がる。

【００２５】時間ｔ７において、ｄ２がＬからＨへ遷移
し、そして、ｃ１が充電する。回路は、いま、時間ｔ８
で起きるｄ１の遷移の準備が完了する。ＶＣＯは、以上
説明した方法によりｃ１とｄ１の遷移を行うことを続け
る。

【００２６】ｄ１からｃ１の遷移時間がｔ１からｔ８ま
での時間である。ｔ５からｔ８までの間隔はｃ１の充電
レートにより決定される。以下更に述べるように、これ
は入力電圧ｃｐｏｕｔの大きさ及び他の回路のパラメー
タに依る。しかしながら、ｔ１からｔ５までの間隔は、
入力電圧には依らず、これはフィードバックパスのＮＡ
ＮＤゲートＩ６７、Ｉ６８、Ｉ５３、Ｉ５４及び他の回
路素子の固定遅延の大きさにより決定される。

【００２７】Ｉ１９とＩ２０とにより供給される充電電
流の総量は、ｒ−１１とｃｐｏｕｔの大きさにより次の
通り決定される。抵抗ｒ−１１は、Ｖｃｃに接続される
第１の端子と、電流合計ノード３０でＩ７のソースに接
続される第２の端子とを有する。従って、ｒ−１１の電
圧降下は、Ｖｃｃとｃｐｏｕｔ＋Ｖｇｓ（Ｉ７）の量と
の差にほぼ等しい。合計ノード３０を流れるＩ７からの
電流の大きさは、（Ｖｃｃ−ｃｐｏｕｔ−Ｖｇｓ（１
７））／ｒ−１１に等しい。この電流は、Ｉ４１を介
し、Ｎ８及びＮ４０により構成されるカレントミラーに
よって、Ｉ１９とＩ２０へミラーされる。

【００２８】フィードバックパスの回路素子による固定
遅延の合計は、ノードｃ１とｄ１との遷移の最小時間で
あり、そのスイッチング時間の低限を決める。出力の周
波数が遷移時間の大きさに反比例するため、固定遅延の
合計の大きさがＶＣＯ出力周波数の上限を決定する。こ
のため、ノードｃ１からノードｃ４までのフィードバッ
クパス内の回路素子の数は、高周波で動作するために最
小でなければならない。従って、始動回路１４は、該フ
ィードバックパスに付加的な遅延を与えることを防ぐた
めにフィードバックパス外に置かれる。

【００２９】始動回路１４の機能を図４及び図５を参照
しながら説明する。図４は始動回路１４の回路図で、図
５は第１及び第２フィードバックパス及びＳＵＯのノー
ドにおける電圧レベルの波形図である。図４において、
ＰチャンネルトランジスタＩ２５の第１端子はＶｃｃに
接続され、第２端子はＰチャンネルトランジスタＩ２６
とＮチャンネルトランジスタＮ３０からなる第１連続回
路に接続され、これらのトランジスタは第１のノードで
接続され、そして、ＰチャンネルトランジスタＩ２７と
ＮチャンネルトランジスタＮ２８及びＮ２９からなる第
２連続回路に接続される。Ｉ２７とＩ２８は第２ノード
に接続されている。入力ｉ２は、インバータ１２０の出
力がトランジスタ１２６とＮ２９とのゲートに接続され
た状態で、インバータＩ２０の入力に接続されている。
入力ｉ１は、インバータＩ２１の出力がトランジスタＩ
２７とＮ２８とのゲートに接続された状態で、インバー
タＩ２１の入力に接続される。入力ｓ１は、Ｉ２５とＮ
３０のゲートへ接続されている。

【００３０】休眠入力信号ｓ１がローの時、始動回路１
４は、表２に表されている真理値表により特徴づけられ
る否定ＮＡＮＤゲートとして機能する。

【表２】ｉ１ｉ２ＳＵＯＬＬＬＬＨＨＨＬＨＨＨＨ

【００３１】休眠入力信号ｓ１がハイのとき、Ｉ２５は
オフで、そして、Ｎ３０はオンであるためＳＵＯはグラ
ンドに結合され、Ｌである。

【００３２】図１に描かれているＶＣＯは、ラッチ型の
ＶＣＯであるので、始動回路１４の機能は始動時にＶＣ
Ｏが安定状態に入ることを防ぐ。もし始動の時に、ｓ１
がローで、ＳＵＯがＨで、両トランジスタＮ１７とＮ１
８とがオフで、そこで、ノードｃ１及びｄ１が充電さ
れ、Ｉ６８とＩ６７への全ての入力がＨで、ノードｃ２
とｄ２及びｃ３とｄ３がハイで、ｃ４とｄ４がローであ
るなら、発振が生じず回路は安定である。しかしなが
ら、表２から、ｃ２とｄ２がローのとき、ＳＵＯが回路
を非−安定にするＬにスイッチされる。

【００３３】図５において、Ｔ０で、Ｎ１７とＮ１８が
オフで、ノードｃ２とｄ２がローで、ＳＵＯがＨからＬ
にスイッチされているため、ノードｃ１とｄ１とが充電
される。Ｔ１において、ＮＡＮＤゲートＩ６８の出力が
ＳＵＯがローであるのに応答してスイッチしてｃ２をＬ
からＨに遷移する。ｃ２の遷移がＴ２でｃ３のＨからＬ
への遷移を引き起こし、これがＴ３でｃ４をＬからＨへ
遷移させる。ｃ４の遷移がＮ１８をターンオンしてｄ１
を放電し、そして、Ｔ４でｄ１のＨからＬへの遷移を引
き起こす。これにより、Ｔ０でのＳＵＯ出力信号のＨか
らＬへのスイッチングが、ｄ１を放電をさせる第１フィ
ードバックパスでの一連の遷移を引き起こし、そして、
ＳＵＯ遷移が、以上説明したようにＶＣＯの通常動作の
間に起きるｃ１信号のローへのスイッチングの代わりを
する。

【００３４】ｄ１の遷移が、Ｔ５でのｄ２の、Ｔ６での
ｄ３の、Ｔ７でのｄ４の連続的な遷移を引き起こしてＮ
１７をターンオンし、そして、ｃ１を放電してＴ８での
ｃ１のＨからＬへの遷移を引き起こす。

【００３５】再び図３を参照して、通常動作の間、ｃ１
が充電を開始するのと同時にｄ１が放電をおこなう、し
かし、始動時、ｃ１はＴ４でまだＨである。しかしなが
ら、始動時に、Ｔ１でのｃ２の遷移がほぼＴ４でのＳＵ
ＯのＬからＨへの遷移を引き起こす。始動回路１４は、
ＶＣＯの通常のゲートよりも入力の切り換えをもっとゆ
っくりにして、ｃ２のＬからＨへの遷移の間の遅い固定
遅延をもたらすよう設計されており、そして、ＳＵＯの
ＬからＨへの遷移が、ほぼＴ１とＴ４との間隔に等しい
ようになされている。おおよそＴ５において、ＨへのＳ
ＵＯのこの遷移がＣ２のＨからＬへの遷移を引き起こさ
せる。ｃ２のこの遷移がｃ３のＴ６でのＬからＨへの遷
移を、そして、ｃ４のＴ７でのＨからＬへの遷移を引き
起こさせ、Ｎ１８をターンオフしてｄ１の充電を開始す
る。これにより、ＳＵＯ出力信号のＴ４でのＬからＨへ
のスイッチングがｄ１を充電させる第１フィードバック
パスでの遷移の連鎖を引き起こす。

【００３６】始動回路１４によりもたらされる固定遅延
は、ｃ４とｄ４との遷移に同期し、Ｎ１８をターンオフ
し、ほぼ同時にＮ１７をターンオンする。

【００３７】しかして、Ｔ８において、該回路は、ＶＣ
Ｏの通常の動作を描いている図３の波形のｔ０と同じポ
イントにあり、そして、ＶＣＯは以上述べたように動作
を行う。

【００３８】図１に描かれているＶＣＯにおいて、始動
回路１４は、ノードｃ１及びノードｄ１からゲート回路
へのいずれのフィードバックパスにも属していない。従
って、始動回路によるなんらの固定遅延をももたらさ
ず、このためにＶＣＯの動作の最高周波数を下げること
がない。

【００３９】休眠モードにおいては、即ち、ｓ１がＨ、
ＳＵＯ及びＩ６８のＢ入力はＬに保たれ、このためノー
ドｃ２はＨに保たれる。更に、ｓ１がＨの時、Ｉ６７の
Ｂ入力がＬに保持され、そのためノードｄ２はＨに保持
される。ノードｃ２とｄ２とがＨに保持されるとき、発
振が不可能であるので、ラッチ型発振器の回路素子は休
眠モード中電流を通さない。更に、ｓ１がＨの時、トラ
ンジスタＩ７０がオンし、そして、Ｉ７のゲート電圧を
Ｖｃｃに保持してＩ７をターンオフして電流の流れるの
を防ぐ。従って、休眠モードの間、ＶＣＯは電力を動か
さず、これにより、休眠モードは発振器出力信号が用い
られないときに、電圧を保存するために用いられる。

【００４０】理想的には、ＶＣＯ出力信号の周波数は入
力電圧にリニアに依存する。図７は出力信号ｄ４の周波
数の入力電圧ｃｐｏｕｔへの実際の帰属製を概略的に描
いたものである。臨界高周波数ｆｕ、これはｃｐｏｕｔ
の電圧がｖｕに等しい時に起こり、入力電圧による実際
の周波数の帰属は、フィードバックパスの固定遅延の影
響のためリニアなものよりも小さい。本発明において
は、この問題を、ｆｕよりも高い周波数に対して、非直
線的な使用で充電ノードｃ１及びｄ１へ供給される電流
を増加することにより解決している。

【００４１】図６は、図１のｒ−１１とＩ７との連続回
路に接続された電流ブースト回路６０を示している。電
流ブースト回路６０は、Ｖｃｃから合計ノード３０に直
列に接続されたＱ１とＭ７とを有する。Ｑ１のベースは
Ｖｃｃに接続され、Ｍ７のゲートは合計ノード３０に接
続されている。充電電流Ｉｃは、ｒ−１１を介し導かれ
るリニア電流ＩＬとブースト回路６０により供給される
ブースト電流ＩＢとの合計である。

【００４２】図１を参照して以上記述したように、抵抗
器ｒ−１１での電圧降下は（Ｖｃｃ−ｃｐｏｕｔ−Ｖｇ
ｓ（１７））に等しい。動作中、Ｍ７は、この電圧降下
の大きさが、Ｍ７のしきい値電圧とＱ１のダイオード電
圧降下との合計よりも大きくなるまでオフである。回路
部品は、Ｍ７がｒ−１１の電圧降下が（−Ｖｕ）と等し
い時にターンオンするよう設定されている。

【００４３】図８は、Ｉｃの大きさのｒ−１１の電圧降
下への帰属性を表している。入力電圧がＶｕよりも大き
い時に、Ｉｃの大きさは、ＩＢの関与のため非−直線的
に増大する。以上記述したように、トランジスタＮ８、
Ｎ４０及びＩ４１は、充電トランジスタＩ１９、Ｉ２０
によりミラーＩｃとして機能する。

【００４４】このブースト電流が、充電ノードｃ１とｄ
１とをＮＡＮＤゲートＩ６７とＩ６８のトリガ電圧レベ
ルにまで充電するのに必要な時間を短縮し、そして、図
７の点線７０で示されているように、Ｖｕを越す入力電
圧において、充電周波数のレートを高め、高周波におけ
る固定遅延の効果を補償する。したがって、充電電流の
非−直線的な増加が、ｆｕを越す周波数の帰属性をほぼ
リニアにする。

【００４５】以上記述したように、ＶＣＯの動作周波数
は、フィードバックパスのＮＡＮＤゲートと他の回路素
子によりもたらされる固定遅延の大きさにより部分的に
決定される。これらの固定遅延は電源電圧Ｖｃｃの大き
さが変わったときに変わり、これにより、電源電圧の変
化が動作周波数の大きさの変化を起こさせる。電源の変
化による影響がこの好適な実施例では補償される。

【００４６】図９は、充電ノードｃ１に接続されたＡ入
力を有するＣＭＯＳＮＡＮＤゲートＩ６８の回路図で
ある。Ｖｃｃの増加がＩＮ１のソース電圧の増加よりも
大きいときＮＡＮＤゲートのトリガ電圧を増加する。従
って、ノードｄ１をトリガ電圧にする充電に必要な充電
時間ｔｃが、供給電圧の増加に伴い増加する。ＣＭＯＳ
ＮＡＮＤゲートのトランジスタは、電源電圧の変動に
よるトリガ電圧の変化により引き起こされるｔｃの変化
が、電源電圧の変動によるＮＡＮＤゲートとインバータ
との固定遅延の変化により引き起こされるｔｃの変化に
より打ち消されるよう設定されている。

【００４７】更に、高周波電源ノイズが、トランジスタ
Ｉ４４とＮ４３による構成されるコンデンサにより回路
から吸収される。

【００４８】本発明が好適な実施例を参照しながら記述
されてきた。改変物及び置換物が当業者には明瞭であろ
う。例えば、この発明の原理を満たしながら、多くのト
ランジスタの極性を変えることができる。更に、ブース
ト回路のトランジスタＱ１をブースト回路のターンオン
電圧をプログラムするのに用い得る。異なる数のダイオ
ード或いは他の回路構成をこの電圧をプログラムするの
に用いることができる。このように以上の記述は、添付
の特許請求の範囲により提供されるものを除き、本発明
を限定することをこれは意図したものではない。

【図面の簡単な説明】

【図１】ラッチ型高周波ＶＣＯの概略図。

【図２】電圧レベル遷移時間におけるノード信号の電圧
レベルを描いた図。

【図３】通常動作時の電圧信号の波形図。

【図４】図１のＶＣＯに含まれる始動回路の概略図。

【図５】始動中の電圧信号の波形図。

【図６】高周波において、周波数ゲインをリニアにする
回路の概略図。

【図７】周波数の入力電圧への帰属性のグラフ図。

【図８】充電電流の入力電圧への帰属性のグラフ図。

【図９】図１に描かれているＶＣＯに用いられているＣ
ＭＯＳＮＡＮＤゲートの詳細な説明図。

【符号の説明】

１０ＶＣＯ１４始動回路３０電流合計ノード６０電流ブースト回路ｃ１第１充電ノードｄ１第２充電ノードＩ５３ＮＡＮＤゲートＩ５４ＮＡＮＤゲートＩ５５インバータＩ５６インバータＩ６７ＮＡＮＤゲートＩ６８ＮＡＮＤゲートＮ１７第１放電トランジスタＮ１８第２放電トランジスタｓ１休眠入力

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 3/00 H03K 3/03 H03K 3/354

Claims

(57)【特許請求の範囲】

【請求項１】高周波電圧制御発振器（１０）であっ
て：第１基準電圧レベル（Ｖｃｃ２）に接続される第１端子
と制御端子と第１充電ノード（ｃ１）に接続される第２
端子とを有する第１充電トランジスタ（Ｉ１９）と、前
記第１充電ノードに接続される第１端子と制御端子と第
２基準電圧レベルに接続される第２端子とを有する第１
放電トランジスタ（Ｎ１７）とを含む第１周波数制御回
路と；前記第１基準電圧レベルに接続される第１端子と制御端
子と第２充電ノード（ｄ１）に接続される第２端子とを
有する第２充電トランジスタ（Ｉ２０）と、前記第２充
電ノードに接続される第１端子と制御端子と前記第２基
準電圧レベル（ＧＮＤ１）に接続される第２端子とを有
する第２放電トランジスタ（Ｎ１８）とを含む第２周波
数制御回路と；前記第１充電ノード（ｃ１）を前記第２放電トランジス
タ（Ｎ１８）の該制御端子に接続させる第１フィードバ
ックパス（ｃ１→ｃ２→ｃ３→ｃ４のバス）であって、
複数の直列に接続された回路素子（Ｉ６８，Ｉ５３，Ｉ
５５）と、前記直列に接続された回路素子の間に配置さ
れた動作中第１或いは第２のいずれかの電圧レベルに充
電される第１ノード（ｃ２）と、前記第１充電ノードに
接続された第１制御入力（ゲートＩ６８の上側入力）
と、第２制御入力（ゲートＩ６８の下側入力）とを含む
第１フィードバックパス（ｃ１→ｃ２→ｃ３→ｃ４のバ
ス）と、前記第２充電ノードを前記第１放電トランジスタ（Ｎ１
７）の該制御端子に接続させる第２フィードバックパス
（ｄ１→ｄ２→ｄ３→ｄ４のバス）であって、複数の直
列に接続された回路素子（Ｉ６７，Ｉ５４，Ｉ５６）
と、前記直列に接続された回路素子の間に配置され動作
中前記第１電圧レベルまたは第２電圧レベルに充電され
る第２ノード（ｄ２）と、前記第２充電ノードに接続さ
れた第３制御入力（ゲートＩ６７の下側入力）と、第４
制御入力（ゲートＩ６７の上側入力）とを含む第２フィ
ードバックパス（ｄ１→ｄ２→ｄ３→ｄ４のバス）と、前記第１或いは第２フィードバックパスの一部を構成し
ない始動回路であって、前記第１及び第２フィードバッ
クパスの前記第１ノード（ｃ２）及び前記第２ノード
（ｄ２）に接続された第１及び第２入力端子（ｉ１，ｉ
２）と、第１フィードバックパスの第２制御入力（Ｉ６
８の下側ゲート）に接続された出力端子（ＳＵＯ）とを
有し、前記第１及び第２のフィードバックパスの前記第
１ノード及び前記第２ノードが異なる電圧レベルに充電
された時に前記第１電圧レベルを前記第１フィードバッ
クパスの前記制御入力（Ｉ６８の上側ゲート）に供給
し、そして、前記両第１ノード（ｃ２）及び前記第２ノ
ード（ｄ２）が同じ電圧レベルに充電された時に前記第
２電圧レベルを供給して電圧制御発振器を安定状態に入
ることを防ぐ始動回路（１４）とを有し、前記始動回路が更に休眠モード制御信号を受けるように
接続され、前記休眠モード制御信号が予め定められた電
圧レベルの時に前記第２電圧レベルを前記第１フィード
バックパスの第２制御入力に供給する手段（Ｎ３０）；を有し、前記電圧制御発振器が更に前記休眠モード制御
信号を受けるように接続され、前記休眠モード制御信号
が前記予め定められた電圧レベルの時に前記第２電圧レ
ベルを前記第２フィードバックパスの該第４制御入力に
供給する手段；を有することを特徴とする高周波電圧制御発振器。
【請求項２】高周波電圧制御発振器（１０）であっ
て：第１基準電圧レベル（Ｖｃｃ２）に接続される第１端子
と制御端子と第１充電ノード（ｃ１）に接続される第２
端子とを有する第１充電トランジスタ（Ｉ１９）と、前
記第１充電ノードに接続される第１端子と制御端子と第
２基準電圧レベルに接続される第２端子とを有する第１
放電トランジスタ（Ｎ１７）とを含む第１周波数制御回
路と；前記第１基準電圧レベルに接続される第１端子と制御端
子と第２充電ノード（ｄ１）に接続される第２端子とを
有する第２充電トランジスタ（Ｉ２０）と、前記第２充
電ノードに接続される第１端子と制御端子と前記第２基
準電圧レベル（ＧＮＤ１）に接続される第２端子とを有
する第２放電トランジスタ（Ｎ１８）とを含む第２周波
数制御回路と；前記第１充電ノード（ｃ１）を前記第２放電トランジス
タ（Ｎ１８）の該制御端子に接続させる第１フィードバ
ックパス（ｃ１→ｃ２→ｃ３→ｃ４のバス）であって、
複数の直列に接続された回路素子（Ｉ６８，Ｉ５３，Ｉ
５５）と、前記直列に接続された回路素子の間に配置さ
れた動作中第１或いは第２のいずれかの電圧レベルに充
電される第１ノード（ｃ２）と、前記第１充電ノードに
接続された第１制御入力（ゲートＩ６８の上側入力）
と、第２制御入力（ゲートＩ６８の下側入力）とを含む
第１フィードバックパス（ｃ１→ｃ２→ｃ３→ｃ４のバ
ス）と、前記第２充電ノードを前記第１放電トランジスタ（Ｎ１
７）の該制御端子に接続させる第２フィードバックパス
（ｄ１→ｄ２→ｄ３→ｄ４のバス）であって、複数の直
列に接続された回路素子（Ｉ６７，Ｉ５４，Ｉ５６）
と、前記直列に接続された回路素子の間に配置され動作
中前記第１電圧レベルまたは第２電圧レベルに充電され
る第２ノード（ｄ２）と、前記第２充電ノードに接続さ
れた第３制御入力（ゲートＩ６７の下側入力）と、第４
制御入力（ゲートＩ６７の上側入力）とを含む第２フィ
ードバックパス（ｄ１→ｄ２→ｄ３→ｄ４のバス）と、前記第１或いは第２フィードバックパスの一部を構成し
ない始動回路であって、前記第１及び第２フィードバッ
クパスの前記第１ノード（ｃ２）及び前記第２ノード
（ｄ２）に接続された第１及び第２入力端子（ｉ１，ｉ
２）と、第１フィードバックパスの第２制御入力（Ｉ６
８の下側ゲート）に接続された出力端子（ＳＵＯ）とを
有し、前記第１及び第２のフィードバックパスの前記第
１ノード及び前記第２ノードが異なる電圧レベルに充電
された時に前記第１電圧レベルを前記第１フィードバッ
クパスの前記制御入力（Ｉ６８の上側ゲート）に供給
し、そして、前記両第１ノード（ｃ２）及び前記第２ノ
ード（ｄ２）が同じ電圧レベルに充電された時に前記第
２電圧レベルを供給して電圧制御発振器を安定状態に入
ることを防ぐ始動回路（１４）とを有し、前記始動回路（１４）が、第１インバータ（Ｉ２１）を
介して該第１フィードバックパスの該第１ノード（ｄ
２）に接続された第１入力と、第２インバータ（Ｉ２
０）を介して該第２フィードバックパスの該第２ノード
に接続された第２入力と、該第１フィードバックパスの
第２制御入力（Ｉ６８の下側入力）に接続された出力と
を有するＮＡＮＤゲート（Ｉ２５，Ｉ２６，Ｉ２７，Ｎ
２８，Ｎ２９，Ｎ３０）を含むことを特徴とする高周波
電圧制御発振器。
【請求項３】高周波電圧制御発振器（１０）であっ
て：第１基準電圧レベル（Ｖｃｃ２）に接続される第１端子
と制御端子と第１充電ノード（ｃ１）に接続される第２
端子とを有する第１充電トランジスタ（Ｉ１９）と、前
記第１充電ノードに接続される第１端子と制御端子と第
２基準電圧レベルに接続される第２端子とを有する第１
放電トランジスタ（Ｎ１７）とを含む第１周波数制御回
路と；前記第１基準電圧レベルに接続される第１端子と制御端
子と第２充電ノード（ｄ１）に接続される第２端子とを
有する第２充電トランジスタ（Ｉ２０）と、前記第２充
電ノードに接続される第１端子と制御端子と前記第２基
準電圧レベル（ＧＮＤ１）に接続される第２端子とを有
する第２放電トランジスタ（Ｎ１８）とを含む第２周波
数制御回路と；前記第１充電ノード（ｃ１）を前記第２放電トランジス
タ（Ｎ１８）の該制御端子に接続させる第１フィードバ
ックパス（ｃ１→ｃ２→ｃ３→ｃ４のバス）であって、
複数の直列に接続された回路素子（Ｉ６８，Ｉ５３，Ｉ
５５）と、前記直列に接続された回路素子の間に配置さ
れた動作中第１或いは第２のいずれかの電圧レベルに充
電される第１ノード（ｃ２）と、前記第１充電ノードに
接続された第１制御入力（ゲートＩ６８の上側入力）
と、第２制御入力（ゲートＩ６８の下側入力）とを含む
第１フィードバックパス（ｃ１→ｃ２→ｃ３→ｃ４のバ
ス）と、前記第２充電ノードを前記第１放電トランジスタ（Ｎ１
７）の該制御端子に接続させる第２フィードバックパス
（ｄ１→ｄ２→ｄ３→ｄ４のバス）であって、複数の直
列に接続された回路素子（Ｉ６７，Ｉ５４，Ｉ５６）
と、前記直列に接続された回路素子の間に配置され動作
中前記第１電圧レベルまたは第２電圧レベルに充電され
る第２ノード（ｄ２）と、前記第２充電ノードに接続さ
れた第３制御入力（ゲートＩ６７の下側入力）と、第４
制御入力（ゲートＩ６７の上側入力）とを含む第２フィ
ードバックパス（ｄ１→ｄ２→ｄ３→ｄ４のバス）と、前記第１或いは第２フィードバックパスの一部を構成し
ない始動回路であって、前記第１及び第２フィードバッ
クパスの前記第１ノード（ｃ２）及び前記第２ノード
（ｄ２）に接続された第１及び第２入力端子（ｉ１，ｉ
２）と、第１フィードバックパスの第２制御入力（Ｉ６
８の下側ゲート）に接続された出力端子（ＳＵＯ）とを
有し、前記第１及び第２のフィードバックパスの前記第
１ノード及び前記第２ノードが異なる電圧レベルに充電
された時に前記第１電圧レベルを前記第１フィードバッ
クパスの前記制御入力（Ｉ６８の上側ゲート）に供給
し、そして、前記第１ノード（ｃ２）及び前記第２ノー
ド（ｄ２）が同じ電圧レベルに充電された時に前記第２
電圧レベルを供給して電圧制御発振器を安定状態に入る
ことを防ぐ始動回路（１４）とを有し、前記第１基準電圧（Ｖｃｃ）に接続された第１端子とブ
ースト制御ノードに接続された第２端子とを有する抵抗
器（ｒ−１１）と、前記ブースト制御ノード（３０）に
接続された第１端子と入力電圧レベルへ接続された制御
端子と第２端子とを有する第１トランジスタ（Ｉ７）と
を含むリニア直列回路と、リニア充電回路は前記入力電
圧レベルにより制御されるリニア電流を供給し；前記第１基準電圧レベルに接続された第１端子と第２端
子と該ブースト制御ノードに接続された制御端子とを有
するブーストトランジスタ（Ｍ７）を有するブースト回
路（６０）と、該ブースト回路は前記抵抗器の電圧降下
が前記ブーストトランジスタをターンオンするのに十分
な時にブースト電流を供給し；前記第１トランジスタの該第２端子を前記第１及び第２
充電トランジスタの該両制御端子に接続させ、前記両制
御端子の制御電圧を供給して該リニア電流と前記第１直
列回路と前記ブースト回路とにより供給されるブースト
電流との合計をミラーする電流ミラー手段（Ｎ８，Ｎ４
０，Ｎ６５）とを有することを特徴とする高周波電圧制
御発振器。
【請求項４】高周波電圧制御発振器（１０）であっ
て：第１基準電圧レベル（Ｖｃｃ２）に接続される第１端子
と制御端子と第１充電ノード（ｃ１）に接続される第２
端子とを有する第１充電トランジスタ（Ｉ１９）と、前
記第１充電ノードに接続される第１端子と制御端子と第
２基準電圧レベルに接続される第２端子とを有する第１
放電トランジスタ（Ｎ１７）とを含む第１周波数制御回
路と；前記第１基準電圧レベルに接続される第１端子と制御端
子と第２充電ノード（ｄ１）に接続される第２端子とを
有する第２充電トランジスタ（Ｉ２０）と、前記第２充
電ノードに接続される第１端子と制御端子と前記第２基
準電圧レベル（ＧＮＤ１）に接続される第２端子とを有
する第２放電トランジスタ（Ｎ１８）とを含む第２周波
数制御回路と；前記第１充電ノード（ｃ１）を前記第２放電トランジス
タ（Ｎ１８）の該制御端子に接続させる第１フィードバ
ックパス（ｃ１→ｃ２→ｃ３→ｃ４のバス）であって、
複数の直列に接続された回路素子（Ｉ６８，Ｉ５３，Ｉ
５５）と、前記直列に接続された回路素子の間に配置さ
れた動作中第１或いは第２のいずれかの電圧レベルに充
電される第１ノード（ｃ２）と、前記第１充電ノードに
接続された第１制御入力（ゲートＩ６８の上側入力）
と、第２制御入力（ゲートＩ６８の下側入力）とを含む
第１フィードバックパス（ｃ１→ｃ２→ｃ３→ｃ４のバ
ス）と、前記第２充電ノードを前記第１放電トランジスタ（Ｎ１
７）の該制御端子に接続させる第２フィードバックパス
（ｄ１→ｄ２→ｄ３→ｄ４のバス）であって、複数の直
列に接続された回路素子（Ｉ６７，Ｉ５４，Ｉ５６）
と、前記直列に接続された回路素子の間に配置され動作
中前記第１電圧レベルまたは第２電圧レベルに充電され
る第２ノード（ｄ２）と、前記第２充電ノードに接続さ
れた第３制御入力（ゲートＩ６７の下側入力）と、第４
制御入力（ゲートＩ６７の上側入力）とを含む第２フィ
ードバックパス（ｄ１→ｄ２→ｄ３→ｄ４のバス）と、前記第１或いは第２フィードバックパスの一部を構成し
ない始動回路であって、前記第１及び第２フィードバッ
クパスの前記第１ノード（ｃ２）及び前記第２ノード
（ｄ２）に接続された第１及び第２入力端子（ｉ１，ｉ
２）と、第１フィードバックパスの第２制御入力（Ｉ６
８の下側ゲート）に接続された出力端子（ＳＵＯ）とを
有し、前記第１及び第２のフィードバックパスの前記第
１ノード及び前記第２ノードが異なる電圧レベルに充電
された時に前記第１電圧レベルを前記第１フィードバッ
クパスの前記制御入力（Ｉ６８の上側ゲート）に供給
し、そして、前記両第１ノード（ｃ２）及び前記第２ノ
ード（ｄ２）が同じ電圧レベルに充電された時に前記第
２電圧レベルを供給して電圧制御発振器を安定状態に入
ることを防ぐ始動回路（１４）とを有し、それぞれのフィードバックパスの該第１及び第２制御入
力が該第１基準電圧レベルを受けるように接続されたＮ
チャンネルトランジスタ（ＩＰ１，ＩＰ２）を有するＣ
ＭＯＳＮＡＮＤゲート（Ｉ６８）の入力であって、そし
て、第１基準電圧レベルの大きさに起因する大きさを有
するトリガ電圧により特徴付けられ、そしてこれにおい
て、Ｎチャンネルトランジスタが、前記第１基準電圧レベル
の大きさの変化による前記第１及び第２充電トランジス
タから提供される充電電流の変化を補償するように該ト
リガ電圧の大きさが変化するように設定されていること
を特徴とする高周波電圧制御発振器。
【請求項５】高周波電圧制御発振器（１０）であっ
て：第１基準電圧レベル（Ｖｃｃ２）に接続される第１端子
と制御端子と第１充電ノード（ｃ１）に接続される第２
端子とを有する第１充電トランジスタ（Ｉ１９）と、前
記第１充電ノードに接続される第１端子と制御端子と第
２基準電圧レベルに接続される第２端子とを有する第１
放電トランジスタ（Ｎ１７）とを含む第１周波数制御回
路と；前記第１基準電圧レベルに接続される第１端子と制御端
子と第２充電ノード（ｄ１）に接続される第２端子とを
有する第２充電トランジスタ（Ｉ２０）と、前記第２充
電ノードに接続される第１端子と制御端子と前記第２基
準電圧レベル（ＧＮＤ１）に接続される第２端子とを有
する第２放電トランジスタ（Ｎ１８）とを含む第２周波
数制御回路と；前記第１充電ノード（ｃ１）を前記第２放電トランジス
タ（Ｎ１８）の該制御端子に接続させる第１フィードバ
ックパス（ｃ１→ｃ２→ｃ３→ｃ４のバス）であって、
複数の直列に接続された回路素子（Ｉ６８，Ｉ５３，Ｉ
５５）と、前記直列に接続された回路素子の間に配置さ
れた動作中第１或いは第２のいずれかの電圧レベルに充
電される第１ノード（ｃ２）と、前記第１充電ノードに
接続された第１制御入力（ゲートＩ６８の上側入力）
と、第２制御入力（ゲートＩ６８の下側入力）とを含む
第１フィードバックパス（ｃ１→ｃ２→ｃ３→ｃ４のバ
ス）と、前記第２充電ノードを前記第１放電トランジスタ（Ｎ１
７）の該制御端子に接続させる第２フィードバックパス
（ｄ１→ｄ２→ｄ３→ｄ４のバス）であって、複数の直
列に接続された回路素子（Ｉ６７，Ｉ５４，Ｉ５６）
と、前記直列に接続された回路素子の間に配置され動作
中前記第１電圧レベルまたは第２電圧レベルに充電され
る第２ノード（ｄ２）と、前記第２充電ノードに接続さ
れた第３制御入力（ゲートＩ６７の下側入力）と、第４
制御入力（ゲートＩ６７の上側入力）とを含む第２フィ
ードバックパス（ｄ１→ｄ２→ｄ３→ｄ４のバス）と、前記第１或いは第２フィードバックパスの一部を構成し
ない始動回路であって、前記第１及び第２フィードバッ
クパスの前記第１ノード（ｃ２）及び前記第２ノード
（ｄ２）に接続された第１及び第２入力端子（ｉ１，ｉ
２）と、第１フィードバックパスの第２制御入力（Ｉ６
８の下側ゲート）に接続された出力端子（ＳＵＯ）とを
有し、前記第１及び第２のフィードバックパスの前記第
１ノード及び前記第２ノードが異なる電圧レベルに充電
された時に前記第１電圧レベルを前記第１フィードバッ
クパスの前記制御入力（Ｉ６８の上側ゲート）に供給
し、そして、前記両第１ノード（ｃ２）及び前記第２ノ
ード（ｄ２）が同じ電圧レベルに充電された時に前記第
２電圧レベルを供給して電圧制御発振器を安定状態に入
ることを防ぐ始動回路（１４）とを有し、前記始動回路が、前記両フィードバックパスの固定遅延
にほぼ等しい時間の継続に起因する前記制御入力の電圧
レベルの変化に応答して前記第２電圧レベルから前記第
１電圧レベルまでの遷移の遅延を引き起こす手段（６
０）を有することを特徴とする高周波電圧制御発振器。