KR0143974B1

KR0143974B1 - 고주파수 전압 제어 발진기

Info

Publication number: KR0143974B1
Application number: KR1019920009334A
Authority: KR
Inventors: 에릭 루에즈 제이
Original assignee: 이성환; 삼성쎄미콘덕터 인코포레이티드
Priority date: 1991-10-10
Filing date: 1992-05-29
Publication date: 1998-08-17
Also published as: EP0542400B1; KR930009242A; EP0542400A1; JPH06204860A; JP2931717B2; DE69220889T2; DE69220889D1; US5153534A; TW271022B

Abstract

고주파수 전압 제어 발진기는 안정한 상태로 들어가는 것을 막기 위한 스타트-업 회로를 포함하며, 발진기 궤환통로에서의 정해진 지연을 증가시키지 않는다. 슬리이프 모드 특징은 전력을 보존하도록 발진기를 중지시키고 전원공급 입력을 통하여 결합되는 고주파수 잡음으로부터 발진기를 분리시키도록 캐패시터들이 사용된다.

Description

고주파수 전압 제어 발진기

제1도는 래치-형, 고-주파수 전압 제어 발진기의 개략도;

제2도는 전압 레벨 천이 시간에서 노드 신호의 전압 레벨들을 나타내는 도;

제3도는 정상 동작 동안 전압 신호의 파형을 나타내는 그래프;

제4도는 제1도의 전압 제어 발진기에 포함된 스타트-업 회로의 개략도;

제5도는 스타트-업 동안 전압 신호의 파형을 나타내는 그래프;

제6도는 고 주파수에서 주파수이득을 선형화 하기 위한 회로의 개략도;

제7도는 입력 전압에 대한 주파수의 의존을 나타내는 그래프;

제8도는 입력 전압에 대한 충전전류의 의존을 나타내는 그래프;

제9도는 제1도에 나타낸 전압 제어 발진기에 사용된 CMOSNAND게이트의 상세한 개략도이다.

*도면의 주요 부분에 대한 부호의 설명

10:래치형 전압 제어 발진기 12:게이트 망

14:스타트-업 회로 30:합 노드

60:전류 승압 회로

본 발명은 고주파수 래치 형 전압 제어 발진기 회로에 관한 것이다.

위상 등기 루프들(PhAse-Locked Loops; PLLs)는 퍼스널 컴퓨터와 다른 디지탈 시스템을 위한 클럭 발생 칩을 포함하는 많은 응용 분야에 이용된다. PLL의 중요한 부품은 제2발진 신호가 제1발진 신호에 위상동기 되도록 하는 전압 제어발진기(Voltage Controlled Oscillator; VCO)이다.

전압 제어 발진기의 한가지 형태는 제1,2 충전 노드들로 부터 발생된 전압 신호들에 의해서 트리거되는 래치를 이용한다. 입력 제어 전압 신호는 출력 주파수가 제어 전압 신호의 진폭(amplitude)에 의해서 결정되도록 하기 위하여 노드들이 충전되는 율을 제어한다.

제1,2 궤환 통로들은 각 궤한 통로가 몇 개의 직렬 연결된 회로 요소들을 포함하는 제1, 제2 충전 노드들을 결합한다. 각 회로 요소는 정해진 지연을 궤한통로에 전달하고 그 정해진 지연의 합은 전압 제어 발진기의 최대 동작 주파수를 결정한다. 따라서, 정해진 지연의 합은 고주파수에서 동작하기 위해서 작게 유지되어야 한다.

래치형 발진기가 가진 한가지 문제점은 스타트-업 동안 안정, 비발진 상태에들어갈지도 모른다는 것이다. 그래서, 발진을 재시도하기 위한 회로의 형태가 제공되어야 한다. 그러나, 이 회로는 궤한 통로에 지연을 발생 시킬 수 있고 전압 제어 발진기의 최대 동작 주파수를 낮게 할 수도 있다.

게다가, 충전 노드에서 전압 레벨은 고주파수 동작을 위해서 매우 안정화되어야 한다. 그래서 전압 제어 발진기는 전원 공급 입력을 통하여 결합된 고주파수 노이즈로부터 분리 되어야 한다. 전형적으로, 큰 필터가 고주파수로 부터 분리되기 위하여 이용된다.

본 발명의 제1 태양에 의하면, 궤환통로에 완전하게 외부에 있는 스타트-업 회로는 발진기가 궤한통로에 의해서 유발되는 정해진 지연을 증가함이 없이 안정한 상태에 들어가는 것을 막는다.

본 발명의 제2 태양에 의하면, 슬리이프 모드 신호(sleep mode signal)에 응답하는 회로는 발진기 출력신호가 요구되지 않을 때 전력을 보존하기 위한 슬리이프 모드동안 발진을 막는다. 이 회로는 발진기 시스템에서 정해진 지연을 증가하지 않는다.

본 발명의 제3 태양에 의하면, 승압 회로는 궤한 통로의 정해진 지연의 영향을 상쇄하기 위하여 고주파수에서 충전 전류를 증가하기 위하여 제공된다.

본 발명의 제4 태양에 의하면, CMOS NAND 게이트들은 궤한통로에 사용되고 NAND 게이트들에서 트랜지스터들은 전력 공급 전압에서 변동에의한 충전 전류의 변화를 보상하기 위하여 그 크기가 결정 지워진다.

본 발명의 제5 태양에 의하면, 고주파수 단락 회로는 전압 제어 발진기가 전력 공급 입력을 통하여 결합된 고주파수 노이즈로부터 고립되도록 하고 고주파수에서 안정한 동작을 제공하기 위하여 만들어진다.

본 발명의 이점과 다른 특성은 첨부된 도면과 상세한 설명으로부터 분명해 질 것이다.

제1도는 발명의 바람직한 실시예의 개략도이다. 제1, 제2 충전노드들(d1, c1)이 각각 제1, 제2 방전 트랜지스터(N17, N18)에 결합된다. NAND 게이트들(I68, I53)과 인버터(I55)를 포함하는 제1궤환통로는 제1 충전 노드(c1)을 제2방전 트랜지스터(N18)에 결합하고 NAND게이트들(I67, I54)과 인버터(I56)를 포함하는 제2궤환통로는 제2충전 노드(d1)을 제1방전 트랜지스터(N17)에 결합하여 구성되어 있다.

전압 제어 발진기의 상위 발진 주파수는 각 궤환통로의 구성 요소들에 의해서 나타나는 정해진 지연에 의해서 제한된다. 나타낸 회로는 발진 상태와 비발진 상태의 두 개의 안정 상태를 가진다. 스타트-업 회로는 전압 제어 발진기가 발진 상태로 가도록 하기 위하여 스타트-업에서 비발진 상태에 있을 때 상호 작용한다. 스타트-업회로(14)는 어떠한 부가적인 지연도 전압 제어 발진기의 상위 발진 주파수를 더 제한하기 위하여 그들 통로에 나타나지 않도록 하기 위하여 제1, 제2 궤환통로 외부에 있다.

제1도에 있어서, 래치형 전압 제어 발진기(10)은 교차로 결합된 NAND게이트들(I53, I54)를 포함하며. 그 각 NAND게이트는 2개의 입력(A,B)와 하나의 출력(Y)를 가지고 NAND게이트(I53)는 노드(c3)에 결합되고 NAND게이트(I54)는 노드(d3)에 결합된다. 노드(c3)는 NAND게이트(I54)의 입력(B)에 결합되고 인버터(I55)에 의해서 노드(c4)에 결합된다. 노드(d3)는 NAND게이트(I53)의 입력(B)에 결합되고 인버터(I56)에 의해서 노드(d4)에 결합된다. NAND게이트(I53)의 입력(A)는 노드(c2)에 결합되고 NAND게이트(I54)의 입력(A)는 노드(d2)에 결합된다.

노드(C4)는 N채널 트랜지스터(N18)의 게이트에 결합되고 인버터(I74)를 통하여 출력 핀(VCOB)에 결합된다. 노드(d4)는 N채널 트랜지스터(N17)의 게이트에 결합되고 인버터(I75)를 통하여 출력 핀(VCO)에 결합된다. 트랜지스터(N17)은 접지전압에 연결된 소오스 전극과 노드(c1)에 결합된 드레인 전극을 가지고 트랜지스터(N18)은 접지전압에 연결된 소오스 전극과 노드(d1)에 연결된 드레인 전극을 가진다. P 채널 트랜지스터들(I19,I20)은 트랜지스터 (N17 또는 N18)가 오프 일 때 각각 노드들(c1, d1)을 충전하기 위한 전류원 으로서 동작한다.

NAND 게이트들(I68, I67)은 발진기를 위한 게이팅 망(12)를 형성한다. NAND 게이트(I68)의 입력(B)는 스타트-업 회로(14)의 출력에 결합되고 입력(A)는 노드(c1)에 결합되고 출력(Y)는 노드(c2)에 결합된다. NAND 게이트(I67)의 입력(A)는 노드(d1)에 결합되고 입력(B)는 인버터(I71)을 통하여 슬리이프 신호 입력(sl)에 결합되고 출력(Y)는 노드(d2)에 결합된다. 스타트-업 회로(14)은 각각 노드들(c2, d2)에 결합된 입력들(i1, i2)를가진다.

제1도에 나타낸 시스템의 동작은 제1, 2, 3도와 표1과 관련하여 설명될 것이다. 입력들(A, B)와 출력(Y)를 가지는 NAND 게이트들에 대한 진리표는 다음과 같다.

여기에서, H는 하이 전압 레벨을 의미하고 L는 로우 전압 레벨을 의미한다.

제2도는 각 노드의 신호에 대한 전압 레벨 천이 시간에서의 각 노드의 신호의 전압 레벨을 나타낸다. 다음 설명에서 기호(c1, c2, c3, c4, d1, d2, d3, d4)는 궤한통로의 노드들과 그들 노드들에서 발생되는 전압 신호들을 확인하기 위하여 사용될 것이다. 제3도는 각 노드에 대한 전압 대 시간 관계를 나타내는 파형이다. 정상 동작동안, 슬리이프 입력(sl)은 NAND 게이트(I67)의 입력(B)가 H가 되도록 하기 위하여 로우이고 스타트-업 회로(14)의 출력은 NAND게이트(I68)의 입력(B)가 H가 되도록하기 위하여 하이이다.

시간(tO)에서, 노드(c2)가 L에서 H로 천이하고, NMOS트랜지스터(N18)은 노드(d1)이 충전되도록 오프이고, NMOS트랜지스터(N17)은 노드(c1)이 로우로 되기 위해서 온 된다.이 회로는 노드(d1)을 천이시킬 준비가 되어 있다. 노드들(c1, d1)은 제1, 제2 캐패시터들(20, 22)에 의해서 개략적으로 나타낸 작은 고유의 개패시턴스를 가진다.

시간 t1에서, 노드(d1)은 NAND게이트(I67)의 스레쉬홀드 전압으로 충전된다. 그래서,입력신호의 H전압 레벨은 그것을 트리거하는 소자의 스레쉬홀드 전압 레벨로서 정의된다. d1, c1 아래에 ?는 전압 레벨이 낮지만 스레쉬홀드 H레벨 쪽으로 증가하고 있다는 것을 의미한다.

시간 t2에서, 노드(d2)가 노드(d1)의 이전 천이에 응답하여 H에서 L로 천이하고, 시간 t3에서 노드(d3)가 노드(d2)의 이전 천이에 응답하여 L에서 H로 천이한다. 시간 t0 에서 t3까지는 제1 궤환통로에서 어떠한 전압 천이가 없었다는 것을 주목하라.

제2와 제1 궤환통로사이에 제1상호 작용은 시간 t3에서 노드(d3)의 천이에 응답하여 일어난다. 제1도에 나타낸 것처럼, NAND게이트들(I67, I68)은 교차 결합된다.그래서, 노드(d3)의 천이는 노드(c3)가 H에서 L로 천이하도록 하고 또한 노드(d4)가 시간 t4에서 H에서 L로 천이하도록 한다. 노드(d4)의 천이는 방전 트랜지스터(N17)을 오프한다.

제2상호 작용은 시간 t4에서 노드(d4)천이에 의해서 트랜지스터(N17)의 오프에 응답하여 발생한다. 시간 t5에서, 노드(c1)은 트랜지스터(N17)가 오프이기 때문에 충전되기 시작하고 노드(c4)는 시간 t4에서 노드(c3)천이에 응답하여 시간 t5에서 L에서 H로 천이한다. 노드(c4)의 천이는 방전 트랜지스터(N18)를 온한다.

궤환통로들 사이에 제3상호 작용은 시간 t5에서 노드(c4)천이에 의해서 트랜지스터(N18)가 온 하는 것에 응답하여 발생한다. 노드(d1)은 방전되고 H에서 L로 천이하고 노드(c1)은 약 시간 t6근처에서 충전한다. 방전 트랜지스터(N18)은 노드(d1)을 방전하기 위하여 트랜지스터(I20)을 보다 훨씬 더 많이 도전한다. 그리고 노드(d1)의 파형으로부터 명백한 것처럼, 노드(d1)의 전압 레벨은 매우 급속하게 오프로 떨어진다.

시간(t7)에서, 노드(d2)는 L에서 H로 천이하고 노드(c1)은 충전된다. 그 회 로는 시간(t8)에서 발생하는 노드(d1)천이를 위한 준비를 한다. 그 때 전압제어 발진기는 상술한 방법으로 노드들(c1, d1)천이를 하기를 계속한다.

노드들(d1, c1)천이 사이의 시간은 시간 t1에서 시간 t8이다. 시간 t5에서 t8 사이에 간격은 노드(c1)의 충전율에 의해서 결정된다. 노드(c1)의 충전율은 입력 전압(cpout)과 다른 회로 파라메타의 크기들에 의존한다. 그러나, 시간 t1에서 t5의 시간 간격은 입력 전압에 의존하는 것이 아니라 NAND 게이트들(I67, I68, I53, I54)과 궤환통로에서 다른 회로 요소들의 정해진 지연의 크기에 의존한다.

트랜지스터(I19, I20)에 의해서 공급되는 충전 전류의 양은 아래와 같이 저항(r-11)과 입력전압(cpout)의 크기에 의해서 결정된다. 저항(r-11)는 전원 전압(Vcc)에 결합된 제1단자와 전류 합 노드(30)에서 트랜지스터(I7)의 소오스에 결합된 제2단자를 가진다. 따라서, 저항(r-11)을 통한 전압 강하는 대략 Vcc값과 cpout- Vgs(I7)의 차와 같다.

합 노드(30)을 통하여 흐르는 트랜지스터(I7)을 통한 전류의 크기는 (Vcc - cpout - Vgs(I7))/ r-11과 같다. 이 전류는 트랜지스터들(N8, N40)에 의해서 형성된 전류 미러를 통하여 그리고 트랜지스터(I41)을 통하여 트랜지스터(I19, I20)에 미러된다.

궤한 통로에서 회로 요소에 의한 정해진 지연의 합은 노드들(c1, d1)의 천이사이에 최소 시간이고 그 스위칭 시간에서 하한 값을 정한다. 왜냐하면 출력의 주파수는 천이 시간의 크기에 반비례하기 때문에, 정해진 지연의 합의 크기는 전압 제어 발진기 출력 주파수의 상한 값을 결정한다. 따라서, 노드(c1)부터 노드(d4)까지의 궤환통로내에 회로 요소들의 수는 고주파수에서 동작하도록 최소화되어 져야한다. 그래서, 스타트-업 회로(14)는 정해진 지연을 궤한통로에 더하는 것을 피하기 위하여 궤한통로들의 외부에 위치한다.

스타트-업 회로(14)의 작용은 제4, 5도와 관련하여 설명될 것이다. 제4도는 스타트-업 회로(14)를 나타내는 것이고 제5도는 제1과 제2 궤환통로들에서 노드들의 전압 레벨과 출력(SUO)의 파형을 나타내는 것이다. 제4도에 있어서, P채널 트랜지스터(I25)의 제1단자는 전원전압(Vcc)에 결합되고 제2단자는 제1노드에 결합된 P채널 트랜지스터(I26)과 N채널 트랜지스터(N30)을 구비하는 제1직렬회로와 P채널 트랜지스터(I27)과 N채널 트랜지스터들(N28, N29)를 구비하는 제2직렬 회로에 결합된다. 트랜지스터(I27, N28)은 제2노드에 결합된다. 입력(12)는 트랜지스터들(I26, N29)의 게이트들에 결합된 인버터(I20)의 출력을 가지는 인버터(I20)의 입력에 결합된다. 입력(i1)은 트랜지스터들(I27, N28)의 게이트들에 결합된 인버터(I21)의 출력을 가지는 인버터(I21)의 입력에 결합된다. 입력(sl)은 트랜지스터들(I25, N30)의 게이트들에 결합된다.

슬리이프 입력 신호(sl)이 로우이면, 스타트-업 회로(14)는 표2에 나타낸 진리표에 의해서 특징지워지는 부정된 NAND게이트로서 기능한다.

슬리이프 입력 신호(sl)이 하이 일 때, 출력신호(SUO)는 항상 접지전압에 결합되어 로우가 되기 위하여 트랜지스터(I25)가 오프이고 트랜지스터(N30)이 온 된다.

왜냐하면 제1도에 나타낸 전압제어 발진기는 래치형 전압 제어 발진기이기 때문에 스타트-업 회로(14)의 기능은 전압 제어 발진기가 스타트-업 동안 안정한 상태에 가는 것을 막는다. 만일 스타트-업에서, 슬리이프 입력 신호(sl)이 로우이고, 출력신호(SUO)가 하이이고, 두 개의 트랜지스터들(N17, N18)은 오프되면, 노드들(c1, d1)은 충전되고 NAND게이트들(I68, I67)의 모든 입력은 H이고 노드들(c2, d2, c3, d3)은 하이이고 노드들(c4, d4)는 로우가되어 발진이 없고 회로는 안정하다. 그러나, 표 2로부터, 만일 노드들(c2, d2)가 로우가 되면 출력신호(SUO)는 회로를 불안정하게 만드는 L로 스위치 된다.

제5도에 있어서, 시간 TO에서, 트랜지스터들(N17, N18)이 오프이고 노드들 (c2, d2)가 로우이고 출력신호(SUO)가 H로부터 L로 스위치 되기 때문에 노드들(c1, d1)이 충전된다. 시간 T1에서 NAND게이트(I68)의 출력은 로우인 출력신호(SUO)에 응답하여 노드(c2)가 L에서 H로 천이하도록 스위치한다. 노드(c2)의 천이는 노드(c4)가 시간 T3에서 L에서 H로 천이하도록 하는 시간 T2에서 노드(c3)가 H에서 L로 천이하도록 한다. 노드(c4)의 천이는 노드(d1)을 방전하기 위하여 트랜지스터(N18)을 온하고 시간(t4)에서 노드(d1)를 H에서 L로 천이하도록 한다. 그래서, 시간(TO)에서 H에서 L로 스위칭하는 출력신호(SUO)는 노드(d1)의 방전을 초래하는 제1궤환통로에서 연속천이를 유발하고 출력신호(SUO)의 천이는 상술된 것처럼 전압 제어 발진기의 정상 동작 동안 일어나는 노드(c1)신호의 로우로의 스위칭을 대체한다.

노드(d1)의 천이는 트랜지스터(N17)을 온하기 위하여 시간 T5에서 노드(d2), 시간 T6에서 노드(d3), 시간 T7에서 노드(d4)의 순차적인 천이를 유발하고 노드(c1)이 시간 T8에서 H에서 L로 천이하도록 하기 위하여 노드(c1)을 방전한다.

제3도로 되돌아 가서, 정상 동작 동안 노드(d1)이 방전하는 동시에 노드(c1)은 충전하기 시작하나, 스타트-업 동안 노드(c1)는 시간 T4에서 여전히 H이다. 그러나, 스타트-업 동안, 시간 T1에서 노드(c2)의 천이는 시간 T4부근에서 출력신호(SUO)가 L에서 H로 천이되도록 한다. 스타트-업 회로(14)는 전압 제어 발진기내에서 정상 게이트보다 입력 변화에 더 느리게 작용하도록 설계하고, 시간 T1과 T4사이 간격에 거의 동일하게 L에서 H로의 노드(c2)의 천이와 L에서 H로의 출력신호(SUO)의 천이 사이에 정해지고 느린 지연을 유입하도록 설계되었다.시간 T5근처에서 H로의 출력신호(SUO)의 천이는 노드(c2)의 H에서 L로 천이를 유발한다. 노드(c2)의 이러한 천이는 시간 T6에서 노드(c3)가 L에서 H로 천이하도록 하고 시간 T7에서 트랜지스터 (N18)을 오프하기 위하여 노드(c4)가 H에서 L로 천이하도록하고 노드(d1)을 충전하기 시작한다. 그래서, 시간 T4에서 L에서 H로 스위치하는 출력신호(SUO)는 노드(d1)을 충전하도록 제1 궤환통로 내에서 연속천이를 유발한다.

스타트-업 회로(14)에 의해서 유입되는 정해진 지연은 거의 동시에 트랜지스터(N18)을 오프하고 트랜지스터(N17)을 온하기 위하여 노드들(c4, d4)의 천이들을 동기한다.

그래서 시간 T8에서 회로는 전압 제어 발진기의 정상 동작을 나타내는 제3도의 파형의 시간 t0와 같은 점에 있고, 전압 제어 발진기는 상술한 것과 같이 동작한다.

제1도에 나타낸 전압 제어 발진기에서 스타트-업 회로(14)는 노드들(c1, d1) 으로부터 게이팅 회로까지의 궤환 통로들 중의 어느하나에도 포함되지 않는다. 따라서, 스타트-업 회로에 의한 정해진 지연이 전압 제어 발진기의 최대 동작 주파수가 감소되지 않도록하기 위하여 도입된다.

슬리이프 모드에서, 즉,신호(sl)이 H일 때, 노드(c2)가 H에 있기 위해서 출력신호(SUO)와 NAND게이트(I68)의 입력(B)이 L로 유지된다. 게다가, 슬리이프 신호(sl)이 H일 때 노드(d2)를 H에 유지하기 위하여 NAND게이트(I67)의 입력(B)가 L로 유지된다. 래치형 발진기에서 회로 요소들이 슬리이프 모드동안 어떤 전류도 흘리지 않기 위하여 노드들(c2, d2)이 H에 유지될 때 전혀 발진이 일어나지 않게 할 수 있다. 게다가, 슬리이프 신호(sl)이 H일 때 전류 흐름을 막기 위하여 트랜지스터(I70)을 온하고, 트랜지스터(I7)을 오프하기 위하여 트랜지스터(I7)의 게이트 전압을 전원전압(Vcc)으로 유지한다. 이에따라, 슬리이프 모드 동안 전압 제어 발진기는 슬리이프 모드가 발진 출력신호가 사용되지 않을 때 전력을 보존하기 위하여 사용되도록 하기 위하여 어떤 전력도 소모화지 않는다.

이상적으로, 전압 제어 발진기 출력신호의 주파수는 선형적으로 입력 전압에의존한다. 제7도는 입력 전압(cpout)에 대한 출력신호의 실제적인 주파수 의 존을 개략적으로 나타내는 그래프이다. 입력전압(cpout)이 전압(V)과 동일할 때 일어나는 임계 상위 주파수 fu에서, 입력 전압에 대한 실제적인 주파수 의존은 궤환통로의 정해진 지연의 효과 때문에 덜 선형적이다. 본 발명에서, 이 문제는 fu보다 더 높은 주파수에 대하여 비 선형적인 방법으로 충전 노드들(c1, d1)에 제공되는 전류를 증가시킴에 의해서 해결된다.

제6도는 제1도의 저항(r-11)과 트랜지스터(I7)의 직렬 회로에 결합된 전류 승압 회로(60)을 나타낸다 전류 승압 회로(60)은 전원 전압(Vcc)를 할 노드(30)에 직렬 연결하는 트랜지스터들(Q1, M7)을 포함한다. 트랜지스터(Q1)의 베이스는 전원 전압(V)에 결합되고 트랜지스터(M7)의 게이트는 합 노드(30)에 결합된다. 충전 전류(Ic)은 저항(r-11)을 통하여 흐르는 선형 전류(I)와 승압 회로(60)에 의해서 제공되는 승압 전류(I)의 합이다.

제1도와 관련하여 상술한 것처럼, 저항(r-11)을 통한 전압 강하는 대략 (V-CPOUT - Vgs(I7))이다. 동작중, 트랜지스터(M7)은 전압 강하의 크기가 트랜지스터(M7)의 스레쉬홀드 전압과 트랜지스터(Q1)의 다이오우드 전압 강하의 합보다 클 때까지 오프이다. 그 회로 요소는 트랜지스터(M7)이 저항(r-11)을 통한 전압 강하가 -Vu와 같을 때 온되도록 설계된다.

제8도는 저항(r-11)을 통한 전압 강하에 대한 전류(Ic)의 크기의 관계를 나타내는것이다. 입력전압이 Vu보다 더 클 때 전류(Ic)의 크기는 전류(I)의 작용 때문에 비선형적으로 증가한다. 상술한 것처럼, 트랜지스터(N8, N40, I41)은 충전 트랜지스터들(I19, I20)을 통하여 전류(Ic)를 반영하는 동작을 한다.

이 승압 전류는 NAND게이트들(I67, I68)의 트리거 전압 레벨까지 충전 노드들(c1, d1)을 충전하기 위하여 요구되는 시간을 감소하고 고주파수에서 정해진 지연의 효과를 보상하기 위하여 V이상의 입력전압에 대하여 제7도에서 나타낸 점선(70)에의해서 나타난 것처럼, 주파수의 변화 율로 증가한다. 따라서, 충전 전류에서 비선형 증가는 전압 fu이상에서 대략 선형적인 주파수 에 대한 의존을 발생한다.

상술한 것처럼, 전압 제어 발진기의 동작 주파수는 부분적으로 NAND게이트들과 궤환통로에서 다른 회로 요소들에 의해서 발생되는 정해진 지연의 크기에 의해서 결정된다. 전원 공급 전압(Vcc)의 크기가 변화할 때 정해진 지연이 변화한다. 그래서 전원 공급 전압에서 드리프트가 동작 주파수의 크기에 드리프트를 유발한다. 전원 공급 드리프트의 효과는 바람직한 실시예에서 보상된다.

제9도는 충전 노드(c1)에 결합된 입력(A)를 가지는 CMOSNAND게이트(I68)의 회로도이다. 만일 전원 전압이 소오스 전압 보다 증가한다면 NAND게이트의 트리거 전압을 증가하기 위하여 트랜지스터(IN1)의 전압은 증가한다. 따라서, 공급 전압이 증가할 때 트리거 전압 까지 노드(d1)에 요구되는 전하를 충전하는 시간(tc)은 증가한다. CMOS NAND게이트에서 트랜지스터들은 전원 전압의 변동에 의한 트리거 전압의 변화에 의해서 유발되는 충전시간(tc)의 변화가 전원전압의 변동에 의한 NAND게이트들과 인버터들의 지연 시간의 변화에 의해서 유발되는 충전시간(tc)의 변화에 의해서 제거되도록 설계되어 있다.

게다가, 고주파수 전원공급 노이즈는 트랜지스터들(I44, N43)에 의해서 형성된 캐패시터들에 의한 회로도부터 분리된다.

본 발명은 바람직한 실시예와 관련하여 설명되어 졌다. 대안적인 예와 대체할 수 있는 실시예들은 이 기술에 통상의 기술을 가진 사람에 의해서 분명해질 것이다. 예를 들면, 많은 트랜지스터들의 극성이 발명의 원리를 구현하는 과정에서 변경될 수 있다. 게다가, 승압 회로에서 트랜지스터(Q1)은 승압 회로의 턴-온 전압을 프로그램하기 위하여 사용된다. 상이한 수의 다이오우드와 다른 회로 구조의 번호는 이 전압을 더 프로그램하기 위하여 사용될 수 있다. 따라서, 첨부된 특허 청구의 범위에 기재된 것 외에는 발명을 제한하지 않을 것이다.

Claims

제1기준 전압 레벨에 결합된 제1단자, 제어단자, 제1충전 노드에 결합된 제2단자를 가지는 제1충전 트랜지스터와, 상기 제1충전 노드에 결합된 제1단자, 제어 단자, 상기 제2기준 전압 레벨에 결합된 제2단자를 가지는 제1방전 트랜지스터를 포함하는 제1주파수 제어회로; 상기 제1기준 전압 레벨에 결합된 제1단자, 제어 단자, 제2충전 노드에 결합된 제2단자를 가진 제2충전 트랜지스터와, 상기 제2충전 노드에 결합된 제1단자, 제어단자, 상기 제2기준 전압 레벨에 결합된 제2단자를 가진 제2방전 트랜지스터를 포함하는 제2주파수 제어회로; 상기 제2방전 트랜지스터의 제어 단자에 상기 제1충전 노드를 결합하고, 복수개의 직렬 연결된 회로 요소들, 동작 동안 제1 또는 제2전압 레벨의 어느 하나에 충전되는 상기 두 개의 직렬 연결된 회로 요소들 사이에 놓여진 제1노드, 상기 제1충전 노드에 결합된 제1제어 입력, 및 제2제어 입력을 포함하는 제1궤환 통로; 상기 제1방전 트랜지스터의 제어 단자에 상기 제2충전 노드를 결합하고, 복수개의 직렬 연결된 회로 요소들, 동작 동안 상기 제1 또는 제2전압 레벨의 어느하나에 충전되는 상기 두 개의 직렬 연결된 회로 요소들 사이에 놓여진 제1노드, 상기 제2충전 노드에 결합된 제1제어 입력, 및 제2제어 입력을 포함하는 제2궤한 통로; 상기 제1 또는 제2 궤환통로의 부분을 형성하지 않고, 상기 제1, 제2 궤환통로들의 상기 제1노드들이 다른 전압 레벨들로 충전될 때 상기 제1 궤환 통로의 상기 제어 입력에 상기 제1전압 레벨을 제공하고 전압제어 발진기가 안정한 상태에 들어가는 것을 막기 위하여 상기 제1노드들이 동일 전압 레벨로 충전 될 때 상기 제2전압 레벨을 제공하기 위하여 상기 제1, 제2 궤환 통로들의 제1노드들에 결합된 제1, 제2 입력단자드로가 상기 제1 궤환 통로의 제2제어 입력에 결합된 출력단자를 가지는 스타트-업 회로를 구비하는 고주파수 전압 제어발진기.
제1항에 있어서, 상기 스타트-업 회로는 슬리이프 모드 제어 신호를 받기 위하여 결합되고, 상기 슬리이프 모드 제어 신호가 소정 전압 레벨에 있을 때 상기 제2전압 레벨을 상기 제1궤한통로의 제2제어 입력에 제공하기 위한 수단을 더 구비하고 상기 전압 제어 발진기는 상기 슬리이프 모드 신호를 받기 위하여 결합되고, 상기 슬리이프 모드 제어 신호가 상기 소정 전압 레벨에 있을 때 상기 제2전압 레벨을 상기 제2궤한통로의 제2제어 입력에 제공하기 위한 수단을 더 구비하는 것을 특징으로 하는 전압 제어 발진기.
제1항에 있어서, 상기 스타트-업 회로는 제1버터를 통하여 상기 제1궤환통로의 제1노드에 결합된 제1입력과, 제2인버터를 통하여 상기 제2궤환통로의 제1노드에 결합된 제2입력과, 상기 제1궤환 통로의 상기 제2제어입력에 결합된 출력을 가지는 NAND게이트를 구비하는 것을 특징으로 하는 전압 제어 발진기.
제1항에 있어서, 상기 제1기준 전압에 결합된 제1단자와 승압제어노드에 결합된 제2단자를 가지는 저항과, 상기 승압 제어 노드에 결합된 제1단자, 입력 전압 레벨에 결합된 제어 단자, 제2단자를 가진 제1트랜지스터를 포함하고, 상기 입력 전압 레벨에 의해서 제어되는 선형 전류를 제공하기 위한 선형 충전 회로를 가진 선형 직렬 회로; 상기 제1기준 전압 레벨에 결합된 제1단자, 승압 제어 노드에 결합된 제2단자 및 제어단자를 가지는 승압 트랜지스터를 포함하며, 상기 저항을 통한 전압 강하가 상기 승압 트랜지스터를 온하기에 충분할 때 승압 전류를 제공하기 위한 승압회로; 상기 제1 트랜지스터의 제2단자를 상기 제1, 제2 충전 트랜지스터들의 제어단자들에 결합하고 상기 제1직렬 회로와 상기 승압 회로에 의해서 제공되는 승압 전류와 선형 전류의 합을 미러하여 상기 제어단자들에 제어전압들을 제공하기 위한 전류미러 수단을 더 구비하는 전압 제어 발진기.
제1항에 있어서, 각 궤한통로의 제1, 제2 제어 입력들이 상기 제1기준 전압레벨을 받기 위하여 결합되는 N채널 트랜지스터들을 포함하는 CMOS NAND 게이트의 입력들이고, 상기 제1기준 전압 레벨의 크기에 의존하는 크기를 가지는 트리거 전압임을 특징으로 하고, N채널 트랜지스터들은 상기 제1기준 전압 레벨의 크기에서의 변화에 의하여 상기 제1과 제2충전 트랜지스터들에 의해서 공급되는 충전 전류에서의 변화를 보상하기 위하여 트리거 전압의 크기를 변화하기 위하여 설계되는 것을 특징으로 하는 전압 제어 발진기.
제1항에 있어서, 상기 스타트-업 회로는 상기 궤한 통로들의 정해진 지연과 거의 동일한 시간 지속에 의해서 상기 제어 입력에서의 전압 레벨의 변화에 응답하여 상기 제2전압 레벨에서 상기 제1전압레벨로 천이를 지연하도록 하기 위한 수단을 구비하는 것을 특징으로 하는 전압 제어 발진기.