JP2007019840A - Pll周波数シンセサイザ、半導体集積回路および通信装置 - Google Patents
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Abstract
【解決手段】 可変分周器は、複数段のD−FF21,22,23,・・・で構成される。D−FF21において、スイッチ回路SW1〜SW5がオフ状態のとき、トランジスタTr1,Tr3によってバイアス電流I1,I3が流れる。スイッチ回路SW1〜SW5がオン状態のとき、トランジスタTr1〜Tr4によってバイアス電流I1〜I4が流れる。また、Q端子36およびQX端子37から出力される信号の電圧振幅は、常に(Ibias×RL)/2となる。したがって、可変分周器の消費電力を低減することが可能になる。
【選択図】 図3
Description
図1は、この発明の実施の形態1によるPLL周波数シンセサイザの概略構成を示すブロック図である。図1において、このPLL周波数シンセサイザは、基準発振器1、基準分周器2、位相比較器3、チャージポンプ4、ループフィルタ(LPF)5、電圧制御発振器(VCO)6、可変分周器7および制御回路8を備える。
図7は、この発明の実施の形態1の変更例を示す図であって、図4と対比される図である。図4に示した例では、可変分周器7を構成する各D−FFのスイッチ回路SW1〜SW5がオン状態にされた場合において、可変分周器7の動作周波数帯域の下限が電圧制御発振器6の発振周波数fvcoが変化し得る周波数帯域の下限値f1よりも高かった。これに対して、図7では、可変分周器7を構成する各D−FFのスイッチ回路SW1〜SW5がオン状態にされた場合において、可変分周器7の動作周波数帯域の下限が電圧制御発振器6の発振周波数fvcoが変化し得る周波数帯域の下限値f1よりも低い。
図8は、この発明の実施の形態2によるPLL周波数シンセサイザの概略構成を示すブロック図であって、図1と対比される図である。図8のPLL周波数シンセサイザを参照して、図1のPLL周波数シンセサイザと異なる点は、周波数カウンタ41が追加されている点である。なお、図8において、図1と対応する部分においては同一符号を付し、その詳細説明は繰返さない。
図9は、この発明の実施の形態3によるPLL周波数シンセサイザの概略構成を示すブロック図であって、図1と対比される図である。図9のPLL周波数シンセサイザを参照して、図1のPLL周波数シンセサイザと異なる点は、周波数カウンタ51が追加されている点である。なお、図9において、図1と対応する部分においては同一符号を付し、その詳細説明は繰返さない。
Claims (11)
- 位相同期ループによる発振周波数制御を行なって所望の発振周波数の発振クロック信号を生成するPLL周波数シンセサイザであって、
所定の周波数の基準クロック信号を生成する基準発振器、
前記基準クロック信号を所定の分周比で分周して出力する基準分周器、
複数段の分周回路で構成され、前記発振クロック信号を可変分周比で分周して出力する可変分周器、
前記基準分周器の出力信号と前記可変分周器の出力信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較器、
前記位相差信号に応じた発振周波数の前記発振クロック信号を生成する発振回路、および
前記基準分周器の分周比と前記可変分周器の可変分周比を設定して位相同期ループによる発振周波数制御を行なうとともに、前記可変分周器の動作周波数帯域が前記所望の発振周波数を含むように、前記可変分周器を構成する前記複数段の分周回路のバイアス電流値を変化させる制御回路を備える、PLL周波数シンセサイザ。 - 前記制御回路は、前記所望の発振周波数が予め定められた周波数よりも高い場合は、前記複数段の分周回路のバイアス電流値を大きくし、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記複数段の分周回路のバイアス電流値を小さくする、請求項1に記載のPLL周波数シンセサイザ。
- 前記制御回路は、前記所望の発振周波数が予め定められた周波数よりも高い場合は、前記複数段の分周回路のバイアス電流値を第1の値に設定して、前記可変分周器の動作周波数帯域の上限が、前記発振回路の発振周波数が変化し得る周波数帯域の上限よりも大きくなるようにし、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記複数段の分周回路のバイアス電流値を前記第1の値よりも小さな第2の値に設定して、前記可変分周器の動作周波数帯域の下限が、前記発振回路の発振周波数が変化し得る周波数帯域の下限よりも小さくなるようにする、請求項1に記載のPLL周波数シンセサイザ。
- 前記制御回路は、予め定められまたは外部から入力された前記基準クロック信号の周波数と、前記基準分周器の分周比と、前記可変分周器の可変分周比とに基づいて前記所望の発振周波数を算出し、算出された周波数が前記予め定められた周波数よりも高いか低いかを判定する、請求項2または請求項3に記載のPLL周波数シンセサイザ。
- さらに、前記基準発振器から出力される前記基準クロック信号の周波数を測定する周波数カウンタを備え、
前記制御回路は、前記周波数カウンタによって測定された前記基準クロック信号の周波数と、前記基準分周器の分周比と、前記可変分周器の可変分周比とに基づいて前記所望の発振周波数を算出し、算出された周波数が前記予め定められた周波数よりも高いか低いかを判定する、請求項2または請求項3に記載のPLL周波数シンセサイザ。 - さらに、前記基準分周器の出力信号の周波数を測定する周波数カウンタを備え、
前記制御回路は、前記周波数カウンタによって測定された前記基準分周器の出力信号の周波数と、前記可変分周器の可変分周比とに基づいて前記所望の発振周波数を算出し、算出された周波数が前記予め定められた周波数よりも高いか低いかを判定する、請求項2または請求項3に記載のPLL周波数シンセサイザ。 - 前記制御回路は、前記所望の発振周波数が前記予め定められた周波数よりも高い場合は、前記発振回路の発振周波数を前記予め定められた周波数よりも高い値に初期設定し、その後に前記複数段の分周回路のバイアス電流値を前記第1の値に設定して位相同期ループによる発振周波数制御を開始し、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記発振回路の発振周波数を前記予め定められた周波数よりも低い値に初期設定し、その後に前記複数段の分周回路のバイアス電流値を前記第2の値に設定して位相同期ループによる発振周波数制御を開始する、請求項3に記載のPLL周波数シンセサイザ。
- 前記制御回路は、前記複数段の分周回路のバイアス電流値を前記第1の値に設定して位相同期ループによる発振周波数制御を開始し、その後、前記所望の発振周波数が前記予め定められた周波数よりも高い場合は、前記複数段の分周回路のバイアス電流値を前記第1の値のままにし、前記所望の発振周波数が前記予め定められた周波数よりも低い場合は、前記複数段の分周回路のバイアス電流値を前記第2の値に設定変更する、請求項3に記載のPLL周波数シンセサイザ。
- 前記制御回路は、前記複数段の分周回路のバイアス電流値を変化させる場合、各分周回路の出力信号の電圧振幅が常に一定になるように、各分周回路の負荷インピーダンスの値を変化させる、請求項1に記載のPLL周波数シンセサイザ。
- 請求項1から請求項9までのいずれかに記載のPLL周波数シンセサイザが1チップの半導体基板上に集積された、半導体集積回路。
- 請求項1から請求項9までのいずれかに記載のPLL周波数シンセサイザを備えた、通信装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005198976A JP2007019840A (ja) | 2005-07-07 | 2005-07-07 | Pll周波数シンセサイザ、半導体集積回路および通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005198976A JP2007019840A (ja) | 2005-07-07 | 2005-07-07 | Pll周波数シンセサイザ、半導体集積回路および通信装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007019840A true JP2007019840A (ja) | 2007-01-25 |
Family
ID=37756600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005198976A Pending JP2007019840A (ja) | 2005-07-07 | 2005-07-07 | Pll周波数シンセサイザ、半導体集積回路および通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007019840A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205601A (ja) * | 2007-02-16 | 2008-09-04 | Matsushita Electric Ind Co Ltd | Pll回路、およびそれを備えた無線装置 |
JP2012120023A (ja) * | 2010-12-02 | 2012-06-21 | Lapis Semiconductor Co Ltd | 無線通信装置 |
-
2005
- 2005-07-07 JP JP2005198976A patent/JP2007019840A/ja active Pending
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JP2008205601A (ja) * | 2007-02-16 | 2008-09-04 | Matsushita Electric Ind Co Ltd | Pll回路、およびそれを備えた無線装置 |
JP2012120023A (ja) * | 2010-12-02 | 2012-06-21 | Lapis Semiconductor Co Ltd | 無線通信装置 |
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